JPS61129977A - 波形等化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔＠明の技術分野〕 この発明は、テレビジョン放送信号にゴースト等によっ
て伝送路歪が生じた場合、その線形歪を消去する波形等
ｆヒｍｌこ関する。

〔発明の技術的背景とその問題点〕

例えばテレビジ璽ン文字傷号の伝送路歪を消去する文字
信号用波形等ｆヒ器ｌこはいくつかのガがあるが、例え
ば本出願人が既ｌζ出願した特願昭５５−７１０１６号
「テレビジョンゴースト消去記憶１Ｊ　ｊこその詳細が
述べられている。

第１図はこの自動波形等Ｃヒ器の基本構成を示したもの
である。入力端子ｌに入力された文字信号アナログ波形
は、Ａ／Ｄ変換器２とタイミング回路３へ送られる。／
Ｌ／Ｄ変換された文字信号は、一旦人力メモ’）４１Ｃ
書込まれ映像グ号期間中ｌこｌつの乗’ｉＬ器を時分割
（こ使用するディジタル信号処理により反形等比される
。人力文字信号波形はトランスバーサルフィルター５で
ゴーストの消去が行なわれ出力端子１０へ送られる。出
力波形は基準波形発生器９で発生される基準波形と減算
され、誤差波形となりタップ利得演算回路７へ送られる
。

タップ利得演算回路７は人力波形と、誤差波形の相互相
関が演算され、タップ利得メモリ６の修正が行なわれる
。

ところで全体の動作は、タイミング回路３の角生する数
多くのタイミング信号ζこよって制御されている。例え
ば第２図のようＩこ人力メモリ４に３００ワードと２４
ワードのシフトレジスターを直列につないだものを用い
た場合、波形等比器の動作の一部は表１のようになる。

（以下余白〕 表　　　１ ０；クロックあり ×ニゲロックなし すなわち１文字信号の入力においてはスイッチ１と２は
共にＮ側に接続されていて、シフトレジスターのクロッ
ク１．２力１３２４回発生され、シフトレジスターζこ
入力波形の薔込みが行なわれる。

次に誤差波形計算のため２４ワードずつ４８回読み出さ
れ、しかも−回ごとに人力波形は１ワードずつ右側ヘシ
フトされる。即ち、第一回目の誤差波形の計算ではスイ
ッチ２はＢ側に接続されクロック２のみ２４回発生され
る。欠にスイッチ１はＢ（こスイッチ２はＡに接続され
クロック１，２が１回伯生され、入力反形全体が１ワー
ド右側ヘシフトされる。この様な動作が４８回行なわれ
るとトランスバーサルフィルター５の出力には誤差波形
が４８ワード生成される。このあとシフトレジスター２
３．２５の入力波形の位ｔｉｔ＋もとに戻すため頭出し
く空回りのこと］が行なわれ、以後タップ利得演算など
が行なわれる。この様な動作を行なうためには第３図の
様なスイッチ信号や、クロック信号が必要となる。

従来、この様に規則的な動作が少なく、また変１ヒが多
くかつ高速性が要求されるタイミング信号３２４ビツト
のカウンターや２４ビツトのカウンターと入力モード、
誤差波形生成（Ｅｗ）モードを区分下るフリップフロッ
プなどのＴＴＩ、論理ＩＣを主体とした回路群で構成さ
れてきた。しかしこの様な構成ではカウンター等の素子
の数が増大し、回路規模が膨大なものとなる。また全体
の制御は第１図の構成例においては約９０．　ＯＯＯク
ロックの演算りＯツクが必要とされＴＶの１フイールド
（約１６ｍ５ｅｃ）期間内に終了しなければならない。

よって、マイクロプロセッサ−などによる制御では、そ
れが低速であるため実現が困難であった。

〔発明の目的〕

この発明は１以上の欠点を除去し、回路構成が簡単で、
特に、ＩＣ１ヒに適した波形等１ヒ器を提供することを
目的とする。

〔発明の概要〕

この発明は、タイミング制御信号をリードオンリメモリ
（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　；以下ＲＱＭと
略す）に記憶させておき、フィールド毎に所定の位置で
リセットされるカウンタζこよって、動作クロックを計
数し、その計数値をこのＲ，ＯＭのアドレスとして供給
する。これによって読み出される内容によって等１ヒ器
の動作１ｉｌｔＩＩ御を行なうものである。

更に、この発明ではＲ，ＯＭの容量を減少させるため（
こ、ＲＯＭに記憶意させる情報としてタイミング制御信
号の変化点についての情報と、同一タイミング制御信号
の継続長についての情報を用いる。

タイミング制御信号の変〔ヒ点−こついての情報として
、変１ヒした時刻（タイミング）と、その時点における
タイミング制＃Ｊ旧号の信号値とを用いる。

これらの内容を第１のＲＱＭに記はさせて２き、第２の
ＲＯＭには、タイミング制御信号が変化しない時間（同
一タイミング制御信号の継続長）を記憶させておく。そ
して、第１のＲＯＭから情報を読み出丁のを、第２のＲ
，ＱＭの情報によって制御するものである。

〔発明の効果〕

この発明によれば、タイミング制御信号を主にＲＯＭか
ら成る簡単な構成により実現できる。特に、ＬＳＩ化に
適しており、例えば、従来汎用ＩＣ３００個必要だった
ものが、等〔ヒ器全体として３０００ゲ一ト程度で実現
できる。

【発明の実施例〕

第１図は本発明の一実施例に係る自動波形等１ヒ器のタ
イミング信号発生回路のブロック図である。

入力１子４０に入力されたビデオ信号は、同期分離回路
４１で垂直同期信号等の抽出が行なわれる。

又カラーサブキャリアのバースト信号に位相同期したり
、文字信号のサンプルクロックに位相同期して、ＴＶ［
号のフィールド始点を示すフィールド開始信号や文字信
号のサンプルクロック（５，７３ＭＨｚ　）を発生する
。フィールド開始信号（ＦｉｅｌｄＣＬＲ）カウンター
５０．第２のカウンター５３を初期比（全０）「ヒする
ためにクリア一端子とゲート５４に送られる。サンプル
クロック信号はＮ／Ｄ変換器で使用するため端子４６へ
送られる。一方ゲート４２を介して第１のカウンター５
０とラッチ４８のクロック端子へ送られる。第１のカウ
ンター５０の内容はフィールド開始信号（ＦｉｅｌｄＣ
ＬＲ）で０にリセットされた後、制御信号群の少なくと
も１つに変「ヒがあるとき（以下変化点と呼ぶ）に１ず
つ増加していく。カウンター５０の出力は第１のＲＯＭ
４９のアドレス入力端子に接続されており、第１のＲＯ
Ｍ４９は、制御信号を発生する。この制御信号は、ラッ
チ４８ｉこより保持される。

一方、第１のカウンター５０の出力は、また第２の几０
Ｍ５１のアドレス入力端子にも接続されている。第２の
ＲＯＭ５１は同一制御情報の継続時間長１丁なわち変ｆ
ヒ点と変化点の長さを発生する役割を待っている。第２
のカウンター５３は、５．７３　ＭＨｚのサンプルクロ
ックで時間長の計数を行なう。継続時間長が３．４と続
く場合の各カウンターの動作内容を第２図に示す。第２
のカウンター５３の内容が３になった時、この第２のカ
ウンター５３の内容とＲＯＭ５１の出力とが一致する。

比較器５２はこの一致を検出し、Ｈｉｇｈレベルの信号
を出力する。この一致情報は、フリップフロップ（以下
Ｆ／Ｆと略丁）４４によりクロックの立）下がりで捕え
られ、Ｑ出力がＨｉｇｈレベルとなる。

この出力は今までクロックを禁止していたゲート４２に
送られゲート４２が開く。すると、サンプルクロック信
号が第１のカウンター５０に供給され、このカウンター
５０の内容が１つ増加することになる。上記のＦ／Ｆ’
４４の出力である一致情報は又ゲート５４に供給される
。このゲート５４は、ＯＲ回路であって、Ｆ／Ｆ４４の
Ｑ出力の否定と、フィールド開始信号とが入力となって
いる。

このゲート５４の出力は第２のカウンター５３のクリア
一端子に送られカウンター５３の内容が０になる。カウ
ンター５３にとっては、この状態はフィールド開始時点
と同じになる。以下同様の動作がくり返される。

このようなＲ，ＱＭの２段構成のタイミング制御信号発
生回路にすれば、文字信号用波形等比器のように規則性
が少なく又変化点が多く、その変化は５．７３　ＭＨｚ
のクロックで動作する高速性・２必要とする回路に対し
て少ない回路規則で実現することができる。

又、ＲＱＭ％一段で構成した場合、すなわち、各動作ク
ロックに対して、タイミング制御信号の変化の有無を記
憶させた場合を考慮する。タイミング制ｆＭＪ信号が８
種類あり、１フイ一ルド期間同で等「ヒ動作を約９０，
０００クロツクで行なう（技術水準を考ば丁れば妥当な
数字である。）とすれば上ｇピＲ，ＱＭは、９０　、０
ＯＯＸ８　＝７２０　、０００ビツトの容置が必要とさ
れる。

Ｃ，ｆ″Ｌｌこ対し、本発明によれば、必要とされるＲ
　Ｑ　Ｍ　ＯＪ　Ｂ　量は４０９６　ビットである。ま
ず、タイミング制御信号の変化点が約２００個であるの
で第１のＲＯＭ４９は２５６Ｘ８り２，０４８ビツトの
容量が必要となる。ここでの数字８は、信号の種類を表
わしている。又、継続長を８ピツトで表現すると、第２
（７）ＲＯＭ５１は、２５６Ｘ８＝２，０４８　ビット
の容量が必要となる。ｌ’−２５６Ｊという数字の選択
は２００より大きい２のべき乗を選んだＩこすぎない。

よって、この発明によれば、ＲＯＭの容量は、大幅ｌこ
削減される。

〔発明の他の実施例〕

次に、この発明の他の実施例を図面に従って説明する。

この実施例では、ＲＯＭを３段構成とし、第１のＲ，Ｏ
Ｍには、複数個のタイミング制御信号のうち少なくとも
一つζこ変化がある場合に、その変化点情報をアドレス
順に記憶させる。第２のＲＯＭｔこは、この変化点にお
けるタイミング制御信号値をアドレス順に記憶させてお
く。第３のＲ，ＯＭには、タイミング制御信号が同−状
′！Ｐ！４を継続する時間（継続長）を記ｌさせる。そ
して、第１のＲＯＭの読み出しによって、変化があった
場合のみｔ４２のＲ，ＯＭの読み出しを進める。又、第
１のＦＬＱＭは、第３のＲＱＭで示される継続長の期間
、挽出しを停止するものである。

第３図は、この実施例での自動波形等比器のタイミング
発生回路のブロック図である。入力端子４２に入力され
たビデオ信号は、同期分離回路４１で垂直同期信号等の
抽出が行なわれる。又、カラーサブキャリアのバースト
信号ｆこ位相同期したり、文字信号のサンプルクロック
ｌこ位相同期して、ＴＶ倍信号フィールド始点を示すフ
ィールド開始信号や文字信号のサンプルクロック（５，
７３ＭＨｚ　）ＢＱ生する。これらは公知の技術である
。

こうして得られたフィールド開始信号（ＦｉｅｌｄＣＬ
Ｒ，）は、第１のカウンター６０．第２のカウンター６
２、第３のカウンター６４を初期「ヒ（全Ｏ〕比するた
めに各クリア一端子ＣＬＲに送られる。

サンプルクロック信号はＡ／Ｄ変換器で使用するため端
子４６へ送られるほかアンドゲート６６を介して第１の
カウンター６０のＣＫ端子へ送られると同時に第３のカ
ウンター６４のＣＫ端子へ供給される。第１のカウンタ
ー６０は、２進カウンターでサンプルクロックの立上り
ごとに１ずつ増加していく。第１のカウンター６０の出
力は第１のＲＯＭ６８のアドレス端子に入力される。第
１のＲＯＭ６８には、フィールド開始点以後の複数個の
タイミング信号のうち少なくとも１つが変「ヒする点で
１、他はＯとなる信号の変化点を示すデータが書込まれ
ている。第６図のＳＷＩ　、ＳＷ２ζこついていえば、
入力からＥＷＩの変化点で１回、又、ＥＷＩからＥＷ２
の変化で２回というように変化点を示す情報が書込まれ
ている。第１のＲＯＭ６８の出力は、反転器７０の出力
する反転クロックによりフリップフロップ（以下Ｆ／Ｆ
と略す）７２にラッチされ、第２のカウンタ６２のクロ
ック端子に送られる。第１のＲＯＭ６８の出力が。

１のたびごとｌこ第２のカウンター６８の値は１ずつ増
加していく。

第２のＲＯＭ７４は、変化点における制御信号値をアド
レス順に記憶させておく−０従って第２のＲＯＭ７４は
第１のＲ，０Ｍ８８で示される変化点ごとに新しいタイ
ミング制御信号を発生する。第２のＲＯＭ７４の出力は
ラッチ７６でラッチされ出力端子７８ａ、７８ｂ、・＝
、７８ｈへ送られる。

第２のカウンター６２の出力は、第３のＲＯＭ８０にも
、そのアドレスとして供給される。この第３のＲ，０Ｍ
８０には、タイミング制御信号が同一内容のまま継続す
る時間（以下継続長と呼ぶ。）がアドレス順ζこ記憶さ
れている。従って、第３のＢ、□Ｍｓｏからは、第１（
７）Ｒ，０Ｍ６８ｔこよｚｒ示される変（ヒ点の状態ζ
こついて継続長が出力される。

ここでは、継続長を例えば８ビツトで表現するものとす
る。

このような第３のＲＯＭ８０の出力は、第３のカウンタ
ー６４に供給される。第３のカウンター６４の端子ＬＤ
には、Ｆ　７Ｆ　７２のＱ出力が供給゛される。すなわ
ち、第３のカウンター６４にとつてＱ出力がロード信号
となり、この信号が供給された時に、第３のＲＯＭ８０
の出力信号を第３のカウンター６４内にロードする。こ
のカウンター６４は、ＣＫ端端子上ら供給されるパルス
数を計数し、この計数値と、先にロードした匝とを比較
し両者が一致したら、第３のカウンター６４のＲｃ端子
の出力’２＋ｉ　ＬｏｗレベルからＨｉｇｈレベルにす
る。この信号は、ゲート旧号として、アンドゲート６６
に供給される。よりて、この時に、同期分離回路４１か
らのサンプルクロックが第１のカウンター６０＃こ供給
され前述の動作を繰り返す。一方、上記のゲート信号は
、インバータ８２を介して第３のカウンター６４のイネ
ーブル端子ＥＮへ供給される。よって、第３のカウンタ
ー６４のイネーブル端子ＥＮに供給されるこの信号は、
出ｇｈレベルからＬｏｗレベルへと変化し、第３のカウ
ンター６４の動作は停止する。

結局、第３のＲＯＭ８０から読み出された継続長に達し
た時、第１のカウンター６０に新たなサンプリングクロ
ックが供給される。この時の第１のカウンター６０の出
力が再び第１のＲ，０Ｍ６８のアドレスとして供給され
、前述の動作を繰り返す。

以上述べたように３段構成のタイミング制御ｉ号発生回
路をこすれば文字傷号用反形等１ヒ器のように規則性が
少なく、又、変化点が多く、その変化は５．７３ＭＨｚ
のクロツタで動作する高速性を必要とする回路ζこ対し
て少ない回路規模で実現することができる。例えば、元
来、１つのＲＯＭで実現する場合制御信号を８種とすれ
ば９０，０００　Ｘ　８−７２０．０００　　ビットの
ＲＯＭが必要となるものであるが、これをこ対し、本発
明での第１のＲ，ＱＭ６８は５００ビット程度の容量で
よい。又、タイミング制御信号の信号の変化点は前述の
とＳり約２００程度であるため、第２のＲ，０Ｍ７４は
、２５６Ｘ　８ビツトの容量が、第３のＲＯＭ８０は、
　２５６ｘｇビットの容量だけでよいことになる。前者
の式の８は信号の種類数であり、後者の式の８は、継続
長を８ビツトで表現するためである。よって全体として
５００＋２５６Ｘ８＋２５６Ｘ８工４５００ビット程度
でよ（Ｒ，ＱＭ容量も大幅に削減できる。以上説明した
ように、この発明によればタイミング制御信号発生回路
はＲ，ＱＭ、カウンター、ラッチ等により［ｇされ、ハ
ードウェア規模が小さくなるので不規則であっ高速スイ
ッチングが必要な文字信号用改形等比誘に適している。

又、従来マイクロプロセッサ−等を用いた１ｔｆｌｌ　
？ｉＸ］回路が他の分野で用いられていたが、制御の速
度が遅いため、文字Ｍｗｊ用ディジタル波形等「ヒ器に
は使用できなかったが、本発明によりこれに匹敵する少
ない回路規模で実現することができる。

更ｔこ従来、カウンターやフリップフロップの汎用論理
ＩＣを３００個程度量いて構成していた文字信号用波形
等比誘のタイミング制御回路を１０〜２０＠１程度の汎
用ＩＣで実現することにより小型［ヒ、低消費′電力型
比することができるものである。従って、このようなタ
イミング制御回路はＩＣ比した場合も素子数が少ないた
めＲ，ＱＭと周辺回路より成る１〜２チツプのＩＣにす
ることもできる優れた回路であるといえる。

又、上記実施例ではタイミング信号は８個であったが、
等比誘の構成により別の数でもよく、また必要に応じこ
れらを論理回路などで処理し、別の１ｉｉＩＩ１１１１
［号を作り用いてもよい。

また継続長の種類を、２の倍数とか、４の倍数とかに限
定すればＦＬＯＭ４９　、８０の容量を削減することが
できる。Ｒ，ＯＭの痣容量は上記文字旧号用改形等比誘
の場合４．５にビット移置であるため、ＲＱＭ全体を同
一チップ上に構成することもできる。

サンプルクロックは、日本の文字放送で用いられている
５、７３　ＭＨｚを用いて説明したが、欧州で使用され
ているような他のクロック周波数（例えば５．９ＭＨｚ
）でも良いのは当然である。更に、本発明の全てをハー
ドウェアで実現することなく、その一部をソフトウェア
で実現してもよい。

【図面の簡単な説明】

第１図及び第２図は一実施例を説明するための図であっ
て、第１図は、実施例に係る記憶の構成を示す図、第２
図は、波形図、第３図は他の実施例に係る伎酸の構成を
示す図、第４図乃至第６図は従来例を示す図である。 ４９・・・第１のＲＯＭ、５０・・・第１のカウンター
。 ５１・・・第２のＲＯＭ、５２・・・比較器、５３・・
・第２のカウンター。 代理人９Ｐ理士　　則　近　！！　＠（は力１１名）第
　　ｌ　図 第　　２　図 ｖＨ１ａｐ号１０　　“／　　　　　ｔ１２　　　　０
３第　　４　図 第　　５　図 第　　６　図 入７７　　Ｅｗｌ　Ｅｗ２　　ＥＷ４−８３２１１、−
−２４−２４−

Claims (2)

【特許請求の範囲】
1. （１）Ａ／Ｄ変換した信号を一旦記憶するメモリと、こ
   のメモリからのディジタル信号に対し、所定の処理を施
   しその信号歪を除去する回路と、この回路での所定の処
   理のタイミングを規定する制御信号を生成する制御信号
   生成部とを備える波形等化器において、 前記制御信号生成部を、メモリとカウンタから構成し、
   前記メモリには前記制御信号の変化点についての情報を
   記憶し、前記カウンタにより動作クロックを計数すると
   共にこの計数値を前記メモリのアドレスとして供給し、
   このアドレス供給時に読み出された情報に従って前記制
   御信号を出力することを特徴とする波形等化器。
2. （２）メモリを、第１乃至第３のメモリとから構成しこ
   の第１のメモリには制御信号の変化点についての情報を
   記憶し、前記第２のメモリには前記制御信号が変化せず
   同一状態を継続する時間長を記憶し、更に、前記第３の
   メモリには、前記変化点における制御信号値を記憶して
   成ることを特徴とする特許請求の範囲第１項記載の波形
   等化器。