JPH09181616A - 巡回冗長検査エラー検出・訂正装置 - Google Patents
巡回冗長検査エラー検出・訂正装置Info
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- JPH09181616A JPH09181616A JP8170094A JP17009496A JPH09181616A JP H09181616 A JPH09181616 A JP H09181616A JP 8170094 A JP8170094 A JP 8170094A JP 17009496 A JP17009496 A JP 17009496A JP H09181616 A JPH09181616 A JP H09181616A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
Abstract
(57)【要約】
【課題】 巡回冗長検査方式を用いてエラーの検出およ
び訂正を行う時間を短縮し、巡回冗長検査エラー検出お
よび訂正を短時間に処理する巡回冗長検査エラー検出・
訂正装置を提供すること。 【解決手段】 入力データｒ（ｘ）を並列に出力するバ
ッファレジスタ２５と、入力データｒ（ｘ）の冗長符号
を生成する複数のシンドロームレジスタを備えるシンド
ロームレジスタ部３０と、このレジスタ部３０からの出
力を論理和演算するＯＲゲート２０とを備える。さら
に、ＯＲゲート２０の出力値によってイネーブル状態に
なり、シンドロームレジスタ部３０からの出力をデコー
ディングして出力するデコーダ２７と、バッファレジス
タ２５とデコーダ２７からの出力をそれぞれ入力して、
これら各々の出力に対して排他的論理和演算するＥｘ−
ＯＲゲート２８と、このゲート２８の出力を安定した状
態で出力するラッチ部２９とを備える。
び訂正を行う時間を短縮し、巡回冗長検査エラー検出お
よび訂正を短時間に処理する巡回冗長検査エラー検出・
訂正装置を提供すること。 【解決手段】 入力データｒ（ｘ）を並列に出力するバ
ッファレジスタ２５と、入力データｒ（ｘ）の冗長符号
を生成する複数のシンドロームレジスタを備えるシンド
ロームレジスタ部３０と、このレジスタ部３０からの出
力を論理和演算するＯＲゲート２０とを備える。さら
に、ＯＲゲート２０の出力値によってイネーブル状態に
なり、シンドロームレジスタ部３０からの出力をデコー
ディングして出力するデコーダ２７と、バッファレジス
タ２５とデコーダ２７からの出力をそれぞれ入力して、
これら各々の出力に対して排他的論理和演算するＥｘ−
ＯＲゲート２８と、このゲート２８の出力を安定した状
態で出力するラッチ部２９とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は巡回冗長検査エラー
検出・訂正装置、より具体的には短時間で演算処理を実
行可能な巡回冗長検査エラー検出・訂正装置に関する。
検出・訂正装置、より具体的には短時間で演算処理を実
行可能な巡回冗長検査エラー検出・訂正装置に関する。
【０００２】
【従来の技術】有線または無線によりデータ通信を行う
場合、その伝送系がたとえ高品質なものであっても、送
信または受信過程でエラー訂正処理を何ら施すこと無く
元の信号を常に誤り無く送／受信することは不可能に近
い。とくに近年、通信速度の高速化に伴いデータ伝送の
誤り検出および訂正は非常に重要な課題となっている。
場合、その伝送系がたとえ高品質なものであっても、送
信または受信過程でエラー訂正処理を何ら施すこと無く
元の信号を常に誤り無く送／受信することは不可能に近
い。とくに近年、通信速度の高速化に伴いデータ伝送の
誤り検出および訂正は非常に重要な課題となっている。
【０００３】このようなデータ伝送の誤りを検出する冗
長検査の１つとして、たとえば米国特許第５，２５１，
２１５号に開示されているように、巡回冗長検査（ＣＲ
Ｃ：Cyclic Redundancy Check)がある。これは送信また
は受信過程で発生したエラーを検出したり、発生したエ
ラーを訂正することに用いられる伝送エラー検出方法で
あり、非常に信頼性の高い冗長検査として広く一般に知
られている。
長検査の１つとして、たとえば米国特許第５，２５１，
２１５号に開示されているように、巡回冗長検査（ＣＲ
Ｃ：Cyclic Redundancy Check)がある。これは送信また
は受信過程で発生したエラーを検出したり、発生したエ
ラーを訂正することに用いられる伝送エラー検出方法で
あり、非常に信頼性の高い冗長検査として広く一般に知
られている。
【０００４】巡回冗長検査処理は多項式の符号のシフト
レジスタにより行われ、このシフトレジスタの出力はＥ
ｘ−ＯＲゲートに入り、再びその出力が他のシフトレジ
スタ間にあるＥｘ−ＯＲゲートにフィードバックされ
る。このような巡回冗長検査装置の構成は大別して巡回
構造のシステムと並列構造のシステムとに分けられる。
レジスタにより行われ、このシフトレジスタの出力はＥ
ｘ−ＯＲゲートに入り、再びその出力が他のシフトレジ
スタ間にあるＥｘ−ＯＲゲートにフィードバックされ
る。このような巡回冗長検査装置の構成は大別して巡回
構造のシステムと並列構造のシステムとに分けられる。
【０００５】巡回構造のシステムは、送信端で巡回冗長
検査エンコーダにより元のデータにＣＲＣデータが付加
され（元のデータ＋ＣＲＣデータ）、受信端で再びシフ
トレジスタとＥｘ−ＯＲゲートで構成された巡回冗長検
査デコーダによりシンドローム（syndrome）が生成され
る。このときのシンドロームが“０”であると送信した
データにエラーがない状態であり、“１”であると送信
したデータにエラーがある状態となる。このようなシン
ドロームの抽出は、シフトレジスタの各出力をアンド
（ＡＮＤ）ゲートを用いて論理積をとることにより実現
していた。
検査エンコーダにより元のデータにＣＲＣデータが付加
され（元のデータ＋ＣＲＣデータ）、受信端で再びシフ
トレジスタとＥｘ−ＯＲゲートで構成された巡回冗長検
査デコーダによりシンドローム（syndrome）が生成され
る。このときのシンドロームが“０”であると送信した
データにエラーがない状態であり、“１”であると送信
したデータにエラーがある状態となる。このようなシン
ドロームの抽出は、シフトレジスタの各出力をアンド
（ＡＮＤ）ゲートを用いて論理積をとることにより実現
していた。
【０００６】図２はこのようなアンドゲートをもちいた
従来技術における巡回冗長検査デコーダの機能ブロック
図である。図２において、マルチプレクサ４は入力デー
タｒ（ｘ）（ｒ（ｘ）＝メッセージ＋パリティ）をバッ
ファレジスタ５に選択的に出力する。バッファレジスタ
５にデータが入力されると、バッファレジスタ５がデー
タを右側にシフトする間、マルチプレクサ４はこのレジ
スタ５にデータを供給しない。この際、バッファレジス
タ５の出力と第３ゲート３のシンドローム出力とがＥｘ
−ＯＲ（排他的論理和）ゲート６に入力されて演算され
る。この演算結果は、マルチプレクサ４に送られ、バッ
ファレジスタ５にフィードバックされることでエラー訂
正が行われれる。このように、バッファレジスタ５に
は、エラー訂正されたデータｒ’（ｘ）が入力されるこ
とになる。
従来技術における巡回冗長検査デコーダの機能ブロック
図である。図２において、マルチプレクサ４は入力デー
タｒ（ｘ）（ｒ（ｘ）＝メッセージ＋パリティ）をバッ
ファレジスタ５に選択的に出力する。バッファレジスタ
５にデータが入力されると、バッファレジスタ５がデー
タを右側にシフトする間、マルチプレクサ４はこのレジ
スタ５にデータを供給しない。この際、バッファレジス
タ５の出力と第３ゲート３のシンドローム出力とがＥｘ
−ＯＲ（排他的論理和）ゲート６に入力されて演算され
る。この演算結果は、マルチプレクサ４に送られ、バッ
ファレジスタ５にフィードバックされることでエラー訂
正が行われれる。このように、バッファレジスタ５に
は、エラー訂正されたデータｒ’（ｘ）が入力されるこ
とになる。
【０００７】第１ゲート１は、バッファレジスタ５にデ
ータが入力されるとオフになり、次の入力データｒ
（１）が入力されるとオンとなる。第２ゲート２と第３
ゲート３は、シンドロームレジスタ部１０とアンドゲー
ト（Ｇ１）８に入力されるデータの制御を行っている。
ータが入力されるとオフになり、次の入力データｒ
（１）が入力されるとオンとなる。第２ゲート２と第３
ゲート３は、シンドロームレジスタ部１０とアンドゲー
ト（Ｇ１）８に入力されるデータの制御を行っている。
【０００８】
【発明が解決しようとする課題】しかしながらこのよう
な従来技術における巡回冗長検査エラー検出・訂正装置
は、アンドゲート８を用いる方式のため、エラーを検出
するまでに長い時間を必要とするという問題があった。
具体的には、バッファレジスタ５にデータが入力された
直後、第１ゲート１をオフしてエラーを訂正するため、
シンドロームレジスタ１０をバッファレジスタ５の数だ
けシフトさせてエラーを訂正しなければならない。この
ような方法では、バッファレジスタ５にデータが入力さ
れた後、バッファレジスタ５の数だけシンドロームレジ
スタ１０をシフトする時間を必要とした。
な従来技術における巡回冗長検査エラー検出・訂正装置
は、アンドゲート８を用いる方式のため、エラーを検出
するまでに長い時間を必要とするという問題があった。
具体的には、バッファレジスタ５にデータが入力された
直後、第１ゲート１をオフしてエラーを訂正するため、
シンドロームレジスタ１０をバッファレジスタ５の数だ
けシフトさせてエラーを訂正しなければならない。この
ような方法では、バッファレジスタ５にデータが入力さ
れた後、バッファレジスタ５の数だけシンドロームレジ
スタ１０をシフトする時間を必要とした。
【０００９】このため、実時間性を重要とするデータ伝
送の場合や、多量のデータを送受信する場合には、エラ
ー訂正に要する時間を確保することが困難であった。し
たがって、例えば“ERROR CONTROL CODING”SHULIN/J.
COSTELLO JR.著にも記載されているように、このような
巡回冗長検査方式では一般にエラーを検出することのみ
に用いられていた。
送の場合や、多量のデータを送受信する場合には、エラ
ー訂正に要する時間を確保することが困難であった。し
たがって、例えば“ERROR CONTROL CODING”SHULIN/J.
COSTELLO JR.著にも記載されているように、このような
巡回冗長検査方式では一般にエラーを検出することのみ
に用いられていた。
【００１０】本発明はこのような従来技術の課題を解決
し、巡回冗長検査方式を用いてエラーの検出および訂正
を行う時間を短縮し、巡回冗長検査エラー検出および訂
正を短時間に処理する巡回冗長検査エラー検出・訂正装
置を提供することを目的とする。
し、巡回冗長検査方式を用いてエラーの検出および訂正
を行う時間を短縮し、巡回冗長検査エラー検出および訂
正を短時間に処理する巡回冗長検査エラー検出・訂正装
置を提供することを目的とする。
【００１１】
【課題を解決するための手段】このような課題を解決す
るために本発明によれば、入力データをスイッチングし
て出力する第１ゲートと、入力データを並列に出力する
バッファレジスタと、第１ゲートから入力されたデータ
の冗長符号を生成する複数のシンドロームレジスタを備
えるシンドロームレジスタ部と、シンドロームレジスタ
部からの出力を論理和演算する論理和ゲートとを備え
る。さらに、本発明は、論理ゲートの出力値によってイ
ネーブル状態になり、シンドロームレジスタ部からの出
力をバッファレジスタの出力に対応するようにデコーデ
ィングして出力するデコーダと、バッファレジスタとデ
コーダからの出力を排他的論理和演算する複数の排他的
論理和素子により構成された排他的論理和ゲート部と、
このゲート部の出力を保持して出力するラッチ部とを備
える。
るために本発明によれば、入力データをスイッチングし
て出力する第１ゲートと、入力データを並列に出力する
バッファレジスタと、第１ゲートから入力されたデータ
の冗長符号を生成する複数のシンドロームレジスタを備
えるシンドロームレジスタ部と、シンドロームレジスタ
部からの出力を論理和演算する論理和ゲートとを備え
る。さらに、本発明は、論理ゲートの出力値によってイ
ネーブル状態になり、シンドロームレジスタ部からの出
力をバッファレジスタの出力に対応するようにデコーデ
ィングして出力するデコーダと、バッファレジスタとデ
コーダからの出力を排他的論理和演算する複数の排他的
論理和素子により構成された排他的論理和ゲート部と、
このゲート部の出力を保持して出力するラッチ部とを備
える。
【００１２】
【発明の実施の形態】次に添付図面を参照して本発明に
よる巡回冗長検査エラー検出・訂正装置の実施の形態を
詳細に説明する。図１を参照すると、本発明による巡回
冗長検査エラー検出・訂正装置の実施の形態の機能ブロ
ック図が示されている。図１において、第１ゲート２１
は入力データｒ（ｘ）をスイッチングして出力するゲー
ト回路である。バッファレジスタ２５は入力したデータ
ｒ（ｘ）を並列に出力するレジスタである。シンドロー
ムレジスタ部３０は、シンドロームの抽出を行う回路で
あり、第１ゲート２１から入力されるデータｒ（ｘ）の
冗長符号を生成する複数のシンドロームレジスタｂ０、
ｂ１、・・・、ｂｎ−ｋ−１と第２ゲート２２により構
成されている。
よる巡回冗長検査エラー検出・訂正装置の実施の形態を
詳細に説明する。図１を参照すると、本発明による巡回
冗長検査エラー検出・訂正装置の実施の形態の機能ブロ
ック図が示されている。図１において、第１ゲート２１
は入力データｒ（ｘ）をスイッチングして出力するゲー
ト回路である。バッファレジスタ２５は入力したデータ
ｒ（ｘ）を並列に出力するレジスタである。シンドロー
ムレジスタ部３０は、シンドロームの抽出を行う回路で
あり、第１ゲート２１から入力されるデータｒ（ｘ）の
冗長符号を生成する複数のシンドロームレジスタｂ０、
ｂ１、・・・、ｂｎ−ｋ−１と第２ゲート２２により構
成されている。
【００１３】ＯＲゲート２０はシンドロームレジスタ部
３０から抽出出力されたデータの論理和をとり、その結
果を出力する論理回路である。デコーダ２７は、シンド
ロームレジスタ部３０からの抽出出力を後述するマッピ
ングテーブルを用いてデコードする回路である。すなわ
ち、デコーダ２７は、シンドロームレジスタ部３０の各
シンドロームレジスタｂ０、ｂ１、・・・、ｂ（ｎ−ｋ
−１）から出力されたデータをデコーディングし並列に
出力する。デコーダ２７はまた、イネーブル端子ＥＮが
ＯＲゲート２０の出力端子と接続されており、ＯＲゲー
ト２０より“１”の信号を入力するとイネーブル状態に
なる。
３０から抽出出力されたデータの論理和をとり、その結
果を出力する論理回路である。デコーダ２７は、シンド
ロームレジスタ部３０からの抽出出力を後述するマッピ
ングテーブルを用いてデコードする回路である。すなわ
ち、デコーダ２７は、シンドロームレジスタ部３０の各
シンドロームレジスタｂ０、ｂ１、・・・、ｂ（ｎ−ｋ
−１）から出力されたデータをデコーディングし並列に
出力する。デコーダ２７はまた、イネーブル端子ＥＮが
ＯＲゲート２０の出力端子と接続されており、ＯＲゲー
ト２０より“１”の信号を入力するとイネーブル状態に
なる。
【００１４】Ｅｘ−ＯＲゲート部２８はバッファレジス
タ２５からの並列出力とデコーダ２７からの出力との排
他的論理和をとり出力するゲート回路であり、複数の排
他的論理和素子により構成されている。ラッチ部２９
は、Ｅｘ−ＯＲゲート部２８からの出力を保持し、クロ
ック（図示せず）に同期して安定した状態で入力データ
ｒ（ｘ）にエラー訂正が施されたデータｒ’（ｘ）を出
力する保持・出力回路である。
タ２５からの並列出力とデコーダ２７からの出力との排
他的論理和をとり出力するゲート回路であり、複数の排
他的論理和素子により構成されている。ラッチ部２９
は、Ｅｘ−ＯＲゲート部２８からの出力を保持し、クロ
ック（図示せず）に同期して安定した状態で入力データ
ｒ（ｘ）にエラー訂正が施されたデータｒ’（ｘ）を出
力する保持・出力回路である。
【００１５】以下、図１に示した巡回冗長検査エラー検
出・訂正装置の動作を説明する。入力データｒ（ｘ）は
バッファレジスタ２５と第１ゲート２１に入力される。
バッファレジスタ２５はデータｒ（ｘ）を入力すると、
順次入力したこのデータｒ（ｘ）をシフトし、所定ビッ
ト（例えば、８ビットまたは１６ビット等）のデータを
格納する。
出・訂正装置の動作を説明する。入力データｒ（ｘ）は
バッファレジスタ２５と第１ゲート２１に入力される。
バッファレジスタ２５はデータｒ（ｘ）を入力すると、
順次入力したこのデータｒ（ｘ）をシフトし、所定ビッ
ト（例えば、８ビットまたは１６ビット等）のデータを
格納する。
【００１６】シンドロームレジスタ部３０は、第１ゲー
ト２１を介してデータを入力し、ｎ−ｋビットのデータ
を順次入力して最上位ビット（Most Significant Bit）
を最右側シンドロームレジスタｂ（ｎーｋー１）に格納
し、最下位ビット（Least Significant Bit)を最左側シ
ンドロームレジスタ（ｂ０）に格納する。
ト２１を介してデータを入力し、ｎ−ｋビットのデータ
を順次入力して最上位ビット（Most Significant Bit）
を最右側シンドロームレジスタｂ（ｎーｋー１）に格納
し、最下位ビット（Least Significant Bit)を最左側シ
ンドロームレジスタ（ｂ０）に格納する。
【００１７】各シンドロームレジスタｂ０、ｂ１、・・
・、ｂ（ｎ−ｋ−１）から出力される各シンドロームは
デコーダ２７とＯＲゲート２０に入力される。デコーダ
２７のイネーブル端子ＥＮはＯＲゲート２０の出力端子
に接続されているので、複数のシンドロームレジスタの
すべてが“０”にならないかぎり、デコーダ２７はイネ
ーブル状態で維持される。
・、ｂ（ｎ−ｋ−１）から出力される各シンドロームは
デコーダ２７とＯＲゲート２０に入力される。デコーダ
２７のイネーブル端子ＥＮはＯＲゲート２０の出力端子
に接続されているので、複数のシンドロームレジスタの
すべてが“０”にならないかぎり、デコーダ２７はイネ
ーブル状態で維持される。
【００１８】仮に、すべてのシンドロームレジスタが
“０”になった場合は、入力データｒ（ｘ）にエラーが
発生しなかったことになる。したがって、ＯＲゲート２
０の“０”出力によりデコーダ２７がディスエーブル状
態になると、バッファレジスタ２５の内容はＥｘ−ＯＲ
ゲート部２８とラッチ部２９とを介してそのまま出力さ
れる。
“０”になった場合は、入力データｒ（ｘ）にエラーが
発生しなかったことになる。したがって、ＯＲゲート２
０の“０”出力によりデコーダ２７がディスエーブル状
態になると、バッファレジスタ２５の内容はＥｘ−ＯＲ
ゲート部２８とラッチ部２９とを介してそのまま出力さ
れる。
【００１９】なお、本実施の形態ではデコーダ２７の出
力とバッファレジスタ２５とを正確に整合させるため、
パリティチェックマトリックスを用いている。本実施の
形態で使用するパリティチェックマトリックスＨは、Ｈ
＝［Ｉｎ−ｋ Ｐｎ−ｋ，ｋ］で表現される。（但し、
ここでＩｎ−ｋは（ｎ−ｋ）×（ｎ−ｋ）の行列式であ
り、Ｐｎ−ｋ，ｋはパリティチェック式を構成するパラ
メータでなったマトリックスである。） 例えば、特性関数の多項式ｇ（ｘ）が ｇ（ｘ）＝１＋ｘ＋ｘ3 である場合のパリティチェックマトリックスＨ（ｎ，
ｋ）＝（７，３）が下記に示すように、
力とバッファレジスタ２５とを正確に整合させるため、
パリティチェックマトリックスを用いている。本実施の
形態で使用するパリティチェックマトリックスＨは、Ｈ
＝［Ｉｎ−ｋ Ｐｎ−ｋ，ｋ］で表現される。（但し、
ここでＩｎ−ｋは（ｎ−ｋ）×（ｎ−ｋ）の行列式であ
り、Ｐｎ−ｋ，ｋはパリティチェック式を構成するパラ
メータでなったマトリックスである。） 例えば、特性関数の多項式ｇ（ｘ）が ｇ（ｘ）＝１＋ｘ＋ｘ3 である場合のパリティチェックマトリックスＨ（ｎ，
ｋ）＝（７，３）が下記に示すように、
【００２０】
【数１】
【００２１】であるとき、このパリティチェックマトリ
ックスＨのカラム（Column）ベクトル（１００）、（０
１０）、・・・、（１０１）をそれぞれＶ１、Ｖ２、・
・・、Ｖｎとした場合、Ｖ１、Ｖ２、・・・、Ｖｎがデ
コーダ２７に入力されると、デコーダ２７の最下位ビッ
ト（ＬＳＢ）（最上側１００のビット）がバッファレジ
スタ２５の最下位ビット（ＬＳＢ）（最左側２００のビ
ット）とＥｘ−Ｏｒゲート部２８で排他的論理和演算さ
れて出力される。同様に、デコーダ２７の最上位ビット
（ＭＳＢ）（最下側１００のビット）はバッファレジス
タ２５の最上位ビット（ＭＳＢ）（最右側２１０のビッ
ト）とＥｘ−Ｏｒゲート部２８で排他的論理和演算され
る。このようにパリティチェックマトリックスを用いる
ことで、デコーダ２７の全出力とこれに対応するバッフ
ァレジスタ２５の全出力とが、Ｅｘ−Ｏｒゲート部２８
で正しく排他的論理和演算されて、ラッチ部２９より出
力データｒ’（ｘ）が出力される。
ックスＨのカラム（Column）ベクトル（１００）、（０
１０）、・・・、（１０１）をそれぞれＶ１、Ｖ２、・
・・、Ｖｎとした場合、Ｖ１、Ｖ２、・・・、Ｖｎがデ
コーダ２７に入力されると、デコーダ２７の最下位ビッ
ト（ＬＳＢ）（最上側１００のビット）がバッファレジ
スタ２５の最下位ビット（ＬＳＢ）（最左側２００のビ
ット）とＥｘ−Ｏｒゲート部２８で排他的論理和演算さ
れて出力される。同様に、デコーダ２７の最上位ビット
（ＭＳＢ）（最下側１００のビット）はバッファレジス
タ２５の最上位ビット（ＭＳＢ）（最右側２１０のビッ
ト）とＥｘ−Ｏｒゲート部２８で排他的論理和演算され
る。このようにパリティチェックマトリックスを用いる
ことで、デコーダ２７の全出力とこれに対応するバッフ
ァレジスタ２５の全出力とが、Ｅｘ−Ｏｒゲート部２８
で正しく排他的論理和演算されて、ラッチ部２９より出
力データｒ’（ｘ）が出力される。
【００２２】
【発明の効果】以上、詳細に説明したように本発明によ
れば、巡回冗長検査に要する時間を短縮することができ
る。したがって、実時間性を重要とするデータ伝送の場
合や、多量のデータを送受信する場合でも、エラー訂正
に要する時間を確保すること可能となり、本発明を適用
することにより信頼性の高いデータ伝送を実現すること
ができる。
れば、巡回冗長検査に要する時間を短縮することができ
る。したがって、実時間性を重要とするデータ伝送の場
合や、多量のデータを送受信する場合でも、エラー訂正
に要する時間を確保すること可能となり、本発明を適用
することにより信頼性の高いデータ伝送を実現すること
ができる。
【図１】本発明による巡回冗長検査エラー検出・訂正装
置の実施の形態を示す機能ブロック図。
置の実施の形態を示す機能ブロック図。
【図２】従来技術における巡回冗長検査エラー検出・訂
正装置の機能ブロック図。
正装置の機能ブロック図。
２１ 第１ゲート ２２ 第２ゲート ２５ バッファレジスタ ２７ デコーダ ２８ Ｅｘ−ＯＲゲート部 ２９ ラッチ部 ３０ シンドロームレジスタ部
Claims (5)
- 【請求項１】 入力データをスイッチングして出力する
第１ゲートと、 前記入力データを並列に出力するバッファレジスタと、 前記第１ゲートから入力されたデータの冗長符号を生成
する複数のシンドロームレジスタを備えるシンドローム
レジスタ部と、 前記シンドロームレジスタ部からの出力を論理和演算す
る論理和ゲートと、 前記論理和ゲートの出力値によってイネーブル状態にな
り、前記シンドロームレジスタ部からの出力を前記バッ
ファレジスタの出力に対応するようにデコーディングし
て出力するデコーダと、 前記バッファレジスタと前記デコーダからの出力を排他
的論理和演算する複数の排他的論理和素子により構成さ
れた排他的論理和ゲート部と、 前記排他的論理和ゲート部の出力を保持して出力するラ
ッチ部とを備えることを特徴とする巡回冗長検査エラー
検出・訂正装置。 - 【請求項２】 請求項１に記載のエラー検出・訂正装置
において、前記シンドロームレジスタ部はエラーの検出
・訂正を行う特性関数を次数別に入力する複数のシンド
ロームレジスタを備えることを特徴とする巡回冗長検査
エラー検出・訂正装置。 - 【請求項３】 請求項１に記載のエラー検出・訂正装置
において、前記複数のシンドロームレジスタの出力がす
べて“０”である場合、前記論理和ゲートは前記デコー
ダのイネーブル端子に“０”を出力して、前記バッファ
レジスタの内容を前記ラッチ部より出力することを特徴
とする巡回冗長検査エラー検出・訂正装置。 - 【請求項４】 請求項１に記載のエラー検出・訂正装置
において、前記デコーダ部はシンドロームレジスタ部の
出力数と同数の入力端を有することを特徴とする巡回冗
長検査エラー検出・訂正装置。 - 【請求項５】 請求項１に記載のエラー検出・訂正装置
において、前記シンドロームレジスタのデコーダ出力
を、パリティチェックマトリックスを用いたマッピング
テーブルにより行うことを特徴とする巡回冗長検査エラ
ー検出・訂正装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P-18247 | 1995-06-29 | ||
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