JP3530388B2 - 符号誤り訂正装置 - Google Patents
符号誤り訂正装置Info
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- G11B20/14—Digital recording or reproducing using self-clocking codes
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディスク媒体から
読み出されるデジタルデータに対して、符号誤りの訂正
処理を施す符号誤り訂正装置に関する。 【０００２】 【従来の技術】デジタルオーディオに用いられるＣＤを
デジタルデータの読み出し専用メモリ（ＲＯＭ）として
活用するＣＤ−ＲＯＭシステムにおいては、ディスクか
ら読み出されるデータの信頼性を高めるため、読み出さ
れたデジタルデータに対して符号誤りの訂正処理が二重
に施される。これらの訂正処理は、オーディオシステム
と共通のデジタル信号処理部で１回目を実行し、ＣＤ−
ＲＯＭシステム専用に設けられるＣＤ−ＲＯＭデコーダ
で２回目を実行するように構成される。 【０００３】図５は、ＣＤ−ＲＯＭシステムの構成を示
すブロック図で、図６は、このシステムの各部で取り扱
われるデータの構成図である。 【０００４】ピックアップ部１は、ディスク２に照射さ
れる光の反射光を受け、その光の強弱を電圧値の変化と
して取り出す。ピックアップ制御部３は、ピックアップ
部１がディスク２に記憶されたデータを正しい順序で読
み出すことができるように、ディスク２に対するＣＤピ
ックアップ部１の読み取り位置を制御する。ディスク２
の再生では、ピックアップ部１で読み取られるトラック
の線速度を一定に保つようにするため、ピックアップ制
御部３によるピックアップ部１の位置の制御に合わせ
て、ディスク２を所定の速度で回転駆動するようにサー
ボ制御（ＣＬＶ制御）が行われる。あるいは、ディスク
２の回転の角速度を一定に保つようにサーボ制御（ＣＡ
Ｖ制御）が行われる。 【０００５】アナログ信号処理部４は、ピックアップ部
１から出力される電圧値の変化を読み取り、５８８ビッ
トを１フレームとするＥＦＭ(Eight to Fourteen Modul
ation)信号を生成する。このＥＦＭ信号は、図６に示す
ように、各フレームの始まりの２４ビットが同期信号に
割り当てられ、その後に３ビットの接続ビットを挟んで
１４ビットがデータビットに繰り返し割り当てられる。
デジタル信号処理部５は、アナログ信号処理部４から入
力されるＥＦＭ信号に対してＥＦＭ復調を施し、１４ビ
ットを８ビットに変換する。このＥＦＭ復調の際には、
同期信号に続く最初のデータビットから８ビットのサブ
コードデータが生成され、残された３２個のデータビッ
トから３２バイトのシンボルデータが生成される。さら
に、３２バイトのシンボルデータに対して、ＣＩＲＣ(C
ross-Interleave Reed-Solomon Code)復号を施し、１フ
レームが２４バイトからなるＣＤ−ＲＯＭデータが生成
される。このＣＩＲＣ復号によって最初の符号誤りの訂
正処理が完了する。このＣＤ−ＲＯＭデータは、２４バ
イト×９８フレームの合計２３５２バイトが１ブロック
として取り扱われる。この１ブロックのデータに対して
は、通常（モード１の場合）は図７に示すように、同期
信号〔１２バイト〕、ヘッダ〔４バイト〕、ユーザデー
タ〔２０４８バイト〕、誤り検出符号ＥＤＣ(Error Det
ection Code)〔４バイト〕及び誤り訂正符号ＥＣＣ(Err
or Correction Code)〔２７６バイト〕がそれぞれ割り
当てられる。また、このＣＤ−ＲＯＭデータについて
は、１ブロックのデータうち、同期信号１２バイトを除
いた２３４０バイトにスクランブル処理が施されてお
り、再生時にディスクランブル処理が施されて元の状態
に戻される。 【０００６】ＣＤ−ＲＯＭデコーダ６は、デジタル信号
処理部５から入力されるＣＤ−ＲＯＭデータに対して、
誤り訂正符号（ＥＣＣ）及び誤り検出符号（ＥＤＣ）に
基づく符号誤りの訂正処理及び検出処理を行い、処理が
完了したＣＤ−ＲＯＭデータをホストコンピュータへ出
力する。このＣＤ−ＲＯＭデコーダ６における処理で
は、通常、ＥＣＣによってデータの符号誤りを訂正した
後、ＥＤＣによって符号誤りが正しく訂正されているか
否かを確認するようにしている。そして、符号の誤りが
残されているときには、再度ＥＣＣによる符号誤りの訂
正処理を施すか、あるいは、エラーフラグを付加した状
態で、符号誤りを含んだままのＣＤ−ＲＯＭデータをホ
ストコンピュータへ出力するように構成される。 【０００７】バッファＲＡＭ７は、ＣＤ−ＲＯＭデコー
ダ６に接続され、デジタル信号処理部５からＣＤ−ＲＯ
Ｍデコーダ６に入力されるＣＤ−ＲＯＭデータを１ブロ
ック単位で一時的に記憶する。ＥＣＣ及びＥＤＣは、１
ブロック分のＣＤ−ＲＯＭデータに対して付加されるた
め、ＣＤ−ＲＯＭデコーダ６での処理には少なくとも１
ブロック分のＣＤ−ＲＯＭデータが必要となる。そこ
で、それぞれの処理で必要な１ブロック分のＣＤ−ＲＯ
Ｍデータを記憶するようにバッファＲＡＭ７が設けられ
る。制御マイコン８は、制御プログラムが記憶されたメ
モリを内蔵する所謂ワンチップマイコンで構成され、そ
の制御プログラムに従ってＣＤ−ＲＯＭデコーダ６の動
作を制御する。同時に、制御マイコン８は、ホストコン
ピュータから入力されるコマンドデータあるいはデジタ
ル信号処理部５から入力されるサブコードデータを一旦
内蔵のメモリに記憶する。これにより制御マイコン８
は、ホストコンピュータからの指示に応答して各部の動
作を制御し、ＣＤ−ＲＯＭデコーダ６からホストコンピ
ュータへ所望のＣＤ−ＲＯＭデータを出力させる。 【０００８】アナログ処理部４、デジタル処理部５及び
ＣＤ−ＲＯＭデコーダ６については、バッファＲＡＭ７
及び制御マイコン８と共に、それぞれ独立した集積回路
により構成される。集積回路を構成する場合、入出力ピ
ンの数を少なくして集積回路周辺の配線を簡略化するた
め、デジタル処理回路５及びＣＤ−ＲＯＭデコーダ６に
おいては、ＣＤ−ＲＯＭデータをシリアルに入出力する
ように構成される。例えば、図８に示すように、ＥＦＭ
信号に基づいて生成されるクロックＣＫに同期して、１
６ビットのＣＤ−ＲＯＭデータがＭＳＢからＬＳＢまで
（またはＬＳＢからＭＳＢまで）順に、デジタル信号処
理部５からＣＤ−ＲＯＭデコーダ６へ転送される。この
とき、各データの区切りに対応して反転するチャネル識
別信号ＬＲが、ＣＤ−ＲＯＭデータに同期して転送され
る。そして、ＣＤ−ＲＯＭデコーダ６においては、チャ
ンネル識別信号ＬＲの立ち上がり及び立ち下がりを検出
することで、ＣＤ−ＲＯＭデータのＭＳＢまたはＬＳＢ
の位置が検出でき、ＣＤ−ＲＯＭデータの取り込みを可
能にしている。 【０００９】 【発明が解決しようとする課題】ディスク２の再生速度
が高速化されると、ＥＦＭ信号の周波数が高くなり、こ
のＥＦＭ信号に基づいて生成されるクロックＣＫの周波
数も高くなる。ＣＤ−ＲＯＭデータをデジタル処理部５
からＣＤ−ＲＯＭデコーダ６へシリアルに転送する場
合、クロックＣＫの周波数が高くなると、回路動作の遅
延の影響を受け易くなる。即ち、クロックＣＫの周波数
が高くなると、ＣＤ−ＲＯＭデータとクロックＣＫとの
僅かなタイミングのずれによって、データを正しく取り
込むことができなくなり、誤動作を招くという問題が生
じる。 【００１０】そこで本発明は、高い周波数のクロックを
用いることなく、ＣＤ−ＲＯＭデータの転送を高速で行
うようにすることを目的とする。 【００１１】 【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、シリアルに入力される第１のデジタルデータに対し
て所定の処理を施し、適数ビットの第２のデジタルデー
タ及びデータの出力タイミングに同期したチャンネル識
別信号をパラレルに出力するデジタル処理回路と、上記
チャンネル識別信号に従うタイミングで上記第２のデジ
タルデータをパラレルにラッチするラッチ回路と、上記
ラッチ回路から上記第２のデジタルデータを取り込んで
メモリに記憶させる入力インタフェース回路と、上記メ
モリに記憶された上記第２のデジタルデータに対して符
号誤りの訂正処理を施す誤り訂正回路と、上記メモリに
記憶された上記第２のデジタルデータを読み出して出力
する出力インタフェース回路と、を単一の半導体基板上
に集積化して形成したことにある。 【００１２】本発明によれば、デジタル処理回路から入
力インタフェース回路にパラレルにデジタルデータを取
り込むようにしたことで、多ビットのデジタルデータを
クロックの１周期で転送することができるようになる。
このとき、デジタル処理回路及び入力インタフェース回
路は、誤り訂正回路及び出力インタフェース回路と共に
単一の半導体基板上に集積化されるため、各回路間をパ
ラレルに接続することは容易である。 【００１３】 【発明の実施の形態】図１は、本発明の符号誤り訂正装
置の実施形態を示すブロック図であり、図２は、その動
作を説明するタイミング図である。 【００１４】本発明の符号誤り訂正装置１０は、デジタ
ル処理回路１１、ラッチ回路１２、入力インタフェース
回路１３、誤り訂正／検出回路１４、出力インタフェー
ス回路１５及びラッチクロック生成回路１６より構成さ
れる。これらの各回路１１〜１６は、単一の半導体基板
上に集積化して形成され、別の半導体基板上に集積化し
て形成されたバッファＲＡＭ２０及び制御マイコン３０
が接続される。 【００１５】デジタル処理回路１１は、図５に示すＣＤ
−ＲＯＭシステムのデジタル処理部５に相当するもの
で、入力されるＥＦＭ信号に対して、ＥＦＭ復調、ＣＩ
ＲＣ復号等の処理を施し、ＣＤ−ＲＯＭデータを生成す
る。同時に、各処理のタイミングに従い、ＣＤ−ＲＯＭ
データの切り換わりのタイミングを示すチャンネル識別
信号ＬＲを生成する。尚、デジタル処理回路１１におい
ては、８ビットのシンボルデータがそれぞれ独立に処理
された後、２つずつにまとめられて、１６ビット単位で
転送が行われる。 【００１６】ラッチ回路１２は、デジタル処理回路１１
に接続され、デジタル処理回路１１から入力されるＣＤ
−ＲＯＭデータをラッチクロックＬＨに応答してラッチ
して所定の期間保持する。このラッチ回路１２は、例え
ば、１６ビットのＣＤ−ＲＯＭデータをラッチクロック
ＬＨの１周期毎にパラレルにラッチするように構成され
る。 【００１７】入力インタフェース回路１３は、ラッチ回
路１２に接続され、ラッチ回路１２に保持されたＣＤ−
ＲＯＭデータをブロック単位で連続して取り込んでバッ
ファＲＡＭ２０へ書き込む。この入力インタフェース回
路１３は、ラッチ回路１２とパラレルに接続されるＦＩ
ＦＯ方式のバッファを含み、ラッチ回路１２から入力さ
れるＣＤ−ＲＯＭデータを一旦蓄積した後、所望のタイ
ミングでバッファＲＡＭ２０へ書き込むように構成され
る。また、入力インタフェース回路１３においては、入
力されるＣＤ−ＲＯＭデータに対して、ディスクランブ
ル処理が施される。即ち、ＣＤ−ＲＯＭデータでは、同
期信号に似たパターンが発生しないようにするため、１
ブロックのうち、１２バイトの同期信号を除いた２３４
０バイトにスクランブル処理が施されており、入力イン
タフェース回路１３の入力段階でディスクランブル処理
が施される。 【００１８】誤り訂正／検出回路１４は、ＣＤ−ＲＯＭ
データに含まれる誤り訂正符号（ＥＣＣ）に従い、１ブ
ロック単位でバッファＲＡＭ２０に記憶されたＣＤ−Ｒ
ＯＭデータの符号誤りを訂正する。この訂正処理では、
符号誤りのあった箇所について、バッファＲＡＭ２０内
のＣＤ−ＲＯＭデータが訂正データに書き換えられる。
さらに、誤り訂正／検出回路１４は、ＣＤ−ＲＯＭデー
タに含まれる誤り検出符号（ＥＤＣ）に従い、訂正処置
を施されたＣＤ−ＲＯＭデータの符号誤りを検出する。
この検出処理では、符号誤りが検出されても訂正は行わ
ず、ＣＤ−ＲＯＭデータにエラーフラグを設定する。こ
の誤り訂正／検出回路１４は、入力インタフェース回路
１３及び出力インタフェース回路１５と共にＣＤ−ＲＯ
Ｍデコーダ１９を構成している。 【００１９】出力インタフェース回路１５は、外部のホ
ストコンピュータ（図示せず）に接続され、ホスト側の
指示に応答し、バッファＲＡＭ２０からＣＤ−ＲＯＭデ
ータを読み出して出力する。この出力インタフェース回
路１５では、ホスト側からの制御命令を受け取り、その
まま、または、バッファＲＡＭ２０に一旦蓄積した後、
制御マイコン３０に供給するように構成される。 【００２０】ラッチクロック生成回路１６は、ＥＦＭ信
号に同期したクロックＣＫ及びデジタル処理回路１１で
生成されるチャンネル識別信号ＬＲを受け、チャンネル
識別信号ＬＲの１／２の周期を有し、ラッチタイミング
をチャンネル識別信号ＬＲの各変化点の間のほぼ中間の
位置に設定するラッチクロックＬＨを生成する。このラ
ッチクロックＬＨは、ラッチ回路１２に供給され、その
立ち下がりのタイミングでラッチ回路１２のラッチタイ
ミングを設定すると共に、インバータ１７を介して入力
インタフェース回路１３に供給され、入力インタフェー
ス回路１３のバッファリングのタイミングを設定する。
このバッファリングのタイミングラッチについては、ラ
ッチクロックＬＨのデューティ比を１／２に設定するこ
とにより、各ラッチタイミングの中間に設定される。 【００２１】バッファＲＡＭ２０は、図５に示すバッフ
ァＲＡＭ７と同一のものであり、入力インタフェース回
路１３、誤り訂正／検出回路１４及び出力インタフェー
ス回路１５に接続される。このバッファＲＡＭ２０は、
適数ブロック分のＣＤ−ＲＯＭデータを記憶できる容量
を有し、入力インタフェース回路１３から入力されるＣ
Ｄ−ＲＯＭデータを所定の期間保持する。そして、誤り
訂正／検出回路１４における訂正処理の結果、必要に応
じて一部が書き換えられたＣＤ−ＲＯＭデータを出力イ
ンタフェース回路１５へ供給する。尚、バッファＲＡＭ
２０については、デジタル処理回路１１にも接続するこ
とで、デジタル処理回路１１での演算処理において一時
的に記憶する必要が生じたデータを記憶することも可能
である。また、バッファＲＡＭ２０は、誤り訂正装置１
０と同一の半導体基板上に集積化して１チップ化するこ
とも可能である。 【００２２】制御マイコン３０は、図５に示す制御マイ
コン８と同一のものであり、所定の制御プログラムに従
って符号誤り訂正装置１０の各部の動作を制御する。こ
の制御マイコン３０は、制御プログラムの他、ホスト側
から転送される制御命令に応答して各部の動作を制御す
ることも可能である。 【００２３】以上の符号誤り訂正装置１０においては、
デジタル処理回路１１と入力インタフェース回路１３と
が、ラッチ回路１２を介して、データをパラレルに転送
できるように接続される。このため、デジタル処理回路
１１で生成されるＣＤ−ＲＯＭデータは、１回の転送動
作によって全て入力インタフェース回路１３へ転送され
る。このとき、デジタル処理回路１１から出力されるＣ
Ｄ−ＲＯＭデータは、チャンネル識別信号ＬＲの各変化
点の中間でラッチ回路１２にラッチされ、さらに、各ラ
ッチタイミングの中間で入力インタフェース回路１３に
取り込まれる。従って、それぞれのタイミングが多少ず
れた場合でも、誤ったデータが取り込まれることはな
い。 【００２４】図３は、ラッチクロック生成回路１６の回
路構成の一例を示す回路図であり、図４は、その動作を
説明するタイミング図である。この図においては、ＣＤ
−ＲＯＭデータが１６ビットで転送される場合を例示し
ている。 【００２５】ラッチクロック生成回路１６は、第１及び
第２のフリップフロップＦＦ１、ＦＦ２、インバータＩ
Ｎ、排他論理和ゲートＥＸ及びカウンタＣＮより構成さ
れる。 【００２６】第１及び第２のフリップフロップＦＦ１、
ＦＦ２は、直列に接続され、それぞれのタイミング入力
ＴにクロックＣＫが印加される。これにより、第１のフ
リップフロップＦＦ１のデータ入力Ｄに与えられるチャ
ンネル識別信号ＬＲの状態を、クロックＣＫに従ってシ
フトする２ビットのシフトレジスタが構成される。排他
論理和ゲートＥＸは、入力の一方が第２のフリップフロ
ップＦＦ２のデータ出力Ｑに接続され、他方がインバー
タＩＮを介してチャネル識別信号ＬＲの入力に接続され
る。そして、カウンタＣＮは、例えば、３ビットのバイ
ナリカウンタであり、排他論理和ゲートＥＸの出力の立
ち上がりでリセットされたときにラッチクロックＬＨを
立ち上げ、クロックＣＫを８クロックカウントした時点
でラッチクロックＬＨを立ち下げる。 【００２７】次に、図４に従って回路の動作を説明す
る。ここでは、各部の回路動作の遅延は考えないものと
する。インバータＩＮの出力は、チャンネル識別信号Ｌ
Ｒを反転した波形を示し、第２のフリップフロップＦＦ
２の出力は、チャンネル識別信号ＬＲを基準クロックＣ
Ｋの３／２周期だけ送らせた波形を示す。そして、排他
論理和ゲートＥＸの出力は、インバータＩＮの出力と第
２のフリップフロップＦＦ２の出力とが互いに一致して
いる期間にロウレベルを示し、相違している期間にハイ
レベルを示す。従って、チャンネル識別信号ＬＲの変化
点で立ち下がり、クロックＣＫの３／２周期を経過した
時点で立ち上がる波形を示す。この排他論理和ゲートＥ
Ｘの出力によってリセットされるカウンタＣＮにおいて
は、排他論理和ゲートＥＸの出力の立ち上がりと同時に
立ち上がり、基準クロックＣＫの８周期後に立ち下がる
ラッチクロックＬＨが生成される。 【００２８】以上のラッチクロック生成回路１６によれ
ば、図４に示すように、チャンネル識別信号ＬＲの１／
２の周期を有し、チャンネル識別信号ＬＲの各変化点の
中間にラッチタイミングを設定するラッチクロックＬＨ
を得ることができる。 【００２９】 【発明の効果】本発明によれば、デジタル処理回路とＣ
Ｄ−ＲＯＭデコーダとを単一の半導体基板上に集積化し
て形成したことで、回路構成の大幅な簡略化と、デジタ
ル処理回路からＣＤ−ＲＯＭデコーダへのデータの転送
速度の高速化が可能になる。そして、データをラッチす
るラッチタイミングの設定を容易にすると共に、クロッ
クに含まれるジッタの影響を受けにくくして回路動作を
安定にすることができる。 【００３０】また、ＣＤ−ＲＯＭデータの転送の際に高
い周波数のクロックを用いる必要がなくなり、輻射ノイ
ズを抑えることができると共に、消費電力を低減するこ
とができる。
読み出されるデジタルデータに対して、符号誤りの訂正
処理を施す符号誤り訂正装置に関する。 【０００２】 【従来の技術】デジタルオーディオに用いられるＣＤを
デジタルデータの読み出し専用メモリ（ＲＯＭ）として
活用するＣＤ−ＲＯＭシステムにおいては、ディスクか
ら読み出されるデータの信頼性を高めるため、読み出さ
れたデジタルデータに対して符号誤りの訂正処理が二重
に施される。これらの訂正処理は、オーディオシステム
と共通のデジタル信号処理部で１回目を実行し、ＣＤ−
ＲＯＭシステム専用に設けられるＣＤ−ＲＯＭデコーダ
で２回目を実行するように構成される。 【０００３】図５は、ＣＤ−ＲＯＭシステムの構成を示
すブロック図で、図６は、このシステムの各部で取り扱
われるデータの構成図である。 【０００４】ピックアップ部１は、ディスク２に照射さ
れる光の反射光を受け、その光の強弱を電圧値の変化と
して取り出す。ピックアップ制御部３は、ピックアップ
部１がディスク２に記憶されたデータを正しい順序で読
み出すことができるように、ディスク２に対するＣＤピ
ックアップ部１の読み取り位置を制御する。ディスク２
の再生では、ピックアップ部１で読み取られるトラック
の線速度を一定に保つようにするため、ピックアップ制
御部３によるピックアップ部１の位置の制御に合わせ
て、ディスク２を所定の速度で回転駆動するようにサー
ボ制御（ＣＬＶ制御）が行われる。あるいは、ディスク
２の回転の角速度を一定に保つようにサーボ制御（ＣＡ
Ｖ制御）が行われる。 【０００５】アナログ信号処理部４は、ピックアップ部
１から出力される電圧値の変化を読み取り、５８８ビッ
トを１フレームとするＥＦＭ(Eight to Fourteen Modul
ation)信号を生成する。このＥＦＭ信号は、図６に示す
ように、各フレームの始まりの２４ビットが同期信号に
割り当てられ、その後に３ビットの接続ビットを挟んで
１４ビットがデータビットに繰り返し割り当てられる。
デジタル信号処理部５は、アナログ信号処理部４から入
力されるＥＦＭ信号に対してＥＦＭ復調を施し、１４ビ
ットを８ビットに変換する。このＥＦＭ復調の際には、
同期信号に続く最初のデータビットから８ビットのサブ
コードデータが生成され、残された３２個のデータビッ
トから３２バイトのシンボルデータが生成される。さら
に、３２バイトのシンボルデータに対して、ＣＩＲＣ(C
ross-Interleave Reed-Solomon Code)復号を施し、１フ
レームが２４バイトからなるＣＤ−ＲＯＭデータが生成
される。このＣＩＲＣ復号によって最初の符号誤りの訂
正処理が完了する。このＣＤ−ＲＯＭデータは、２４バ
イト×９８フレームの合計２３５２バイトが１ブロック
として取り扱われる。この１ブロックのデータに対して
は、通常（モード１の場合）は図７に示すように、同期
信号〔１２バイト〕、ヘッダ〔４バイト〕、ユーザデー
タ〔２０４８バイト〕、誤り検出符号ＥＤＣ(Error Det
ection Code)〔４バイト〕及び誤り訂正符号ＥＣＣ(Err
or Correction Code)〔２７６バイト〕がそれぞれ割り
当てられる。また、このＣＤ−ＲＯＭデータについて
は、１ブロックのデータうち、同期信号１２バイトを除
いた２３４０バイトにスクランブル処理が施されてお
り、再生時にディスクランブル処理が施されて元の状態
に戻される。 【０００６】ＣＤ−ＲＯＭデコーダ６は、デジタル信号
処理部５から入力されるＣＤ−ＲＯＭデータに対して、
誤り訂正符号（ＥＣＣ）及び誤り検出符号（ＥＤＣ）に
基づく符号誤りの訂正処理及び検出処理を行い、処理が
完了したＣＤ−ＲＯＭデータをホストコンピュータへ出
力する。このＣＤ−ＲＯＭデコーダ６における処理で
は、通常、ＥＣＣによってデータの符号誤りを訂正した
後、ＥＤＣによって符号誤りが正しく訂正されているか
否かを確認するようにしている。そして、符号の誤りが
残されているときには、再度ＥＣＣによる符号誤りの訂
正処理を施すか、あるいは、エラーフラグを付加した状
態で、符号誤りを含んだままのＣＤ−ＲＯＭデータをホ
ストコンピュータへ出力するように構成される。 【０００７】バッファＲＡＭ７は、ＣＤ−ＲＯＭデコー
ダ６に接続され、デジタル信号処理部５からＣＤ−ＲＯ
Ｍデコーダ６に入力されるＣＤ−ＲＯＭデータを１ブロ
ック単位で一時的に記憶する。ＥＣＣ及びＥＤＣは、１
ブロック分のＣＤ−ＲＯＭデータに対して付加されるた
め、ＣＤ−ＲＯＭデコーダ６での処理には少なくとも１
ブロック分のＣＤ−ＲＯＭデータが必要となる。そこ
で、それぞれの処理で必要な１ブロック分のＣＤ−ＲＯ
Ｍデータを記憶するようにバッファＲＡＭ７が設けられ
る。制御マイコン８は、制御プログラムが記憶されたメ
モリを内蔵する所謂ワンチップマイコンで構成され、そ
の制御プログラムに従ってＣＤ−ＲＯＭデコーダ６の動
作を制御する。同時に、制御マイコン８は、ホストコン
ピュータから入力されるコマンドデータあるいはデジタ
ル信号処理部５から入力されるサブコードデータを一旦
内蔵のメモリに記憶する。これにより制御マイコン８
は、ホストコンピュータからの指示に応答して各部の動
作を制御し、ＣＤ−ＲＯＭデコーダ６からホストコンピ
ュータへ所望のＣＤ−ＲＯＭデータを出力させる。 【０００８】アナログ処理部４、デジタル処理部５及び
ＣＤ−ＲＯＭデコーダ６については、バッファＲＡＭ７
及び制御マイコン８と共に、それぞれ独立した集積回路
により構成される。集積回路を構成する場合、入出力ピ
ンの数を少なくして集積回路周辺の配線を簡略化するた
め、デジタル処理回路５及びＣＤ−ＲＯＭデコーダ６に
おいては、ＣＤ−ＲＯＭデータをシリアルに入出力する
ように構成される。例えば、図８に示すように、ＥＦＭ
信号に基づいて生成されるクロックＣＫに同期して、１
６ビットのＣＤ−ＲＯＭデータがＭＳＢからＬＳＢまで
（またはＬＳＢからＭＳＢまで）順に、デジタル信号処
理部５からＣＤ−ＲＯＭデコーダ６へ転送される。この
とき、各データの区切りに対応して反転するチャネル識
別信号ＬＲが、ＣＤ−ＲＯＭデータに同期して転送され
る。そして、ＣＤ−ＲＯＭデコーダ６においては、チャ
ンネル識別信号ＬＲの立ち上がり及び立ち下がりを検出
することで、ＣＤ−ＲＯＭデータのＭＳＢまたはＬＳＢ
の位置が検出でき、ＣＤ−ＲＯＭデータの取り込みを可
能にしている。 【０００９】 【発明が解決しようとする課題】ディスク２の再生速度
が高速化されると、ＥＦＭ信号の周波数が高くなり、こ
のＥＦＭ信号に基づいて生成されるクロックＣＫの周波
数も高くなる。ＣＤ−ＲＯＭデータをデジタル処理部５
からＣＤ−ＲＯＭデコーダ６へシリアルに転送する場
合、クロックＣＫの周波数が高くなると、回路動作の遅
延の影響を受け易くなる。即ち、クロックＣＫの周波数
が高くなると、ＣＤ−ＲＯＭデータとクロックＣＫとの
僅かなタイミングのずれによって、データを正しく取り
込むことができなくなり、誤動作を招くという問題が生
じる。 【００１０】そこで本発明は、高い周波数のクロックを
用いることなく、ＣＤ−ＲＯＭデータの転送を高速で行
うようにすることを目的とする。 【００１１】 【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、シリアルに入力される第１のデジタルデータに対し
て所定の処理を施し、適数ビットの第２のデジタルデー
タ及びデータの出力タイミングに同期したチャンネル識
別信号をパラレルに出力するデジタル処理回路と、上記
チャンネル識別信号に従うタイミングで上記第２のデジ
タルデータをパラレルにラッチするラッチ回路と、上記
ラッチ回路から上記第２のデジタルデータを取り込んで
メモリに記憶させる入力インタフェース回路と、上記メ
モリに記憶された上記第２のデジタルデータに対して符
号誤りの訂正処理を施す誤り訂正回路と、上記メモリに
記憶された上記第２のデジタルデータを読み出して出力
する出力インタフェース回路と、を単一の半導体基板上
に集積化して形成したことにある。 【００１２】本発明によれば、デジタル処理回路から入
力インタフェース回路にパラレルにデジタルデータを取
り込むようにしたことで、多ビットのデジタルデータを
クロックの１周期で転送することができるようになる。
このとき、デジタル処理回路及び入力インタフェース回
路は、誤り訂正回路及び出力インタフェース回路と共に
単一の半導体基板上に集積化されるため、各回路間をパ
ラレルに接続することは容易である。 【００１３】 【発明の実施の形態】図１は、本発明の符号誤り訂正装
置の実施形態を示すブロック図であり、図２は、その動
作を説明するタイミング図である。 【００１４】本発明の符号誤り訂正装置１０は、デジタ
ル処理回路１１、ラッチ回路１２、入力インタフェース
回路１３、誤り訂正／検出回路１４、出力インタフェー
ス回路１５及びラッチクロック生成回路１６より構成さ
れる。これらの各回路１１〜１６は、単一の半導体基板
上に集積化して形成され、別の半導体基板上に集積化し
て形成されたバッファＲＡＭ２０及び制御マイコン３０
が接続される。 【００１５】デジタル処理回路１１は、図５に示すＣＤ
−ＲＯＭシステムのデジタル処理部５に相当するもの
で、入力されるＥＦＭ信号に対して、ＥＦＭ復調、ＣＩ
ＲＣ復号等の処理を施し、ＣＤ−ＲＯＭデータを生成す
る。同時に、各処理のタイミングに従い、ＣＤ−ＲＯＭ
データの切り換わりのタイミングを示すチャンネル識別
信号ＬＲを生成する。尚、デジタル処理回路１１におい
ては、８ビットのシンボルデータがそれぞれ独立に処理
された後、２つずつにまとめられて、１６ビット単位で
転送が行われる。 【００１６】ラッチ回路１２は、デジタル処理回路１１
に接続され、デジタル処理回路１１から入力されるＣＤ
−ＲＯＭデータをラッチクロックＬＨに応答してラッチ
して所定の期間保持する。このラッチ回路１２は、例え
ば、１６ビットのＣＤ−ＲＯＭデータをラッチクロック
ＬＨの１周期毎にパラレルにラッチするように構成され
る。 【００１７】入力インタフェース回路１３は、ラッチ回
路１２に接続され、ラッチ回路１２に保持されたＣＤ−
ＲＯＭデータをブロック単位で連続して取り込んでバッ
ファＲＡＭ２０へ書き込む。この入力インタフェース回
路１３は、ラッチ回路１２とパラレルに接続されるＦＩ
ＦＯ方式のバッファを含み、ラッチ回路１２から入力さ
れるＣＤ−ＲＯＭデータを一旦蓄積した後、所望のタイ
ミングでバッファＲＡＭ２０へ書き込むように構成され
る。また、入力インタフェース回路１３においては、入
力されるＣＤ−ＲＯＭデータに対して、ディスクランブ
ル処理が施される。即ち、ＣＤ−ＲＯＭデータでは、同
期信号に似たパターンが発生しないようにするため、１
ブロックのうち、１２バイトの同期信号を除いた２３４
０バイトにスクランブル処理が施されており、入力イン
タフェース回路１３の入力段階でディスクランブル処理
が施される。 【００１８】誤り訂正／検出回路１４は、ＣＤ−ＲＯＭ
データに含まれる誤り訂正符号（ＥＣＣ）に従い、１ブ
ロック単位でバッファＲＡＭ２０に記憶されたＣＤ−Ｒ
ＯＭデータの符号誤りを訂正する。この訂正処理では、
符号誤りのあった箇所について、バッファＲＡＭ２０内
のＣＤ−ＲＯＭデータが訂正データに書き換えられる。
さらに、誤り訂正／検出回路１４は、ＣＤ−ＲＯＭデー
タに含まれる誤り検出符号（ＥＤＣ）に従い、訂正処置
を施されたＣＤ−ＲＯＭデータの符号誤りを検出する。
この検出処理では、符号誤りが検出されても訂正は行わ
ず、ＣＤ−ＲＯＭデータにエラーフラグを設定する。こ
の誤り訂正／検出回路１４は、入力インタフェース回路
１３及び出力インタフェース回路１５と共にＣＤ−ＲＯ
Ｍデコーダ１９を構成している。 【００１９】出力インタフェース回路１５は、外部のホ
ストコンピュータ（図示せず）に接続され、ホスト側の
指示に応答し、バッファＲＡＭ２０からＣＤ−ＲＯＭデ
ータを読み出して出力する。この出力インタフェース回
路１５では、ホスト側からの制御命令を受け取り、その
まま、または、バッファＲＡＭ２０に一旦蓄積した後、
制御マイコン３０に供給するように構成される。 【００２０】ラッチクロック生成回路１６は、ＥＦＭ信
号に同期したクロックＣＫ及びデジタル処理回路１１で
生成されるチャンネル識別信号ＬＲを受け、チャンネル
識別信号ＬＲの１／２の周期を有し、ラッチタイミング
をチャンネル識別信号ＬＲの各変化点の間のほぼ中間の
位置に設定するラッチクロックＬＨを生成する。このラ
ッチクロックＬＨは、ラッチ回路１２に供給され、その
立ち下がりのタイミングでラッチ回路１２のラッチタイ
ミングを設定すると共に、インバータ１７を介して入力
インタフェース回路１３に供給され、入力インタフェー
ス回路１３のバッファリングのタイミングを設定する。
このバッファリングのタイミングラッチについては、ラ
ッチクロックＬＨのデューティ比を１／２に設定するこ
とにより、各ラッチタイミングの中間に設定される。 【００２１】バッファＲＡＭ２０は、図５に示すバッフ
ァＲＡＭ７と同一のものであり、入力インタフェース回
路１３、誤り訂正／検出回路１４及び出力インタフェー
ス回路１５に接続される。このバッファＲＡＭ２０は、
適数ブロック分のＣＤ−ＲＯＭデータを記憶できる容量
を有し、入力インタフェース回路１３から入力されるＣ
Ｄ−ＲＯＭデータを所定の期間保持する。そして、誤り
訂正／検出回路１４における訂正処理の結果、必要に応
じて一部が書き換えられたＣＤ−ＲＯＭデータを出力イ
ンタフェース回路１５へ供給する。尚、バッファＲＡＭ
２０については、デジタル処理回路１１にも接続するこ
とで、デジタル処理回路１１での演算処理において一時
的に記憶する必要が生じたデータを記憶することも可能
である。また、バッファＲＡＭ２０は、誤り訂正装置１
０と同一の半導体基板上に集積化して１チップ化するこ
とも可能である。 【００２２】制御マイコン３０は、図５に示す制御マイ
コン８と同一のものであり、所定の制御プログラムに従
って符号誤り訂正装置１０の各部の動作を制御する。こ
の制御マイコン３０は、制御プログラムの他、ホスト側
から転送される制御命令に応答して各部の動作を制御す
ることも可能である。 【００２３】以上の符号誤り訂正装置１０においては、
デジタル処理回路１１と入力インタフェース回路１３と
が、ラッチ回路１２を介して、データをパラレルに転送
できるように接続される。このため、デジタル処理回路
１１で生成されるＣＤ−ＲＯＭデータは、１回の転送動
作によって全て入力インタフェース回路１３へ転送され
る。このとき、デジタル処理回路１１から出力されるＣ
Ｄ−ＲＯＭデータは、チャンネル識別信号ＬＲの各変化
点の中間でラッチ回路１２にラッチされ、さらに、各ラ
ッチタイミングの中間で入力インタフェース回路１３に
取り込まれる。従って、それぞれのタイミングが多少ず
れた場合でも、誤ったデータが取り込まれることはな
い。 【００２４】図３は、ラッチクロック生成回路１６の回
路構成の一例を示す回路図であり、図４は、その動作を
説明するタイミング図である。この図においては、ＣＤ
−ＲＯＭデータが１６ビットで転送される場合を例示し
ている。 【００２５】ラッチクロック生成回路１６は、第１及び
第２のフリップフロップＦＦ１、ＦＦ２、インバータＩ
Ｎ、排他論理和ゲートＥＸ及びカウンタＣＮより構成さ
れる。 【００２６】第１及び第２のフリップフロップＦＦ１、
ＦＦ２は、直列に接続され、それぞれのタイミング入力
ＴにクロックＣＫが印加される。これにより、第１のフ
リップフロップＦＦ１のデータ入力Ｄに与えられるチャ
ンネル識別信号ＬＲの状態を、クロックＣＫに従ってシ
フトする２ビットのシフトレジスタが構成される。排他
論理和ゲートＥＸは、入力の一方が第２のフリップフロ
ップＦＦ２のデータ出力Ｑに接続され、他方がインバー
タＩＮを介してチャネル識別信号ＬＲの入力に接続され
る。そして、カウンタＣＮは、例えば、３ビットのバイ
ナリカウンタであり、排他論理和ゲートＥＸの出力の立
ち上がりでリセットされたときにラッチクロックＬＨを
立ち上げ、クロックＣＫを８クロックカウントした時点
でラッチクロックＬＨを立ち下げる。 【００２７】次に、図４に従って回路の動作を説明す
る。ここでは、各部の回路動作の遅延は考えないものと
する。インバータＩＮの出力は、チャンネル識別信号Ｌ
Ｒを反転した波形を示し、第２のフリップフロップＦＦ
２の出力は、チャンネル識別信号ＬＲを基準クロックＣ
Ｋの３／２周期だけ送らせた波形を示す。そして、排他
論理和ゲートＥＸの出力は、インバータＩＮの出力と第
２のフリップフロップＦＦ２の出力とが互いに一致して
いる期間にロウレベルを示し、相違している期間にハイ
レベルを示す。従って、チャンネル識別信号ＬＲの変化
点で立ち下がり、クロックＣＫの３／２周期を経過した
時点で立ち上がる波形を示す。この排他論理和ゲートＥ
Ｘの出力によってリセットされるカウンタＣＮにおいて
は、排他論理和ゲートＥＸの出力の立ち上がりと同時に
立ち上がり、基準クロックＣＫの８周期後に立ち下がる
ラッチクロックＬＨが生成される。 【００２８】以上のラッチクロック生成回路１６によれ
ば、図４に示すように、チャンネル識別信号ＬＲの１／
２の周期を有し、チャンネル識別信号ＬＲの各変化点の
中間にラッチタイミングを設定するラッチクロックＬＨ
を得ることができる。 【００２９】 【発明の効果】本発明によれば、デジタル処理回路とＣ
Ｄ−ＲＯＭデコーダとを単一の半導体基板上に集積化し
て形成したことで、回路構成の大幅な簡略化と、デジタ
ル処理回路からＣＤ−ＲＯＭデコーダへのデータの転送
速度の高速化が可能になる。そして、データをラッチす
るラッチタイミングの設定を容易にすると共に、クロッ
クに含まれるジッタの影響を受けにくくして回路動作を
安定にすることができる。 【００３０】また、ＣＤ−ＲＯＭデータの転送の際に高
い周波数のクロックを用いる必要がなくなり、輻射ノイ
ズを抑えることができると共に、消費電力を低減するこ
とができる。
【図面の簡単な説明】
【図１】本発明の符号誤り訂正装置の実施形態を示すブ
ロック図である。 【図２】本発明の符号誤り訂正装置の動作を説明するタ
イミング図である。 【図３】ラッチクロック生成回路の構成を示すブロック
図である。 【図４】ラッチクロック生成回路の動作を説明するタイ
ミング図である。 【図５】ＣＤ−ＲＯＭシステムの構成を示すブロック図
である。 【図６】ディスクから読み出されるデータのフォーマッ
ト図である。 【図７】ＣＤ−ＲＯＭデータのフォーマット図である。 【図８】ＣＤ−ＲＯＭデータの転送動作を説明するタイ
ミング図である。 【符号の説明】 １ ピックアップ部 ２ ディスク ３ ピックアップ制御部 ４ アナログ信号処理部 ５ デジタル信号処理部 ６ ＣＤ−ＲＯＭデコーダ ７ バッファＲＡＭ ８ 制御マイコン １０ 符号誤り訂正装置 １１ デジタル処理回路 １２ ラッチ回路 １３ 入力インタフェース回路 １４ 誤り訂正／検出回路 １５ 出力インタフェース回路 １６ ラッチクロック生成回路 １９ ＣＤ−ＲＯＭデコーダ ２０ バッファＲＡＭ ３０ 制御マイコン
ロック図である。 【図２】本発明の符号誤り訂正装置の動作を説明するタ
イミング図である。 【図３】ラッチクロック生成回路の構成を示すブロック
図である。 【図４】ラッチクロック生成回路の動作を説明するタイ
ミング図である。 【図５】ＣＤ−ＲＯＭシステムの構成を示すブロック図
である。 【図６】ディスクから読み出されるデータのフォーマッ
ト図である。 【図７】ＣＤ−ＲＯＭデータのフォーマット図である。 【図８】ＣＤ−ＲＯＭデータの転送動作を説明するタイ
ミング図である。 【符号の説明】 １ ピックアップ部 ２ ディスク ３ ピックアップ制御部 ４ アナログ信号処理部 ５ デジタル信号処理部 ６ ＣＤ−ＲＯＭデコーダ ７ バッファＲＡＭ ８ 制御マイコン １０ 符号誤り訂正装置 １１ デジタル処理回路 １２ ラッチ回路 １３ 入力インタフェース回路 １４ 誤り訂正／検出回路 １５ 出力インタフェース回路 １６ ラッチクロック生成回路 １９ ＣＤ−ＲＯＭデコーダ ２０ バッファＲＡＭ ３０ 制御マイコン
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 シリアルに入力される第１のデジタルデ
ータに対して所定の処理を施し、適数ビットの第２のデ
ジタルデータ及びデータの出力タイミングに同期したチ
ャンネル識別信号をパラレルに出力するデジタル処理回
路と、上記チャンネル識別信号に従うタイミングで上記
第２のデジタルデータをパラレルにラッチするラッチ回
路と、上記ラッチ回路から上記第２のデジタルデータを
取り込んでメモリに記憶させる入力インタフェース回路
と、上記メモリに記憶された上記第２のデジタルデータ
に対して符号誤りの訂正処理を施す誤り訂正回路と、上
記メモリに記憶された上記第２のデジタルデータを読み
出して出力する出力インタフェース回路と、を単一の半
導体基板上に集積化して形成した符号誤り訂正装置であ
って、 上記チャンネル識別信号に基づいて、上記チャネル識別
信号の１／２の周期を有し、上記チャネル識別信号の立
ち上がりから立ち下がりの間に上記ラッチ回路のラッチ
タイミングを設定するラッチクロックを生成するラッチ
クロック生成回路を備え、 上記入力インタフェース回路は、上記ラッチクロックの
反転クロックに従うタイミングで上記ラッチ回路から上
記第２のデジタルデータを取り込むＦＩＦＯバッファを
含む ことを特徴とする符号誤り訂正装置。
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- 1999-07-16 US US09/354,961 patent/US6345374B1/en not_active Expired - Lifetime
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