JPH08194661A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 同じデータ幅のデバイス間のデータ転送の時
間内にデータ幅の異なるデバイス間においてもデータ転
送を行うことができる。 【構成】 １６ビットのデータ幅を有するバッファメモ
リ７からは、上位８ビットのデータと下位８ビットのデ
ータとに分けられ出力され、上位８ビットのデータは、
トライステートバッファ２２へ供給され、下位８ビット
のデータは、トライステートバッファ２４へ供給され
る。ＭＳＢイネーブルがトライステートバッファ２２の
制御端子に供給され、また、ＬＳＢイネーブルがトライ
ステートバッファ２４の制御端子に供給され、それぞれ
のデータがビデオデコード回路８へ供給される。ビデオ
デコード回路８では、Ｉ／Ｏライトクロックに基づい
て、データがデコードされた後、出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばＤＶＤ（ディ
ジタルビデオディスク）等のディスクに記録されたディ
ジタルデータを再生する場合に、データバス幅の異なる
デバイス間において、ビット数変換することで容易にデ
ィジタルデータを転送することができるデータ転送装置
に関する。

【０００２】

【従来の技術】一例として、１６ビット（２バイト）の
データ幅を持つメモリと８ビット（１バイト）のデータ
幅を持つＩ／Ｏデバイスを図８に示す。７１で示すメモ
リは、例えば圧縮されたディジタルデータが記憶されて
おり、そのディジタルデータは、１ワードが１６ビット
からなるものとする。このとき、メモリ７１から出力さ
れるディジタルデータは、Ｉ／Ｏデバイス７６へ転送さ
れるが、Ｉ／Ｏデバイスのデータ幅が８ビットのため、
メモリ７１から読み出された状態でディジタルデータを
転送することができない。そのため、メモリ７１から読
み出される１６ビットのデータ幅が上位８ビットのデー
タ幅と下位８ビットのデータ幅に分割され、Ｉ／Ｏデバ
イス７６へ順次転送される。

【０００３】メモリ７１から読み出された上位８ビット
は、トライステートバッファ７３へ供給される。入力端
子７２を介してＬＳＢイネーブルがトライステートバッ
ファ７３の制御端子に供給され、供給されたＬＳＢイネ
ーブルに基づいて上位８ビットがＩ／Ｏデバイス７６に
転送される。同様にメモリ７１から読み出された下位８
ビットは、トライステートバッファ７５へ供給される。
入力端子７４を介してＭＳＢイネーブルがトライステー
トバッファ７５の制御端子に供給され、供給されたＭＳ
Ｂイネーブルに基づいて下位８ビットがＩ／Ｏデバイス
７６に転送される。

【０００４】また、メモリ７１から読み出されたディジ
タルデータは、ＣＰＵ７７へ供給され、ＣＰＵ７７にお
いて、上位８ビットのデータと下位８ビットのデータの
どちらをＩ／Ｏデバイスに転送するかが判断される。す
なわち、ＣＰＵ７７によって、メモリ７１とＩ／Ｏデバ
イス７６は、制御される。このようにＣＰＵ７７のリー
ドライトによる手法を用いることにより、メモリ７１か
ら読み出したデータがＩ／Ｏデバイス７６へ転送され
る。

【０００５】また、１６ビットのデータ幅を持つメモリ
７１から直接、８ビットのデータ幅のＩ／Ｏデバイス７
６にデータを転送する他の例を図９に示す。上述のよう
にメモリ７１に１６ビットからなる圧縮されたディジタ
ルデータが記憶され、そのディジタルデータは読み出さ
れた後、Ｉ／Ｏデバイス７６へ転送される。このとき、
データ幅が８ビットのＩ／Ｏデバイス７６は、メモリ７
１から直接データを受け取ることができないため、メモ
リ７１とＩ／Ｏデバイス７６の間にビット変換回路７８
を設置する。このビット変換回路７８は、メモリ７１か
ら出力される１６ビットのデータを上位８ビットと下位
８ビットの２つに分割し、Ｉ／Ｏデバイス７６へ供給す
る。また、この制御は、ＤＭＡコントローラ７９によっ
てなされる。

【０００６】ここで、メモリ７１のアドレスマップの一
例を図１０に示す。この図１０に示す斜線の部分は、Ｉ
／Ｏデバイス７６に必要なデータであり、アドレスのＡ
０ビットが `１' のとき上位８ビットを示し、アドレス
Ａ０が `０' のとき下位８ビットを示す。図１０Ａに示
すように、必要なデータは、１バイト（８ビット）単位
で転送される。また、１ワード（１６ビット）単位で必
要なデータを転送するため、図１０Ｂに示すようにメモ
リ７１の別のアドレスに一度必要なデータを転送し、並
び換えた後、１ワード単位で転送する手法がある。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
ように、１６ビットのデータを上位８ビットのデータと
下位８ビットのデータとに分割し転送するデータ転送の
手法では、かなり転送時間がかかるという問題があっ
た。

【０００８】従って、この発明の目的は、異なるデータ
幅を有するデバイス間においても、データの転送時間を
短縮することができるデータ転送装置を提供することに
ある。

【０００９】

【課題を解決するための手段】この発明は、ディスクか
ら再生され処理が施された再生データを蓄えるメモリ手
段と、メモリ手段とは異なるデータ幅を有するデコーダ
との間でデータ転送を行うデータ転送手段と、データ転
送手段では、メモリ手段とデコーダとの間にデータ幅変
換を有するデータ幅変換手段と、データ転送手段の転送
サイクルを計数するカウンタ手段と、必要のないデータ
をデコーダに転送しない制御手段とからなることを特徴
とするデータ転送装置である。

【００１０】

【作用】１６ビットのデータ幅を有するメモリと、８ビ
ットのデータ幅を有するＩ／Ｏデバイスとの間を１ワー
ド（１６ビット）の時間内に１バイト（８ビット）毎に
１ワード分の全データを転送するデータ転送の手法を用
いることにより転送時間を短縮できる。また、転送時に
必要なデータのみを転送することができる。

【００１１】

【実施例】以下、この発明にかかるデータ転送装置につ
いて図面を参照して説明する。図１は、ディスク再生装
置の一実施例のブロック図を示す。１で示す光ディスク
は、予めピットの有無によりディジタルデータが記録さ
れたディスク状媒体であり、さらにピット形成位置と対
応するグルーブをウォブリングして形成し、このグルー
ブに基づいてトラッキングエラー信号を生成するように
なされている。また、ウォブリングがＦＭ変調され、こ
れを復調することによって、光ディスク１の位置情報が
検出されるようになされている。

【００１２】ＤＭＡコントローラ等から構成されるシス
テムコントーラ１２は、この位置情報を基準にして光デ
ィスク１に対応するアクセスを制御する。ピックアップ
２とＲＦ信号処理部４から再生ＲＦ信号を生成し、再生
ＲＦ信号の信号レベルが検出される。この信号レベルの
検出結果は、ディジタル信号としてシステムコントーラ
１２へ供給される。このように、光ディスク１の位置情
報が検出され、サーボ回路６によって図示しないスピン
ドルモータを回転制御することにより、光ディスク１は
所定の線速度一定（ＣＬＶ）で駆動する。また、外部の
ホストコンピュータとの間でデータの授受を行うために
設けられたユーザインターフェース回路１３は、システ
ムコントーラ１２に結合されている。このユーザインタ
ーフェース回路１３の動作は、システムコントーラ１２
によって制御される。

【００１３】光ディスク１へ光ビームを照射して得られ
る反射光をピックアップ２の受光素子（例えば４分割デ
ィテクタ）で受光し、ピックアップ２の出力信号がＲＦ
回路３へ供給される。このＲＦ回路３からの再生ＲＦ信
号が信号処理部４へ供給される。信号処理部４は、４分
割ディテクタの各ディテクタから供給された信号を加減
算処理し、ＲＦ信号と共にフォーカスエラー信号および
トラッキングエラー信号等が生成される。この信号処理
部４では、ＥＦＭ（Eight to Fourteen Modulation）等
の処理が施された後、再生ディジタル信号がＥＣＣ（エ
ラー訂正）回路５へ供給され、また、信号処理部４から
フォーカスエラー信号およびトラッキングエラー信号が
ＥＣＣ回路５およびサーボ回路６へ供給される。

【００１４】ＥＣＣ回路５では、供給されたエラー信号
からエラー訂正信号の復号化処理等が行われ、処理され
たデータはバッファメモリ７へ供給される。また、サー
ボ回路６では、供給されたフォーカスエラー信号および
トラッキングエラー信号を使用して、ピックアップ２の
トラッキング制御およびフォーカス制御のための制御信
号が発生する。これによりトラッキング制御およびフォ
ーカス制御が行われ、再生時、確実にデータを再生し得
るようになされている。

【００１５】光ディスク１から読み出されたデータは、
一旦バッファメモリ７へ蓄えられ、所定のタイミングで
ビデオデコード回路８およびオーディオデコード回路９
へ転送される。バッファメモリ７に蓄えられたデータ中
の圧縮画像データがビデオデコード回路８へ供給され、
ビデオデコード回路８では、圧縮された画像データを復
号し、再生画像データがＤ／Ａ変換器１０へ供給され、
アナログ画像データが出力端子１１から取り出される。
同様にバッファメモリ７に蓄えられたデータ中の圧縮音
声データがオーディオデコード回路９へ供給され、オー
ディオデコード回路９では、圧縮音声データが復号さ
れ、オーディオデータとして取り出される。バッファメ
モリ７は、データ転送装置におけるデータレートと、ビ
デオデコード回路８およびオーディオデコード回路９と
の間のデータレートの差を吸収するために設けられてい
る。

【００１６】ここで、バッファメモリ７が１６ビットの
データ幅を有し、ビデオデコード回路８が８ビットのデ
ータ幅を有するときのデータ転送の一実施例を図２に示
す。バッファメモリ７からは、上位８ビットのデータと
下位８ビットのデータとが出力され、上位８ビットのデ
ータはトライステートバッファ２２へ供給され、下位８
ビットのデータはトライステートバッファ２４へ供給さ
れる。このトライステートバッファ２２の制御端子に
は、ＭＳＢイネーブルが入力端子２１から供給され、こ
のＭＳＢイネーブルに応じて供給された上位８ビットの
データがビデオデコード回路８へ転送される。同様に、
トライステートバッファ２４の制御端子には、ＬＳＢイ
ネーブルが入力端子２３から供給され、このＬＳＢイネ
ーブルに応じて供給された下位８ビットのデータがビデ
オデコード回路８へ転送される。

【００１７】また、入力端子２５から供給されるＩ／Ｏ
ライトクロックは、ビデオデコード回路８へ供給され、
ビデオデコード回路８では、このＩ／Ｏライトクロック
に基づいて画像データを取り込むか否かが判断されてい
る。上述したようにビデオデコード回路８において、画
像データの復号化処理がなされた信号は、出力端子２６
を介してＤ／Ａ変換器１０へ供給される。すなわち、こ
の一例では、入力端子２５から供給されるＩ／Ｏライト
クロックにより、必要でないデータを取り除くようにし
ている。

【００１８】このＩ／Ｏライトクロックを生成する一例
のブロック図を図３に示す。先ず、ＤＭＡコントローラ
がビデオデコード回路８等の受手側のデバイスの空き容
量の有無を判断して、バッファメモリ７から所定のワー
ド数を転送する。そして、転送数レジスタ３２には、ワ
ード数がレジスタ値として設定され、データ転送開始
後、サイクル数が転送数カウンタ３１で計数される。こ
の転送数カウンタ３１から出力されるカウンタ値は、一
致検出回路３７およびオールゼロ検出回路３８へ供給さ
れ、転送数レジスタ３２から出力されるレジスタ値は、
一致検出回路３７へ供給される。一致検出回路３７で
は、供給されたカウンタ値とレジスタ値が一致するか否
かが検出され、一致すると検出された場合、そのときの
ＬＳＢのデータを取り除くように出力信号がＮＡＮＤゲ
ート３９へ供給される。

【００１９】また、一致検出回路３７のイネーブル端子
には、入力端子３３を介してＬＳＢレジスタ信号が供給
されている。ＮＡＮＤゲート３９の一方の入力端子に
は、一致検出回路３７の出力信号が供給され、入力端子
３４を介してＬＳＢイネーブルがＮＡＮＤゲート３９の
他方の入力端子に供給される。このＮＡＮＤゲート３９
からＬＳＢのデータを取り除くか否かの信号がＯＲゲー
ト４１の一方の入力端子に供給される。オールゼロ検出
回路３８は、転送数カウンタ３１からカウンタ値が供給
され、カウンタ値がオールゼロの場合、ＭＳＢを取り除
くように出力信号がＮＡＮＤゲート４０へ供給される。

【００２０】また、オールゼロ検出回路３８のイネーブ
ル端子には、ＭＳＢレジスタ信号が入力端子３５を介し
て供給されている。ＮＡＮＤゲート４０の一方の入力端
子には、オールゼロ検出回路３８の出力信号が供給さ
れ、入力端子３６を介してＭＳＢイネーブルがＮＡＮＤ
ゲート４０の他方の入力端子に供給される。このＮＡＮ
Ｄゲート４０からＭＳＢのデータを取り除くか否かの信
号がＯＲゲート４１の他方の入力端子に供給される。す
なわち、ＯＲゲート４１の一方の入力端子には、ＬＳＢ
を取り除くか否かの信号が一致検出回路３７から供給さ
れ、ＯＲゲート４１の他方の入力端子には、ＭＳＢを取
り除くか否かの信号がオールゼロ検出回路３８から供給
され、合成された信号がＩ／Ｏライトクロックとして図
２に示すように、出力端子２５を介してビデオデコード
回路８へ供給される。

【００２１】この図２および図３に示すブロック図のタ
イミングチャートを図４に示す。この例では、データ転
送数を４として、転送後の第１転送サイクル目のＭＳＢ
と第４転送サイクル目（最終）のＬＳＢを転送しないも
のとする。このデータ転送数が４のとき、転送数レジス
タ３２には、データ転送数から１を減算した値（３）が
レジスタ値としてセットされる。先ず、アクノリッジＡ
ＣＫがＬｏｗレベルとなり、データ転送が開始され、ア
ドレスがメモリアドレスＡ１を出力し、リードパルスと
なるメモリリードＭＲＤがＬｏｗレベルとなるとき、バ
ッファメモリ７からＭＳＢデータおよびＬＳＢデータが
読み出される。その後、Ｉ／Ｏデバイスへのライトパル
スとなるＩ／ＯライトがＬｏｗレベルとなり、バッファ
メモリ７から読み出されたデータがＩ／Ｏデバイスへ書
き込まれる。

【００２２】この実施例では、トライステートバッファ
２２および２４へＭＳＢイネーブルおよびＬＳＢイネー
ブルを出力することにより、ビデオデコード回路８へ１
バイト（８ビット）のデータが出力される。すなわち、
Ｉ／Ｏライトが一回Ｌｏｗレベルとなる間にＭＳＢイネ
ーブルとＬＳＢイネーブルとが一回づつＬｏｗレベルと
なり、トライステートバッファ２２および２４から１バ
イトのデータがビデオデコード回路８へそれぞれ供給さ
れる。このＭＳＢイネーブルとＬＳＢイネーブルから生
成されたクロックに基づいてＩ／Ｏデータは読み出され
る。このときカウンタ値は、バッファメモリ７から読み
出されたデータをカウントし、そのカウンタ値がレジス
タ値と等しくなるまで、データは読み出される。その読
み出されたデータは、Ｉ／ＯライトクロックがＬｏｗレ
ベルとなるときのデータがＩ／Ｏデバイスに書き込まれ
る。

【００２３】このように、バッファメモリ７からデータ
が読み出された後、Ｉ／Ｏデバイスに書き込まれる。上
述したようにこの例では、レジスタ値を３とするため、
カウンタ値が０のときのＭＳＢと、カウンタ値が３のと
きのＬＳＢとがＩ／Ｏデバイスに書き込まれないように
Ｉ／Ｏライトクロックが生成される。

【００２４】次に、一致検出出回路３７を複数個使用し
たＩ／Ｏライトクロックの生成の一例を図５に示す。こ
の例は、６４ビットから構成される１ワードをその１サ
イクル内に１バイト（８ビット）毎にデータ転送を行う
ものである。先ず、ＤＭＡコントローラがビデオデコー
ド回路８の空き容量の有無を判断して、バッファメモリ
７から所定のバイト数を転送する。そして、転送数レジ
スタ５２ａ〜５２ｆには、ワード数がレジスタ値として
設定され、データ転送開始後、転送サイクル数が転送数
カウンタ５１で計数される。この転送数カウンタ５１か
ら出力されるカウンタ値は、一致検出回路５３ａ〜５３
ｆへ供給される。転送数レジスタ５２ａから出力される
レジスタ値は、一致検出回路５３ａへ供給され、一致検
出回路５３ａでは、供給されたカウンタ値とレジスタ値
が一致するか否かが検出され、一致すると検出された場
合、そのときのＬＳＢのデータを取り除くように出力信
号がＮＡＮＤゲート５５へ供給される。

【００２５】また、一致検出回路５３ａのイネーブル端
子には、入力端子５４ａを介してＬＳＢレジスタ信号が
供給されている。このＬＳＢレジスタ信号に対応して一
致検出回路５３ａから信号が出力される。同様に、転送
数レジスタ５２ｂから一致検出回路５３ｂにレジスタ値
が供給され、入力端子５４ｂを介して供給されるＬＳＢ
レジスタ信号に対応して一致検出回路５３ｂからＮＡＮ
Ｄゲート５５へ信号が供給される。さらに、転送数レジ
スタ５２ｃから一致検出回路５３ｃにレジスタ値が供給
され、入力端子５４ｃを介して供給されるＬＳＢレジス
タ信号に対応して一致検出回路５３ｃからＮＡＮＤゲー
ト５５へ信号が供給される。

【００２６】ＮＡＮＤゲート５５では、入力端子５６か
ら供給されるＬＳＢイネーブルに対応して一致検出回路
５３ａ、５３ｂ、５３ｃから供給された信号が合成さ
れ、ＯＲゲート５９の一方の入力端子へ出力される。こ
のＮＡＮＤゲート５５からＯＲゲート５９へ供給される
信号は、ＬＳＢのデータを取り除くか否かの信号であ
る。また、ＭＳＢのデータを取り除くか否かの信号は、
一致検出回路５３ｄ、５３ｅ、５３ｆから供給される信
号が入力端子５８から供給されるＭＳＢイネーブルに基
づいてＮＡＮＤゲート５７からＯＲゲート５９の他方の
入力端子へ供給される。このＯＲゲート５９から合成さ
れた信号がＩ／Ｏライトクロックとして出力端子６０を
介してビデオデコード回路８へ供給される。

【００２７】ここで、これまでは１６ビットを１ワード
とした例を示したが、３２ビットを１ワードとするデー
タ転送の一例の説明をする。図６に示すように３２ビッ
トを４つの１バイト（８ビット）のデータとして取り扱
うため、アドレスの下位２ビットで各１バイトのデータ
を示す。ここでは、アドレス（Ａ０，Ａ１）が `11'の
ときＭＳＢを示し、アドレス（Ａ０，Ａ１）が `10' の
とき２ＮＤＢを示し、アドレス（Ａ０，Ａ１）が `01'
のとき３ＲＤＢを示し、アドレス（Ａ０，Ａ１）が `0
0' のときＬＳＢを示している。この図６は上述したメ
モリ内のアドレスと同様に斜線で示す部分は転送される
データを示し、＊で示す部分は転送されないデータを示
す。

【００２８】この図６に示したメモリ内のデータを転送
するときの一例を図７のタイミングチャートに示す。１
ワード分のアドレスが出力されている期間を示し、その
期間にリードパルスとなるメモリリードがＬｏｗレベル
となる。メモリリードがＬｏｗレベルとなるとＩ／Ｏデ
バイスへのライトパルスとなるＩ／ＯライトがＬｏｗレ
ベルとなり、バッファメモリ７から読み出されたデータ
がＩ／Ｏデバイスへ書き込まれる。このときＭＳＢイネ
ーブル、２ＮＤＢイネーブル、３ＲＤＢイネーブル、Ｌ
ＳＢイネーブルの順番でＩ／Ｏデバイスへ書き込まれる
制御信号が出力され、Ｉ／Ｏライトクロックが生成され
る。ここで、図６に示したアドレスａのデータを書き込
むときのＩ／ＯライトクロックをＩ／Ｏライトクロック
ａに示し、アドレスｂのデータを書き込むときのＩ／Ｏ
ライトクロックをＩ／Ｏライトクロックｂに示す。

【００２９】このように、１サイクル中にＩ／Ｏライト
クロックを発生させるための論理回路を追加、変更する
ことにより、１ワードが６４ビットからなるデータ幅を
有するメモリから８ビットのデータ幅を有するデバイス
へデータ転送を行うことも可能となる。すなわち、転送
数カウンタ、転送数レジスタ、ＬＳＢレジスタ信号、Ｍ
ＳＢレジスタ信号等の設定を変更することで異なるデー
タ幅を有するデバイス間を接続することが可能である。

【００３０】また、この実施例では、最初のデータと最
後のデータとを取り除くようになされているが、最初の
データのみを取り除く場合、最後のデータのみを取り除
く場合さらには全てのデータを転送する場合などを行う
ことも可能である。

【００３１】

【発明の効果】この発明に依れば、従来のバイト転送を
ワード転送とすることができるため、データの転送速度
が上がる。

【００３２】また、この発明に依れば、一度のワード転
送において、第１転送サイクルの任意のバイトと最後の
転送サイクルの任意のバイトを転送しないことができ
る。

【００３３】さらに、この発明に依れば、一度のワード
転送において、転送されるデータのうち複数個の任意の
アドレスのデータをバイト単位で取り除くことができ
る。

【図面の簡単な説明】

【図１】この発明に係るディスク再生装置の一例を示す
ブロック図である。

【図２】この発明のデータ転送装置の一実施例を示すブ
ロック図である。

【図３】この発明に係るＩ／Ｏライトクロックを生成す
る一例を示すブロック図である。

【図４】この発明のデータ転送装置の一例を示すタイミ
ングチャートである。

【図５】この発明に係るＩ／Ｏライトクロックを生成す
る他の例を示すブロック図である。

【図６】この発明に係るデータ転送装置の他の例を示す
略線図である。

【図７】この発明に係るデータ転送装置の他の例のタイ
ミングチャートである。

【図８】従来のデータ転送の一例を示すブロック図であ
る。

【図９】従来のデータ転送の他の例を示すブロック図で
ある。

【図１０】メモリアドレスに記憶されているデータの一
例を示す略線図である。

【符号の説明】

７ バッファメモリ ８ ビデオデコード回路 ２２、２４ トライステートバッファ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年２月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】このＩ／Ｏライトクロックを生成する一例
のブロック図を図３に示す。先ず、ＤＭＡコントローラ
がビデオデコード回路８等の受手側のデバイスの空き容
量の有無を判断して、バッファメモリ７から所定のワー
ド数を転送する。そして、転送数レジスタ３２には、ワ
ード数がレジスタ値として設定され、データ転送開始
後、サイクル数が転送数カウンタ３１で計数される。こ
の転送数カウンタ３１から出力されるカウンタ値は、一
致検出回路３７およびオールゼロ検出回路３８へ供給さ
れ、転送数レジスタ３２から出力されるレジスタ値は、
一致検出回路３７へ供給される。一致検出回路３７で
は、供給されたカウンタ値とレジスタ値が一致するか否
かが検出され、一致すると検出された場合、そのときの
ＬＳＢのデータを取り除くように出力信号がＡＮＤゲー
ト３９へ供給される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】また、一致検出回路３７のイネーブル端子
には、入力端子３３を介してＬＳＢレジスタ信号が供給
されている。ＡＮＤゲート３９の一方の入力端子には、
一致検出回路３７の出力信号が供給され、入力端子３４
を介してＬＳＢイネーブルがＡＮＤゲート３９の他方の
入力端子に供給される。このＡＮＤゲート３９からＬＳ
Ｂのデータを取り除くか否かの信号がＮＯＲゲート４１
の一方の入力端子に供給される。オールゼロ検出回路３
８は、転送数カウンタ３１からカウンタ値が供給され、
カウンタ値がオールゼロの場合、ＭＳＢを取り除くよう
に出力信号がＡＮＤゲート４０へ供給される。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】また、オールゼロ検出回路３８のイネーブ
ル端子には、ＭＳＢレジスタ信号が入力端子３５を介し
て供給されている。ＡＮＤゲート４０の一方の入力端子
には、オールゼロ検出回路３８の出力信号が供給され、
入力端子３６を介してＭＳＢイネーブルがＡＮＤゲート
４０の他方の入力端子に供給される。このＡＮＤゲート
４０からＭＳＢのデータを取り除くか否かの信号がＮＯ
Ｒゲート４１の他方の入力端子に供給される。すなわ
ち、ＮＯＲゲート４１の一方の入力端子には、ＬＳＢを
取り除くか否かの信号が一致検出回路３７から供給さ
れ、ＮＯＲゲート４１の他方の入力端子には、ＭＳＢを
取り除くか否かの信号がオールゼロ検出回路３８から供
給され、合成された信号がＩ／Ｏライトクロックとして
図２に示すように、出力端子２５を介してビデオデコー
ド回路８へ供給される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】次に、一致検出出回路３７を複数個使用し
たＩ／Ｏライトクロックの生成の一例を図５に示す。こ
の例は、６４ビットから構成される１ワードをその１サ
イクル内に１バイト（８ビット）毎にデータ転送を行う
ものである。先ず、ＤＭＡコントローラがビデオデコー
ド回路８の空き容量の有無を判断して、バッファメモリ
７から所定のバイト数を転送する。そして、転送数レジ
スタ５２ａ〜５２ｆには、ワード数がレジスタ値として
設定され、データ転送開始後、転送サイクル数が転送数
カウンタ５１で計数される。この転送数カウンタ５１か
ら出力されるカウンタ値は、一致検出回路５３ａ〜５３
ｆへ供給される。転送数レジスタ５２ａから出力される
レジスタ値は、一致検出回路５３ａへ供給され、一致検
出回路５３ａでは、供給されたカウンタ値とレジスタ値
が一致するか否かが検出され、一致すると検出された場
合、そのときのＬＳＢのデータを取り除くように出力信
号がＡＮＤゲート５５へ供給される。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】また、一致検出回路５３ａのイネーブル端
子には、入力端子５４ａを介してＬＳＢレジスタ信号が
供給されている。このＬＳＢレジスタ信号に対応して一
致検出回路５３ａから信号が出力される。同様に、転送
数レジスタ５２ｂから一致検出回路５３ｂにレジスタ値
が供給され、入力端子５４ｂを介して供給されるＬＳＢ
レジスタ信号に対応して一致検出回路５３ｂからＡＮＤ
ゲート５５へ信号が供給される。さらに、転送数レジス
タ５２ｃから一致検出回路５３ｃにレジスタ値が供給さ
れ、入力端子５４ｃを介して供給されるＬＳＢレジスタ
信号に対応して一致検出回路５３ｃからＡＮＤゲート５
５へ信号が供給される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】ＡＮＤゲート５５では、入力端子５６から
供給されるＬＳＢイネーブルに対応して一致検出回路５
３ａ、５３ｂ、５３ｃから供給された信号が合成され、
ＮＯＲゲート５９の一方の入力端子へ出力される。この
ＡＮＤゲート５５からＮＯＲゲート５９へ供給される信
号は、ＬＳＢのデータを取り除くか否かの信号である。
また、ＭＳＢのデータを取り除くか否かの信号は、一致
検出回路５３ｄ、５３ｅ、５３ｆから供給される信号が
入力端子５８から供給されるＭＳＢイネーブルに基づい
てＡＮＤゲート５７からＮＯＲゲート５９の他方の入力
端子へ供給される。このＮＯＲゲート５９から合成され
た信号がＩ／Ｏライトクロックとして出力端子６０を介
してビデオデコード回路８へ供給される。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】ここで、これまでは１６ビットを１ワード
とした例を示したが、３２ビットを１ワードとするデー
タ転送の一例の説明をする。図６に示すように３２ビッ
トを４つの１バイト（８ビット）のデータとして取り扱
うため、アドレスの下位２ビットで各１バイトのデータ
を示す。ここでは、アドレス（Ａ１，Ａ２）が‘１１’
のときＭＳＢを示し、アドレス（Ａ１，Ａ０）が‘１
０’のとき２ＮＤＢを示し、アドレス（Ａ１，Ａ０）が
‘０１’のとき３ＲＤＢを示し、アドレス（Ａ１，Ａ
０）が‘００’のときＬＳＢを示している。この図６は
上述したメモリ内のアドレスと同様に斜線で示す部分は
転送されるデータを示し、＊で示す部分は転送されない
データを示す。

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正１０】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

【手続補正１１】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ディスクから再生され処理が施された再
   生データを蓄えるメモリ手段と、 上記メモリ手段とは異なるデータ幅を有するデコーダと
   の間でデータ転送を行うデータ転送手段とを備え、 上記データ転送手段は、上記メモリ手段と上記デコーダ
   との間にデータ幅変換を有するデータ幅変換手段と、 上記データ転送手段の転送サイクルを計数するカウンタ
   手段と、 必要のないデータを上記デコーダに転送しない制御手段
   とからなることを特徴とするデータ転送装置。
2. 【請求項２】 請求項１に記載のデータ転送装置におい
   て、 １６ビットからなる１ワードのデータ幅を有する上記メ
   モリ手段と、 ８ビットからなる１ワードのデータ幅を有する上記デコ
   ーダとからなり、 上記転送サイクルは、データ幅の大きい上記メモリ手段
   に合わせることを特徴とするデータ転送装置。