JPH0991889A - データ誤り訂正装置 - Google Patents
データ誤り訂正装置Info
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- JPH0991889A JPH0991889A JP7253127A JP25312795A JPH0991889A JP H0991889 A JPH0991889 A JP H0991889A JP 7253127 A JP7253127 A JP 7253127A JP 25312795 A JP25312795 A JP 25312795A JP H0991889 A JPH0991889 A JP H0991889A
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Abstract
リアクセス回数の削減を行い、高速データ転送を実現す
る。 【構成】 CD−ROMデータをCIRCインターフェ
ースブロック151で取り込み、メモリインターフェー
スブロック155を介してメモリ14への書き込みと並
列して誤り検出し、結果を誤り検出結果格納レジスタ2
22に格納し、この格納レジスタ222の値によって訂
正回数制御回路312にて誤り訂正回数の制御を行うこ
とにより、メモリアクセス時間を削減してデータ転送の
高速化を計る。
Description
されるデータの誤り検出、訂正を行うデータ誤り訂正装
置に関するもので、特に、CD−ROMから読み出され
たデータのメモリアクセスに特徴を有するものである。
置のCD−ROMは急速に普及してきており、CD−R
OM装置は高速化が要求されるようになっている。以下
に従来のCD−ROM信号処理装置について説明する。
図6は従来のCD−ROM信号処理装置を示すものであ
る。図6において、61はCIRC(Cross-Interleave
Read-Solomon Code)−ICでCD−ROMデータに対
し誤り訂正処理が施される。62は制御マイコン、63
はホストコンピュータ、64はメモリ、65はCD−R
OM信号処理装置、651はCIRC−IC61から出
力されるCD−ROMデータ及び、イレジャーフラグを
取り込むCIRCインターフェースブロック、652は
CIRC−IC61で訂正できなかったCD−ROMデ
ータの誤りを訂正、検出する誤り訂正ブロック、653
は所定のデジタル信号処理を施したデータをホストコン
ピュータに転送するホストインターフェースブロック、
654はCD−ROM信号処理装置65に接続されるメ
モリ64を制御するメモリインターフェースブロックに
よって構成されている。
処理装置について、以下にその動作について説明する。
まず、CIRCインタフェースブロック651は、CI
RC−IC61とのインターフェースで、CD−ROM
データの同期検出を行い、所定のディジタル処理(CD
−ROMデータに対してデスクランブル)を施した後、
CD−ROMデータ及び、イレジャーフラグを所定のフ
ォーマットでメモリインターフェースブロック654を
介してメモリ64の所定のメモリ空間に書き込む。
メモリ64に書き込まれたCD−ROMデータを、あら
かじめ設定された回数だけメモリインタフェースブロッ
ク654を介して読み出し、このデータに対して誤り訂
正を行い、誤り訂正後のデータに対して誤り検出を行
う。ホストインターフェースブロック653は、前述の
処理を施しメモリ64に書き込まれたデータをメモリイ
ンターフェースブロック654を介して読み出し、ホス
トコンピュータ63に転送したり、ホストコンピュータ
63から入力されるデータをメモリインターフェースブ
ロック654を介してメモリに書き込みを行う。
従来の構成では、CD−ROM装置の高速化に伴いメモ
リへのアクセスが過密状態になっている。このためホス
トコンピュータへ送出するためのデータを十分な高速で
読み出すことができず、データ転送速度を維持すること
が困難であるという問題点を有していた。
めのもので、ブロック単位のデータ誤りの有無に応じて
自動的に誤り訂正回数を変更する制御を行うことによ
り、より効率のよい信号処理を実現することのできるデ
ータ誤り訂正装置を提供することを目的とする。
に本発明のデータ誤り訂正装置は、ディジタルデータ信
号の所定の単位ブロック毎にメモリに順次書き込むとと
もに、その書き込み動作に並行してディジタルデータ信
号の各単位ブロック毎の誤りの有無を検出し、その検出
結果に基づいて誤り訂正回数が制御される誤り訂正手段
により、前記メモリより再度読み出されたデータ信号の
誤り訂正を行う構成を有している。
リ書き込みと並列にCD−ROMデータのブロック毎の
誤り検出を行い、その検出結果に応じてCD−ROMデ
ータの誤り訂正回数を設定するのでデータの誤り検出、
訂正動作に関しメモリアクセス時間を削減することが出
来る。
信号処理系に適用した一実施例について図面を参照しな
がら説明する。図1において、11はCIRC−IC、
12は制御マイコン、13はホストコンピュータ、14
はメモリ、15はCD−ROM信号処理装置、151は
CIRCインターフェースブロック、152はCD−R
OMデータ取り込み時、リアルタイムに誤り検出し、検
出結果を記憶することのできる誤り検出ブロック、15
3はメモリに書き込まれたCD−ROMデータの誤り訂
正と誤り検出を行う誤り訂正ブロック、154はホスト
コンピュータとデータをやり取りをするホストインター
フェースブロック、155はCD−ROM信号処理装置
15がメモリ12とのやり取りをするためのメモリイン
ターフェースブロックである。
るCD−ROMデータが誤り検出ブロック152までに
どの様に処理されるかを示したブロック図で、211は
CD−ROMデータのシリアル−パラレル変換回路、2
12はCD−ROMデータのディスクランブル回路、2
13はCD−ROMデータをメモリ14に書き込むため
のFIFOメモリ、214はCD−ROMデータの同期
パターンを検出するための同期検出回路、221は誤り
検出回路、222は誤り検出結果を記憶するための誤り
検出結果格納レジスタである。
ブロック153を詳細に示した図で、311は誤り訂正
回路、312は誤り検出ブロック152内の誤り検出結
果を格納しているレジスタ222の値によって誤り訂正
回路311を制御する訂正回数制御回路、313は誤り
訂正を行った後のデータに誤りがあるかどうかを調べる
ための誤り検出回路である。
処理装置ついて図1〜図3を用いてその動作を説明す
る。まず、CD−ROMデータは、CIRC−IC11
よりシリアルに出力される1ブロック2352バイトの
データで、そのフォーマットは図4に示す構成になって
おり、同期パターン12バイト以外のデータはスクラン
ブルされている。CIRCインターフェースブロック1
51は、CIRC−IC11から出力されるCD−RO
Mデータをシリアルパラレル変換回路211に取り込
み、16ビットパラレルデータに変換しデスクランブル
回路212及び、同期検出回路214に出力する。デス
クランブル回路212は、シリアルパラレル変換回路2
11から出力されるCD−ROMデータを16ビット単
位でデスクランブルしFIFO213及び、誤り検出回
路221に出力する。
バイトの同期パターンを検出し、CD−ROMデータ2
352バイトのデータブロックに対する同期信号を生成
し、この同期信号は、誤り検出回路221及び、誤り検
出結果格納レジスタ222に出力する。FIFO213
は、デスクランブル回路212から出力されたデータを
8ビット単位でメモリインターフェースブロック155
を介してメモリ14に書き込む。誤り検出回路221
は、デスクランブル回路212から出力されたデータを
16ビット単位で処理し、CD−ROMデータ1ブロッ
ク単位で誤り検出の結果を誤り検出結果格納レジスタ2
22に出力する。
(2)に示すようにモード、フォームによってデータフ
ォーマットが異なるため、誤り検出回路221は、CD
−ROMデータのモード、フォームを検出し、データフ
ォーマットにあった誤り検出を行うように構成されてい
る。FIFOメモリ213と誤り検出回路221は並列
に動作しており、1ブロックのCD−ROMデータに対
する誤り検出の結果は、そのブロックのCD−ROMデ
ータがCIRC−IC11からメモリに書き込みが完了
すると同時に、誤り検出結果格納レジスタ222に書き
込まれ、このレジスタの値は誤り訂正ブロック153に
よって解読される。
制御することのできる誤り訂正回路311は、CIRC
−IC11から出力されるCD−ROMデータをCIR
Cインターフェースブロック151及び、メモリインタ
ーフェース155を介してメモリ14に書き込まれたC
D−ROMデータを読み込み、P,Qのシンドローム計
算を行う事により誤っているデータの誤り位置と誤りパ
ターンを計算する。シンドローム計算の結果、データに
誤りがなければ誤り訂正処理を終了する。誤りがあれ
ば、誤っているデータをメモリインターフェースブロッ
ク155を介してメモリ14から読み込み、そのデータ
に対して訂正を行い、訂正したデータをメモリインター
フェースブロック155を介して誤ったデータのあるア
ドレスに上書きする。
格納レジスタ222の値を読み込み、誤りの無いと判断
されたデータに対しては、制御マイコン12の設定した
訂正回数より誤り訂正処理回数を少なくするように誤り
訂正回路311へ指示し、誤り訂正回路311のメモリ
アクセスを軽減する。誤り検出結果格納レジスタ222
の値を読み込み、誤りがあると判断されたデータに対し
ては、制御マイコン12の設定した訂正回数だけ誤り訂
正処理するように、誤り訂正回路221に訂正回数の指
示を出す。
訂正回数制御回路を示す。図5において、誤り検出ブロ
ック152内の誤り検出回路221から出力される検出
結果を同期検出回路214から出力されるCD−ROM
データの同期信号で誤り検出結果格納レジスタ222内
のラッチ回路511にラッチする。ラッチ回路511か
ら出力される信号とマイコンが訂正回数を設定する信
号”PQ1X2”をORゲート513に入力し、ORゲ
ート513の出力信号が”1”であれば誤り訂正を1回
行い、”0”であれば誤り訂正を2回行う。また、NO
Rゲート512は、誤り検出回路221の結果に関係な
くマイコンの設定した回数だけ誤り訂正を行うか、誤り
検出回路221の結果によって訂正回数を制御するかを
選択するために挿入されており、マイコンの設定する信
号”ECCADD”が”1”であればマイコンの設定し
た回数だけ誤り訂正を行い、”0”であれば誤り検出回
路221の結果によって誤り訂正回数を制御する信号を
出力する。誤り検出回路313は、前述の誤り訂正処理
が終了したデータをメモリインターフェースブロック1
55を介して読み込み、誤り訂正処理終了後のデータに
誤りがあるかどうかを確認する。
は、前述の誤り訂正処理によって誤り訂正ブロック15
3のメモリアクセスが軽減できるため、ホストコンピュ
ータへのデータ転送のためのメモリアクセスが増大でき
る。
と並列に誤り検出した結果を基に誤り訂正ブロックの訂
正回数を制御することによって、単位ブロック内のデー
タの誤りの少ない場合は誤り訂正回数を少なくし、誤り
の多い場合は、誤り訂正回数を多くすることにより、全
体として、メモリアクセス時間を減少することが出来、
ホストコンピュータ等へのデータ転送のためのメモリア
クセス時間を増大でき、従ってディジタルデータ信号処
理系において、高速転送が可能となる優れたデータ誤り
訂正装置を実現できるものである。
系に適用した場合の一実施例を示すブロック図
ロックと誤り検出ブロックの詳細なブロック図
ブロックの詳細なブロック図
ーマットを示す図
周辺のブロック図
に適用した場合のブロック図
Claims (1)
- 【請求項1】記録媒体から読み取られた訂正すべきディ
ジタルデータ信号に所定のディジタル信号処理を施した
後に、所定の単位ブロック毎にメモリに順次書き込むと
ともに、その書き込み動作に並行して前記ディジタルデ
ータ信号の各単位ブロック毎の誤りの有無を検出し、そ
の検出結果に基づいて誤り訂正回数が制御される誤り訂
正手段により、前記メモリより再度読み出されたデータ
信号の誤り訂正を行うことを特徴とするディジタル信号
のデータ誤り訂正装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25312795A JP3584566B2 (ja) | 1995-09-29 | 1995-09-29 | データ誤り訂正装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH0991889A true JPH0991889A (ja) | 1997-04-04 |
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---|---|---|---|
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1995
- 1995-09-29 JP JP25312795A patent/JP3584566B2/ja not_active Expired - Fee Related
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US6912682B1 (en) | 1999-09-10 | 2005-06-28 | Matsushita Electric Industrial Co., Ltd. | Signal processor for correcting and detecting errors |
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---|---|
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