JPS61227273A - 誤り訂正方法 - Google Patents
誤り訂正方法Info
- Publication number
- JPS61227273A JPS61227273A JP60068800A JP6880085A JPS61227273A JP S61227273 A JPS61227273 A JP S61227273A JP 60068800 A JP60068800 A JP 60068800A JP 6880085 A JP6880085 A JP 6880085A JP S61227273 A JPS61227273 A JP S61227273A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- data
- address
- counter
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、いわゆる、デジタル記録再生装置に使用して
好適な誤り訂正方法に関する。
好適な誤り訂正方法に関する。
本発明は誤り訂正方法に関し、訂正の行われる系列に沿
って誤りの数をカウントすると共に、この誤りの数が訂
正能力を超えたときは直ちに次の系列の処理に進めるこ
とにより、訂正の処理時間を短縮するようにしたもので
ある。
って誤りの数をカウントすると共に、この誤りの数が訂
正能力を超えたときは直ちに次の系列の処理に進めるこ
とにより、訂正の処理時間を短縮するようにしたもので
ある。
例えば音声信号をＡＤ変換してデジタル信号にて記録再
生することが提案されている。その場合にいわゆるクロ
スインターリーブによる誤り訂正が行われる。すなわち
デジタル信号の所定ビットにてデータワードを形成し、
このデータワードの連続する所定数をデータブロックと
してこのデータブロック内の系列による例えばＣＲＣ検
査符号が設けられると共に、データブロックの連続に対
して上述のデータブロック内の系統とは異なる系列によ
る例えばパリティチェックコードが設けられる。
生することが提案されている。その場合にいわゆるクロ
スインターリーブによる誤り訂正が行われる。すなわち
デジタル信号の所定ビットにてデータワードを形成し、
このデータワードの連続する所定数をデータブロックと
してこのデータブロック内の系列による例えばＣＲＣ検
査符号が設けられると共に、データブロックの連続に対
して上述のデータブロック内の系統とは異なる系列によ
る例えばパリティチェックコードが設けられる。
例えば第３図において、記録再生（伝送）されるデータ
信号は同期信号Ｓの後にアドレス信号Ａが設けられ、そ
の後にそれぞれ１６ビツトのデータワードＤ１ 、Ｄ２
、Ｄ３ 、Ｄ４が設けられ、さらにそれぞれ１６ビツ
トバリテイチエツクコードＰ１Ｑ、ＣＲＣ検査検査符号
膜けられて１データブロツクとされる。このデータブロ
ックが順次伝送される。ここでＣＲＣ検査検査符号膜同
一データブロック中のデータワードＤ１〜Ｄ→及びパリ
ティチェックコードＰ、Ｑに対して形成される。またパ
リティチェックコードＰ、Ｑは、第４図に示すようにデ
ータブロックを順次配列した場合に、例えば実線及び破
線で示す系列に対して形成される。
信号は同期信号Ｓの後にアドレス信号Ａが設けられ、そ
の後にそれぞれ１６ビツトのデータワードＤ１ 、Ｄ２
、Ｄ３ 、Ｄ４が設けられ、さらにそれぞれ１６ビツ
トバリテイチエツクコードＰ１Ｑ、ＣＲＣ検査検査符号
膜けられて１データブロツクとされる。このデータブロ
ックが順次伝送される。ここでＣＲＣ検査検査符号膜同
一データブロック中のデータワードＤ１〜Ｄ→及びパリ
ティチェックコードＰ、Ｑに対して形成される。またパ
リティチェックコードＰ、Ｑは、第４図に示すようにデ
ータブロックを順次配列した場合に、例えば実線及び破
線で示す系列に対して形成される。
なおこの場合にパリティチェックコードＱはコードＰを
含んだデータについて形成されるので、まずパリティチ
ェックコードＰが形成された後にパリティチェックコー
ドＱが形成され、その後にＣＲＣ検査検査符号膜成され
る。
含んだデータについて形成されるので、まずパリティチ
ェックコードＰが形成された後にパリティチェックコー
ドＱが形成され、その後にＣＲＣ検査検査符号膜成され
る。
このようにすることにより、再生（復調）時に、任意の
パリティチェックコードＰまたはＱの系列において、そ
の系列に含まれるデータワードの内でＣＲＣ検査符号に
よって検出される誤りが１ワードのみである場合には、
パリティチェックコードＰまたはＱによって訂正を行う
ことができ、さらに２つの系列による誤り訂正を交互に
繰り返すことにより訂正能力を向上させることができる
。
パリティチェックコードＰまたはＱの系列において、そ
の系列に含まれるデータワードの内でＣＲＣ検査符号に
よって検出される誤りが１ワードのみである場合には、
パリティチェックコードＰまたはＱによって訂正を行う
ことができ、さらに２つの系列による誤り訂正を交互に
繰り返すことにより訂正能力を向上させることができる
。
そこで従来は第５図に示すような構成が用いられていた
０図において、まず入力端子（５１）にデータ信号が供
給されると、このデータ信号がデータＲＡＭ（５２）に
供給されると共に、誤り検出回路（５３）に供給されて
上述のＣＲＣ検査符号によって誤りが検出され、この検
出された誤りの位置を示すフラグがポインタＲＡＭ（５
４）に供給される。
０図において、まず入力端子（５１）にデータ信号が供
給されると、このデータ信号がデータＲＡＭ（５２）に
供給されると共に、誤り検出回路（５３）に供給されて
上述のＣＲＣ検査符号によって誤りが検出され、この検
出された誤りの位置を示すフラグがポインタＲＡＭ（５
４）に供給される。
また入力端子（５１）からのデータ信号中の同期信号が
ＲＡＭアドレス発生回路（５５）に供給され、データ信
号中のデータブロックの系列に従ったＲＡＭアドレスが
発生されて、データＲＡＭ（５２）及びポインタＲＡＭ
（５４）に供給される。これによって一連の例えば２４
個のデータブロックがデータＲＡＭ（５２）の所定のア
ドレス書込まれると共に、検出された誤りフラグがポイ
ンタＲＡＭ（５４）の対応するアドレスに書込まれる。
ＲＡＭアドレス発生回路（５５）に供給され、データ信
号中のデータブロックの系列に従ったＲＡＭアドレスが
発生されて、データＲＡＭ（５２）及びポインタＲＡＭ
（５４）に供給される。これによって一連の例えば２４
個のデータブロックがデータＲＡＭ（５２）の所定のア
ドレス書込まれると共に、検出された誤りフラグがポイ
ンタＲＡＭ（５４）の対応するアドレスに書込まれる。
次に、ＲＡＭアドレス発生回路（５５）から上述のＰま
たはＱの系列に従ったＲＡＭアドレスが発生されて、デ
ータＲＡＭ（５２）及びポインタＲＡＭ（５４）に供給
される。そしてデータＲＡＭ（５２）の各アドレスのデ
ータワードが誤り訂正回路（５６）に転送されると共に
、ポインタＲＡＭ（５４）の各アドレスの誤りフラグが
カウンタ（５７）に供給されてカウントされる。
たはＱの系列に従ったＲＡＭアドレスが発生されて、デ
ータＲＡＭ（５２）及びポインタＲＡＭ（５４）に供給
される。そしてデータＲＡＭ（５２）の各アドレスのデ
ータワードが誤り訂正回路（５６）に転送されると共に
、ポインタＲＡＭ（５４）の各アドレスの誤りフラグが
カウンタ（５７）に供給されてカウントされる。
さらにＰまたはＱの１つの系列のデータワードの転送が
完了されると、カウンタ（５３）のカウント値が検出さ
れ、例えば第６図のフローチャートに示すように、スタ
ートされるとステップ〔６１〕でカウント値が“０″か
否か判別され、“０″のときは誤りがないので次の系列
へ進められる。また１０″でないときはステップ〔６２
〕でカウント値が“１”か否か判別され、“ｌ”のとき
はステップ〔６３〕で誤り訂正が行われる。また“１”
でないときは誤りの数が２以上で訂正不能なので次の系
列へ進められる。さらにステップ〔６３〕の訂正が終了
すると次の系列へ進められる。
完了されると、カウンタ（５３）のカウント値が検出さ
れ、例えば第６図のフローチャートに示すように、スタ
ートされるとステップ〔６１〕でカウント値が“０″か
否か判別され、“０″のときは誤りがないので次の系列
へ進められる。また１０″でないときはステップ〔６２
〕でカウント値が“１”か否か判別され、“ｌ”のとき
はステップ〔６３〕で誤り訂正が行われる。また“１”
でないときは誤りの数が２以上で訂正不能なので次の系
列へ進められる。さらにステップ〔６３〕の訂正が終了
すると次の系列へ進められる。
そして１つの系列の誤り訂正が終了すると、訂正された
データワードがデータＲＡＭ（５２）の元のアドレスに
再書込まれると共に、対応するポインタＲＡＭ（５４）
のアドレスの誤りフラグが消去される。
データワードがデータＲＡＭ（５２）の元のアドレスに
再書込まれると共に、対応するポインタＲＡＭ（５４）
のアドレスの誤りフラグが消去される。
これよってＰまたはＱの１つの系列の誤り訂正が行われ
、これが終了すると同じＰまたはＱの次の系列について
同じ誤り訂正処理が繰り返される。
、これが終了すると同じＰまたはＱの次の系列について
同じ誤り訂正処理が繰り返される。
さらにＰまたはＱの一方の全ての系列の誤り訂正が終了
すると、続いて他方の系列について処理が繰り返され、
これがＰまたはＱで交互に繰り返されて誤り訂正が行わ
れる。
すると、続いて他方の系列について処理が繰り返され、
これがＰまたはＱで交互に繰り返されて誤り訂正が行わ
れる。
こうして誤り訂正が行われ、訂正処理が終了すると訂正
されたデータＲＡＭ（５２）のデータワードが所定の順
番で出力端子（５８）に出力される。
されたデータＲＡＭ（５２）のデータワードが所定の順
番で出力端子（５８）に出力される。
ところで上述の構成において、１つの系列に含まれる誤
りの数はその系列のデータワードが全ての転送されてか
ら検出される。このため検出に所定の時間が掛り、これ
によって１つの系列の訂正処理時間も制約され、全体と
して所定の時間内に訂正処理される回数が規制されてい
た。
りの数はその系列のデータワードが全ての転送されてか
ら検出される。このため検出に所定の時間が掛り、これ
によって１つの系列の訂正処理時間も制約され、全体と
して所定の時間内に訂正処理される回数が規制されてい
た。
そこで従来は例えばＰ→Ｑ→Ｐ→Ｑ−Ｐの５回×２４系
列の訂正処理で訂正動作が終了されるようになっていた
。しかしながらこれだけの処理の回数では、特に誤りの
多、いときは十分な処理が行われているとはいえなかっ
た。
列の訂正処理で訂正動作が終了されるようになっていた
。しかしながらこれだけの処理の回数では、特に誤りの
多、いときは十分な処理が行われているとはいえなかっ
た。
なお上述の構成では誤りフラグの数が０のときにステッ
プ〔６３〕の訂正処理が行われないので処理時間が短く
なるが、元々誤りの少ないときに処理の回数を増加させ
ても無意味である。
プ〔６３〕の訂正処理が行われないので処理時間が短く
なるが、元々誤りの少ないときに処理の回数を増加させ
ても無意味である。
従来は上述のような方法で誤り訂正が行われていた。し
かしながら従来の方法では特に誤りが多かったときに充
分な訂正の処理が行われていると、はいえない問題点が
あった。
かしながら従来の方法では特に誤りが多かったときに充
分な訂正の処理が行われていると、はいえない問題点が
あった。
本発明は、デジタル信号の所定ビットにてデータワード
Ｄ１〜Ｄ４を形成し、このデータワードの連続する所定
数をデータブロックとしてこのデータブロック内の系列
による誤り検出符号Ｃが設けられると共に、上述データ
ブロックの連続に対して上記データブロック内の系列と
は異なる系列による誤り訂正符号Ｐ、Ｑが設けられてな
るデータ信号を復調する当り、上記異なる系列に沿って
上記誤り検出符号によって検出（誤り検出回路（３））
された誤りの数をカウント（カウンタ（７）） Ｌ、こ
のカウント値が上記誤り訂正符号の訂正能力を超えたと
き、直ちに次の上記異なる系列の処理に進められる（Ｒ
ＡＭアドレス発生器（５））ようにした誤り訂正方法で
ある。
Ｄ１〜Ｄ４を形成し、このデータワードの連続する所定
数をデータブロックとしてこのデータブロック内の系列
による誤り検出符号Ｃが設けられると共に、上述データ
ブロックの連続に対して上記データブロック内の系列と
は異なる系列による誤り訂正符号Ｐ、Ｑが設けられてな
るデータ信号を復調する当り、上記異なる系列に沿って
上記誤り検出符号によって検出（誤り検出回路（３））
された誤りの数をカウント（カウンタ（７）） Ｌ、こ
のカウント値が上記誤り訂正符号の訂正能力を超えたと
き、直ちに次の上記異なる系列の処理に進められる（Ｒ
ＡＭアドレス発生器（５））ようにした誤り訂正方法で
ある。
この方法によれば、系列内の誤りをカウントするカウン
タの値が訂正能力を超えたときに直ちに次の系列に進め
るようにしたので、１つの系列に対する処理時間が短く
なり、訂正処理の回数を増すことができ、特に誤りが多
い時に処理の回数が増されて良好な処理を行うことがで
きる。
タの値が訂正能力を超えたときに直ちに次の系列に進め
るようにしたので、１つの系列に対する処理時間が短く
なり、訂正処理の回数を増すことができ、特に誤りが多
い時に処理の回数が増されて良好な処理を行うことがで
きる。
第１図において、まず入力端子（１）にデータ信号が供
給されると、このデータ信号がデー・りＲＡＭ（２）に
供給されると共に、誤り検出回路（３）に供給されて上
述のＣＲＣ検査符号によって誤りが検出され、この検出
された誤りの位置を示すフラグがポインタＲＡ Ｍ （
４１に供給される。
給されると、このデータ信号がデー・りＲＡＭ（２）に
供給されると共に、誤り検出回路（３）に供給されて上
述のＣＲＣ検査符号によって誤りが検出され、この検出
された誤りの位置を示すフラグがポインタＲＡ Ｍ （
４１に供給される。
また入力端子（１）からのデータ信号中の同期信号がＲ
ＡＭアドレス発生回路（５）に供給され、データ信号中
のデータブロックの系列に従ったＲＡＭアドレスが発生
されて、データＲＡ Ｍ （２１およびポインタＲＡ
Ｍ （４）に供給される。これによって一連の例えば２
４個のデータブロックがデータＲＡ Ｍ （２）の所定
のアドレスに書込まれると共に、検出された誤りフラグ
がポインタＲＡ Ｍ （４）の対応するアドレスに書込
まれる。
ＡＭアドレス発生回路（５）に供給され、データ信号中
のデータブロックの系列に従ったＲＡＭアドレスが発生
されて、データＲＡ Ｍ （２１およびポインタＲＡ
Ｍ （４）に供給される。これによって一連の例えば２
４個のデータブロックがデータＲＡ Ｍ （２）の所定
のアドレスに書込まれると共に、検出された誤りフラグ
がポインタＲＡ Ｍ （４）の対応するアドレスに書込
まれる。
次に、ＲＡＭアドレス発生回路（５）から上述のＰまた
はＱの系列に従ったＲＡＭアドレスが発生されて、デー
タＲＡ Ｍ （２）及びポインタＲＡ Ｍ （４）に供
給される。そしてデータＲＡ Ｍ （２）の各アドレス
のデータワードがアドレス訂正回路（６）に転送される
と共に、ポインタＲＡ Ｍ （４）の各アドレスの誤り
フラグがカウンタ（７）に供給されてカウントされる。
はＱの系列に従ったＲＡＭアドレスが発生されて、デー
タＲＡ Ｍ （２）及びポインタＲＡ Ｍ （４）に供
給される。そしてデータＲＡ Ｍ （２）の各アドレス
のデータワードがアドレス訂正回路（６）に転送される
と共に、ポインタＲＡ Ｍ （４）の各アドレスの誤り
フラグがカウンタ（７）に供給されてカウントされる。
さらにこのカウンタ（７）のカウント値が２″になると
、その検出信号がＲＡＭアドレス発生回路（５）に供給
され、ＲＡＭアドレスが直ちに次の系列に進められる。
、その検出信号がＲＡＭアドレス発生回路（５）に供給
され、ＲＡＭアドレスが直ちに次の系列に進められる。
またカウンタ（７）のカウント値が“２°にならずにＰ
またはＱの１つめ系列のデータワードの転送が完了され
ると、カウンタ（７）のカウント値が検出され、“０”
のときは次の系列に進められ、“１″のときは訂正処理
が行われる。
またはＱの１つめ系列のデータワードの転送が完了され
ると、カウンタ（７）のカウント値が検出され、“０”
のときは次の系列に進められ、“１″のときは訂正処理
が行われる。
すなわち例えば第２図のフローチャートに示すように、
スタートされるとステップ〔１１〕でカウント値が“２
″になったか否か判別され、“２”になると次の系列へ
進められる。また“２”にならないときはステップ〔１
２〕でカウント値が“ｌ゛か否か判別され、“１′のと
きはステップ〔１３〕で誤り訂正が行われる。また“１
″でないときは誤りの数がＯなので次の系列へ進められ
る。なおこのフローチャートでステップ（１１）で上述
のようにカウンタ（７）のカウント値が２”になった時
点で割込処理的に処理されるものである。
スタートされるとステップ〔１１〕でカウント値が“２
″になったか否か判別され、“２”になると次の系列へ
進められる。また“２”にならないときはステップ〔１
２〕でカウント値が“ｌ゛か否か判別され、“１′のと
きはステップ〔１３〕で誤り訂正が行われる。また“１
″でないときは誤りの数がＯなので次の系列へ進められ
る。なおこのフローチャートでステップ（１１）で上述
のようにカウンタ（７）のカウント値が２”になった時
点で割込処理的に処理されるものである。
そして１つの系列の誤り訂正が終了すると、訂正された
データワードがデータＲＡ Ｍ （２１の元のアドレス
に再書込まれると共に、対応するポインタＲＡ Ｍ （
４）のアドレスの誤りフラグが消去される。
データワードがデータＲＡ Ｍ （２１の元のアドレス
に再書込まれると共に、対応するポインタＲＡ Ｍ （
４）のアドレスの誤りフラグが消去される。
これによってＰまたはＱの１つの系列の誤り訂正が行わ
れ、これが終了すると同じＰまたはＱの次の系列のつい
て同じ誤り訂正処理が繰り返される。さらにＰまたはＱ
の一方の全ての系列の誤り訂正が終了すると、続いて他
方の系列について処理が繰り返され、これがＰまたはＱ
で交互に繰り返されて誤り訂正が行われる。
れ、これが終了すると同じＰまたはＱの次の系列のつい
て同じ誤り訂正処理が繰り返される。さらにＰまたはＱ
の一方の全ての系列の誤り訂正が終了すると、続いて他
方の系列について処理が繰り返され、これがＰまたはＱ
で交互に繰り返されて誤り訂正が行われる。
こうして誤り訂正が行われ、訂正処理が終了すると訂正
されたデータＲＡ Ｍ （２）のデータワードか所定の
順番で出力端子（８）に出力される。
されたデータＲＡ Ｍ （２）のデータワードか所定の
順番で出力端子（８）に出力される。
従ってこの方法によれば、１つの系列の誤りの数が訂正
能力を変え超えたときに直ちに次の系列へ進められるの
で、１つの系列の処理時間が短縮され、訂正処理の回数
を増すことができる。なお処理の終了は例えば次の一連
のデータブロックの入力が始まる直前のデータワードの
出力に要する時間分前の時点まで行うことができる。
能力を変え超えたときに直ちに次の系列へ進められるの
で、１つの系列の処理時間が短縮され、訂正処理の回数
を増すことができる。なお処理の終了は例えば次の一連
のデータブロックの入力が始まる直前のデータワードの
出力に要する時間分前の時点まで行うことができる。
また上述の構成で誤り訂正回路（６）の訂正能力が２デ
一タワード以上あるときは、それに合わせてカウンタの
検出値を能力の最大値＋１にすることができる。
一タワード以上あるときは、それに合わせてカウンタの
検出値を能力の最大値＋１にすることができる。
本発明によれば、系列内の誤りをカウントするカウンタ
の値が訂正能力を超えたときに直ちに次の系列に進める
ようにしたので、１つの系列に対する処理時間が短くな
り、訂正処理の回数を増すことができ、特に誤りが多い
時に処理の回数が増されて良好な処理を行うことができ
るようになった。
の値が訂正能力を超えたときに直ちに次の系列に進める
ようにしたので、１つの系列に対する処理時間が短くな
り、訂正処理の回数を増すことができ、特に誤りが多い
時に処理の回数が増されて良好な処理を行うことができ
るようになった。
第１図は本発明を実現するための一例の構成図、第２図
はその説明のための図、第３図〜第６図は従来の方法の
説明のための図である。 （１）は入力端子、（２）はデータＲＡＭ、（３）は誤
り検出回路、（４）はポインタＲＡＭ、（５）はＲＡＭ
アドレス発生回路、（６）は誤り訂正回路、（７）はカ
ウンタ、（８）は出力端子である。 第２図 該り訂正つ季！ｌｌｔ示す圓 第４図 第５図
はその説明のための図、第３図〜第６図は従来の方法の
説明のための図である。 （１）は入力端子、（２）はデータＲＡＭ、（３）は誤
り検出回路、（４）はポインタＲＡＭ、（５）はＲＡＭ
アドレス発生回路、（６）は誤り訂正回路、（７）はカ
ウンタ、（８）は出力端子である。 第２図 該り訂正つ季！ｌｌｔ示す圓 第４図 第５図
Claims (1)
- 【特許請求の範囲】 デジタル信号の所定ビットにてデータワードを形成し、 このデータワードの連続する所定数をデータブロックと
してこのデータブロック内の系列による誤り検出符号が
設けられると共に、 上記データブロックの連続に対して上記データブロック
内の系列とは異なる系列による誤り訂正符号が設けられ
てなるデータ信号を復調するに当り、 上記異なる系列に沿って誤り検出符号によって検出され
た誤りの数をカウントし、 このカウント値が上記誤り訂正符号の訂正能力を超えた
とき、 直に次の上記異なる系列の処理に進められるようにした
誤り訂正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068800A JPS61227273A (ja) | 1985-04-01 | 1985-04-01 | 誤り訂正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068800A JPS61227273A (ja) | 1985-04-01 | 1985-04-01 | 誤り訂正方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61227273A true JPS61227273A (ja) | 1986-10-09 |
Family
ID=13384156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60068800A Pending JPS61227273A (ja) | 1985-04-01 | 1985-04-01 | 誤り訂正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61227273A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991889A (ja) * | 1995-09-29 | 1997-04-04 | Matsushita Electric Ind Co Ltd | データ誤り訂正装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829237A (ja) * | 1981-08-14 | 1983-02-21 | Sony Corp | エラ−訂正方法 |
| JPS5856547A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | 符号誤り訂正方式 |
| JPS60101767A (ja) * | 1983-11-08 | 1985-06-05 | Ricoh Co Ltd | エラ−訂正装置 |
-
1985
- 1985-04-01 JP JP60068800A patent/JPS61227273A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829237A (ja) * | 1981-08-14 | 1983-02-21 | Sony Corp | エラ−訂正方法 |
| JPS5856547A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | 符号誤り訂正方式 |
| JPS60101767A (ja) * | 1983-11-08 | 1985-06-05 | Ricoh Co Ltd | エラ−訂正装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991889A (ja) * | 1995-09-29 | 1997-04-04 | Matsushita Electric Ind Co Ltd | データ誤り訂正装置 |
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