KR100491654B1

KR100491654B1 - 부호 오류 정정 장치

Info

Publication number: KR100491654B1
Application number: KR10-1999-0029435A
Authority: KR
Inventors: 쯔다히로유끼
Original assignee: 산요덴키가부시키가이샤
Priority date: 1998-07-22
Filing date: 1999-07-21
Publication date: 2005-05-27
Also published as: JP2000040312A; KR20000011849A; US6345374B1; TW419907B; JP3530388B2

Abstract

데이타 전송 속도를 고속으로 한다.

디지탈 처리 회로(11) 및 래치 회로(12)를 입력 인터페이스 회로(13), 오류 정정/검출 회로(14) 및 출력 인터페이스 회로(15)로 이루어지는 CD-ROM 디코더(19)와 함께 단일의 반도체 기판 상에 집적화하여 형성한다. 디지탈 처리 회로(11)로부터 래치 회로(12)에 데이타를 병렬로 수신하고 또한 래치 회로(12)로부터 입력 인터페이스 회로(13)에 데이타를 병렬로 수신한다.

Description

부호 오류 정정 장치{CODE ERROR CORRECTING APPARATUS}

본 발명은 디스크 매체로부터 판독되는 디지탈 데이타에 대하여, 부호 오류의 정정 처리를 실시하는 부호 오류 정정 장치에 관한 것이다.

디지탈 오디오에 이용되는 CD를 디지탈 데이타의 판독 전용 메모리(ROM)로서 활용하는 CD-ROM 시스템에서는 디스크로부터 판독되는 데이타의 신뢰성을 높이기 위해서, 판독된 디지탈 데이타에 대하여 부호 오류의 정정 처리가 이중으로 실시된다. 이들의 정정 처리는 오디오 시스템과 공통의 디지탈 신호 처리부에서 1회째를 실행하고, CD-ROM 시스템 전용에 설치되는 CD-ROM 디코더에서 2회째를 실행하도록 구성된다.

도 5는 CD-ROM 시스템의 구성을 나타내는 블럭도이고, 도 6은 이 시스템의 각 부에서 취급되는 데이타의 구성도이다.

픽업부(1)는 디스크(2)에 조사되는 빛의 반사광을 받아서, 그 빛의 강약을 전압치의 변화로서 추출한다. 픽업 제어부(3)는 픽업부(1)가 디스크(2)에 기억된 데이타를 올바른 순서로 판독할 수 있도록, 디스크(2)에 대한 CD 픽업부(1)의 판독 위치를 제어한다. 디스크(2)의 재생으로는 픽업부(1)로 판독되는 트랙의 선속도를 일정하게 유지하도록 하기 위해서, 픽업 제어부(3)에 의한 픽업부(1)의 위치의 제어에 맞춰서 디스크(2)를 소정의 속도로 회전 구동하도록 서보 제어(CLV 제어)가 행해진다. 혹은, 디스크(2)의 회전의 각 속도를 일정하게 유지하도록 서보 제어(CAV 제어)가 행해진다.

아날로그 신호 처리부(4)는 픽업부(1)로부터 출력되는 전압치의 변화를 판독하고, 588비트를 1프레임으로 하는 EFM(Eight to Fourteen Modulation) 신호를 생성한다. 이 EFM 신호는 도 6에 도시한 바와 같이, 각 프레임의 시작인 24비트가 동기 신호로 할당되며, 그 다음 3비트의 접속 비트를 끼우고 14비트가 데이타 비트로 반복 할당된다. 디지탈 신호 처리부(5)는 아날로그 신호 처리부(4)로부터 입력되는 EFM 신호에 대하여 EFM 복조를 실시하고 14비트를 8비트로 변환한다. 이 EFM 복조 시에는 동기 신호에 계속되는 최초의 데이타 비트로부터 8비트의 서브 코드 데이타가 생성되며, 나머지 32개의 데이타 비트로부터 32바이트의 심볼 데이타가 생성된다. 또한, 32바이트의 심볼 데이타에 대하여 CIRC(Cross-Interleave Reed-Solomon Code) 복호를 실시하고, 1프레임이 24바이트로 이루어진 CD-ROM 데이타가 생성된다. 이 CIRC 복호에 따라서 최초의 부호 오류 정정 처리가 완료한다.

이 CD-ROM 데이타는 24바이트 ×98프레임의 합계 2352바이트가 1블럭으로서 취급된다. 이 1블럭의 데이타에 대해서는 통상(모드 1인 경우)은 도 7에 도시한 바와 같이, 동기 신호〔12바이트〕, 헤더〔4바이트〕, 사용자 데이타〔2048바이트〕, 오류 검출 부호 EDC(Error Detection Code)〔4바이트〕 및 오류 정정 부호 ECC(Error Correction Code)〔276바이트〕가 각각 할당된다. 또한, 이 CD-ROM 데이타에 대해서는 1블럭의 데이타 중, 동기 신호 12바이트를 제외한 2340바이트에 스크럼블 처리가 실시되고 있으며, 재생 시에 디스크램블 처리가 실시되어 원래의 상태로 복귀된다.

CD-ROM 디코더(6)는 디지탈 신호 처리부(5)로부터 입력되는 CD-ROM 데이타에 대하여, 오류 정정 부호(ECC) 및 오류 검출 부호(EDC)에 기초하는 부호 오류의 정정 처리 및 검출 처리를 행하고, 처리가 완료된 CD-ROM 데이타를 호스트 컴퓨터로 출력한다. 이 CD-ROM 디코더(6)에서의 처리로서는, 통상, ECC에 의해서 데이타의 부호 오류를 정정한 후, EDC에 의해서 부호 오류가 정확하게 정정되어 있는지의 여부를 확인하도록 하고 있다. 그리고, 부호의 오류가 남겨져 있을 때는 재차 ECC에 의한 부호 오류의 정정 처리를 실시하거나 혹은 에러 플래그를 부가한 상태에서 부호 오류를 포함한 채로의 CD-ROM 데이타를 호스트 컴퓨터로 출력하도록 구성된다.

버퍼 RAM(7)은 CD-ROM 디코더(6)에 접속되며, 디지탈 신호 처리부(5)로부터 CD-ROM 디코더(6)로 입력되는 CD-ROM 데이타를 1블럭 단위로 일시적으로 기억한다. ECC 및 EDC는 1블럭분의 CD-ROM 데이타에 대하여 부가되기 때문에, CD-ROM 디코더(6)에서의 처리에는 적어도 1블럭분의 CD-ROM 데이타가 필요하게 된다. 그래서, 각각의 처리에서 필요한 1블럭분의 CD-ROM 데이타를 기억하도록 버퍼 RAM(7)이 설치된다. 제어 마이크로 컴퓨터(8)는 제어 프로그램이 기억된 메모리를 내장하는 소위 원칩 마이크로 컴퓨터로 구성되며, 그 제어 프로그램에 따라서 CD-ROM 데이타(6)의 동작을 제어한다. 동시에, 제어 마이크로 컴퓨터(8)는 호스트 컴퓨터로부터 입력되는 커맨드 데이타 혹은 디지탈 신호 처리부(5)로부터 입력되는 서브 코드 데이타를 일단 내장의 메모리에 기억시킨다. 이에 따라 제어 마이크로 컴퓨터(8)는 호스트 컴퓨터로부터의 지시에 응답하여 각 부의 동작을 제어하고, CD-ROM 디코더(6)로부터 호스트 컴퓨터로 원하는 CD-ROM 데이타를 출력시킨다.

아날로그 처리부(4), 디지탈 처리부(5) 및 CD-ROM 디코더(6)에 대해서는 버퍼 RAM(7) 및 제어 마이크로 컴퓨터(8)와 함께, 각각 독립된 집적 회로에 의해 구성된다. 집적 회로를 구성하는 경우, 입출력 핀의 수를 적게 하여 집적 회로 주변의 배선을 간략화하기 위해서, 디지탈 처리 회로(5) 및 CD-ROM 디코더(6)에서는 CD-ROM 데이타를 직렬로 입출력하도록 구성된다. 예를 들면, 도 8에 도시한 바와 같이 EFM 신호에 기초하여 생성되는 클럭 CK에 동기하여 16비트의 CD-ROM 데이타가 MSB 내지 LSB까지 (또는 LSB 내지 MSB까지) 순서로 디지탈 신호 처리부(5)로부터 CD-ROM 디코더(6)로 전송된다. 이 때, 각 데이타의 단락에 대응하여 반전하는 채널 식별 신호 LR이 CD-ROM 데이타에 동기하여 전송된다. 그리고, CD-ROM 디코더(6)에서는 채널 식별 신호 LR의 상승 및 하강을 검출함으로써, CD-ROM 데이타의 MSB 또는 LSB의 위치를 검출할 수 있어, CD-ROM 데이타의 수신을 가능하게 하고 있다.

디스크(2)의 재생 속도가 고속화되면 EFM 신호의 주파수가 커지며, 이 EFM 신호에 기초하여 생성되는 클럭 CK의 주파수도 커진다. CD-ROM 데이타를 디지탈 처리부(5)로부터 CD-ROM 디코더(6)로 직렬로 전송하는 경우, 클럭 CK의 주파수가 커지면 회로 동작의 지연의 영향을 받기 쉬워진다. 즉, 클럭 CK의 주파수가 커지면 CD-ROM 데이타와 클럭 CK와의 근소한 타이밍의 어긋남에 의해서, 데이타를 정확하게 수신할 수 없게 되어 오동작을 초래한다는 문제가 생긴다.

그래서, 본 발명은 높은 주파수의 클럭을 이용하는 일 없이, CD-ROM 데이타의 전송을 고속으로 행하도록 하는 것을 목적으로 한다.

본 발명은, 전술한 과제를 해결하기 위해서 이루어진 것으로, 그 특징으로 하는 점은, 직렬로 입력되는 제1 디지탈 데이타에 대하여 소정의 처리를 실시하고, 적정한 수의 비트의 제2 디지탈 데이타 및 데이타의 출력 타이밍에 동기한 채널 식별 신호를 병렬로 출력하는 디지탈 처리 회로와, 상기 채널 식별 신호에 따르는 타이밍에서 상기 제2 디지탈 데이타를 병렬로 래치하는 래치 회로와, 상기 래치 회로로부터 상기 제2 디지탈 데이타를 수신하여 메모리에 기억시키는 입력 인터페이스 회로와, 상기 메모리에 기억된 상기 제2 디지탈 데이타에 대하여 부호 오류의 정정 처리를 실시하는 오류 정정 회로와, 상기 메모리에 기억된 상기 제2 디지탈 데이타를 판독하여 출력하는 출력 인터페이스 회로를 단일의 반도체 기판 상에 집적화하여 형성한 것이다.

본 발명에 따르면, 디지탈 처리 회로로부터 입력 인터페이스 회로에 병렬로 디지탈 데이타를 수신하도록 함으로써, 다(多)비트의 디지탈 데이타를 클럭의 1주기로 전송할 수 있다. 이 때, 디지탈 처리 회로 및 입력 인터페이스 회로는 오류 정정 회로 및 출력 인터페이스 회로와 함께 단일의 반도체 기판 상에 집적화되기 때문에, 각 회로 간을 병렬로 접속하는 것은 용이하다.

도 1은 본 발명의 부호 오류 정정 장치의 실시예를 나타내는 블럭도이며, 도 2는 그 동작을 설명하는 타이밍도이다.

본 발명의 부호 오류 정정 장치(10)는 디지탈 처리 회로(11), 래치 회로(12), 입력 인터페이스 회로(13), 오류 정정/검출 회로(14), 출력 인터페이스 회로(15) 및 래치 클럭 생성 회로(16)로 구성된다. 이들 각 회로(11 ∼ 16)는 단일의 반도체 기판 상에 집적화하여 형성되며 별도의 반도체 기판 상에 집적화하여 형성된 버퍼 RAM(20) 및 제어 마이크로 컴퓨터(30)가 접속된다.

디지탈 처리 회로(11)는 도 5에 도시한 CD-ROM 시스템의 디지탈 처리부(5)에 상당하는 것으로, 입력되는 EFM 신호에 대하여 EFM 복조, CIRC 복호 등의 처리를 실시하고 CD-ROM 데이타를 생성한다. 동시에, 각 처리의 타이밍에 따라서 CD-ROM 데이타의 전환 타이밍을 나타내는 채널 식별 신호 LR을 생성한다. 또한, 디지탈 처리 회로(11)에서는 8비트의 심볼 데이타가 각각 독립적으로 처리된 후, 2개씩으로 통합되어 16비트 단위로 전송이 행해진다.

래치 회로(12)는 디지탈 처리 회로(11)에 접속되고, 디지탈 처리 회로(11)로부터 입력되는 CD-ROM 데이타를 래치 클럭 LH에 응답하여 래치하여 소정의 기간 유지한다. 이 래치 회로(12)는 예를 들면, 16비트의 CD-ROM 데이타를 래치 클럭 LH의 1주기마다 병렬로 래치하도록 구성된다.

입력 인터페이스 회로(13)는 래치 회로(12)에 접속되며, 래치 회로(12)에 유지된 CD-ROM 데이타를 블럭 단위로 연속하여 수신하여 버퍼 RAM(20)에 기록한다. 이 입력 인터페이스 회로(13)는 래치 회로(12)와 병렬로 접속되는 FIFO 방식의 버퍼를 포함하고, 래치 회로(12)로부터 입력되는 CD-ROM 데이타를 일단 저장한 후, 원하는 타이밍에 버퍼 RAM(20)에 기록하도록 구성된다. 또한, 입력 인터페이스 회로(13)에서는 입력되는 CD-ROM 데이타에 대하여, 디스크램블 처리가 실시된다. 즉, CD-ROM 데이타에서는 동기 신호에 비슷한 패턴이 발생하지 않도록 하기 위해서, 1블럭 중 12바이트의 동기 신호를 제외한 2340바이트에 스크럼블 처리가 실시되고 있으며 입력 인터페이스 회로(13)의 입력 단계에서 디스크램블 처리가 실시된다.

오류 정정/검출 회로(14)는 CD-ROM 데이타에 포함되는 오류 정정 부호(ECC)에 따라서, 1블럭 단위로 버퍼 RAM(20)에 기억된 CD-ROM 데이타의 부호 오류를 정정한다. 이 정정 처리에서는 부호 오류가 있던 개소에 대해서 버퍼 RAM(20) 내의 CD-ROM 데이타가 정정 데이타로 재기록된다. 또한, 오류 정정/검출 회로(14)는 CD-ROM 데이타에 포함되는 오류 검출 부호(EDC)에 따라서 정정 처치가 실시된 CD-ROM 데이타의 부호 오류를 검출한다. 이 검출 처리에서는 부호 오류가 검출되어도 정정은 행하지 않고 CD-ROM 데이타에 에러 플래그를 설정한다. 이 오류 정정/검출 회로(14)는 입력 인터페이스 회로(13) 및 출력 인터페이스 회로(15)와 함께 CD-ROM 디코더(19)를 구성하고 있다.

출력 인터페이스 회로(15)는 외부의 호스트 컴퓨터(도시하지 않음)에 접속되며, 호스트측의 지시에 응답하고 버퍼 RAM(20)으로부터 CD-ROM 데이타를 판독하여 출력한다. 이 출력 인터페이스 회로(15)에서는 호스트측으로부터의 제어 명령을 수취하여, 그대로 또는 버퍼 RAM(20)에 일단 저장한 후, 제어 마이크로 컴퓨터(30)에 공급하도록 구성된다.

래치 클럭 생성 회로(16)는 EFM 신호에 동기한 클럭 CK 및 디지탈 처리 회로(11)에서 생성되는 채널 식별 신호 LR를 받아서 채널 식별 신호 LR의 1/2의 주기를 가지며, 래치 타이밍을 채널 식별 신호 LR의 각 변화점 간의 거의 중간 위치로 설정하는 래치 클럭 LH를 생성한다. 이 래치 클럭 LH는 래치 회로(12)에 공급되며, 그 하강의 타이밍으로 래치 회로(12)의 래치 타이밍을 설정함과 함께, 인버터(17)를 통하여 입력 인터페이스 회로(13)에 공급되며, 입력 인터페이스 회로(13)의 버퍼링의 타이밍을 설정한다. 이 버퍼링의 타이밍 래치에 대해서는, 래치 클럭 LH의 듀티비를 1/2로 설정함으로써, 각 래치 타이밍의 중간에 설정된다.

버퍼 RAM(20)은 도 5에 도시한 버퍼 RAM(7)과 동일한 것이며, 입력 인터페이스 회로(13), 오류 정정/검출 회로(14) 및 출력 인터페이스 회로(15)에 접속된다. 이 버퍼 RAM(20)은 적정한 수 블럭분의 CD-ROM 데이타를 기억할 수 있는 용량을 가지며 입력 인터페이스 회로(13)로부터 입력되는 CD-ROM 데이타를 소정 기간 유지한다. 그리고, 오류 정정/검출 회로(14)에서의 정정 처리의 결과, 필요에 따라서 일부가 재기록된 CD-ROM 데이타를 출력 인터페이스 회로(15)로 공급한다. 또한, 버퍼 RAM(20)에 대해서는 디지탈 처리 회로(11)에도 접속함으로써, 디지탈 처리 회로(11)에서의 연산 처리에서 일시적으로 기억할 필요가 생긴 데이타를 기억하는 것도 가능하다. 또한, 버퍼 RAM(20)은 오류 정정 장치(10)와 동일한 반도체 기판 상에 집적화하여 1칩화하는 것도 가능하다.

제어 마이크로 컴퓨터(30)는 도 5에 도시한 제어 마이크로 컴퓨터(8)와 동일한 것이며, 소정의 제어 프로그램에 따라서 부호 오류 정정 장치(10)의 각 부의 동작을 제어한다. 이 제어 마이크로 컴퓨터(30)는 제어 프로그램 외, 호스트측으로부터 전송되는 제어 명령에 응답하여 각 부의 동작을 제어하는 것도 가능하다.

이상의 부호 오류 정정 장치(10)에서는 디지탈 처리 회로(11)와 입력 인터페이스 회로(13)가 래치 회로(12)를 통하여 데이타를 병렬로 전송할 수 있도록 접속된다. 이 때문에, 디지탈 처리 회로(11)로 생성되는 CD-ROM 데이타는 1회의 전송 동작에 의해서 전부 입력 인터페이스 회로(13)로 전송된다. 이 때, 디지탈 처리 회로(11)로부터 출력되는 CD-ROM 데이타는 채널 식별 신호 LR의 각 변화점의 중간에서 래치 회로(12)에 래치되며 또한 각 래치 타이밍의 중간에 입력 인터페이스 회로(13)로 수신한다. 따라서, 각각의 타이밍이 다소 어긋난 경우에도 잘못된 데이타가 수신되는 일은 없다.

도 3은 래치 클럭 생성 회로(16)의 회로 구성의 일례를 나타내는 회로도이며, 도 4는 그 동작을 설명하는 타이밍도이다. 이 도면에서는 CD-ROM 데이타가 16비트로 전송되는 경우를 예시하고 있다.

래치 클럭 생성 회로(16)는 제1 및 제2 플립플롭 FF1, FF2, 인버터 IN, 배타 논리합 게이트 EX 및 카운터 CN으로 구성된다.

제1 및 제2 플립플롭 FF1, FF2는 직렬로 접속되며, 각각의 타이밍 입력 T에 클럭 CK가 인가된다. 이에 따라, 제1 플립플롭 FF1의 데이타 입력 D에 부여되는 채널 식별 신호 LR의 상태를 클럭 CK에 따라서 시프트하는 2비트의 시프트 레지스터가 구성된다. 배타 논리합 게이트 EX는 입력의 한쪽이 제2 플립플롭 FF2의 데이타 출력 Q에 접속되며, 다른쪽이 인버터 IN을 통하여 채널 식별 신호 LR의 입력에 접속된다. 그리고, 카운터 CN은 예를 들면, 3비트의 2치 카운터이며 배타 논리합 게이트 EX의 출력의 상승으로 리셋트될 때 래치 클럭 LH를 상승하고 클럭 CK를 8클럭 카운트한 시점에서 래치 클럭 LH를 하강한다.

다음에, 도 4에 따라서 회로의 동작을 설명한다. 여기서는, 각 부의 회로 동작의 지연은 생각하지 않는다. 인버터 IN의 출력은 채널 식별 신호 LR을 반전한 파형을 나타내고, 제2 플립플롭 FF2의 출력은 채널 식별 신호 LR을 기준 클럭 CK의 3/2주기만큼 늦은 한 파형을 나타낸다. 그리고, 배타 논리합 게이트 EX의 출력은 인버터 IN의 출력과 제2 플립플롭 FF2의 출력이 서로 일치하고 있는 기간에 하이 레벨을 나타내고, 차이가 나고 있는 기간에 로우 레벨을 나타낸다. 따라서, 채널 식별 신호 LR의 변화점에서 하강하고, 클럭 CK의 3/2주기를 경과한 시점에서 상승하는 파형을 나타낸다. 이 배타 논리합 게이트 EX의 출력에 의해서 리셋트되는 카운터 CN에서는 배타 논리합 게이트 EX의 출력의 상승과 동시에 상승하고 기준 클럭 CK의 8주기 후에 하강하는 래치 클럭 LH가 생성된다.

이상의 래치 클럭 생성 회로(16)에 따르면, 도 4에 도시한 바와 같이, 채널 식별 신호 LR의 1/2의 주기를 가지며, 채널 식별 신호 LR의 각 변화점의 중간에 래치 타이밍을 설정하는 래치 클럭 LH를 얻을 수 있다.

본 발명에 따르면, 디지탈 처리 회로와 CD-ROM 디코더를 단일의 반도체 기판 상에 집적화하여 형성함으로써, 회로 구성의 대폭적인 간략화와 디지탈 처리 회로로부터 CD-ROM 디코더로의 데이타의 전송 속도의 고속화가 가능하게 된다. 그리고, 데이타를 래치하는 래치 타이밍의 설정을 용이하게 함과 동시에, 클럭에 포함되는 지터의 영향을 받는 회로 동작을 안정적으로 할 수 있다.

또한, CD-ROM 데이타의 전송 시에 높은 주파수의 클럭을 이용할 필요가 없어지며 복사 노이즈를 억제할 수 있음과 함께 소비 전력을 저감할 수 있다.

도 1은 본 발명의 부호 오류 정정 장치의 실시예를 나타내는 블럭도.

도 2는 본 발명의 부호 오류 정정 장치의 동작을 설명하는 타이밍도.

도 3은 래치 클럭 생성 회로의 구성을 나타내는 블럭도.

도 4는 래치 클럭 생성 회로의 동작을 설명하는 타이밍도.

도 5는 CD-ROM 시스템의 구성을 나타내는 블럭도.

도 6은 디스크로부터 판독되는 데이타의 포맷도.

도 7은 CD-ROM 데이타의 포맷도.

도 8은 CD-ROM 데이타의 전송 동작을 설명하는 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 픽업부

2 : 디스크

3 : 픽업 제어부

4 : 아날로그 신호 처리부

5 : 디지탈 신호 처리부

6 : CD-ROM 디코더

7 : 버퍼 RAM

8 : 제어 마이크로 컴퓨터

10 : 부호 오류 정정 장치

11 : 디지탈 처리 회로

12 : 래치 회로

13 : 입력 인터페이스 회로

14 : 오류 정정/검출 회로

15 : 출력 인터페이스 회로

16 : 래치 클럭 생성 회로

19 : CD-ROM 디코더

20 : 버퍼 RAM

30 : 제어 마이크로 컴퓨터

Claims

직렬로 입력되는 제1 디지탈 데이타에 대하여 소정의 처리를 실시하고, 적정한 수의 비트의 제2 디지탈 데이타 및 데이타의 출력 타이밍에 동기한 채널 식별 신호를 병렬로 출력하는 디지탈 처리 회로와, 상기 채널 식별 신호에 따르는 타이밍에서 상기 제2 디지탈 데이타를 병렬로 래치하는 래치 회로와, 상기 래치 회로로부터 상기 제2 디지탈 데이타를 수신하여 메모리에 기억시키는 입력 인터페이스 회로와, 상기 메모리에 기억된 상기 제2 디지탈 데이타에 대하여 부호 오류의 정정 처리를 실시하는 오류 정정 회로와, 상기 메모리에 기억된 상기 제2 디지탈 데이타를 판독하여 출력하는 출력 인터페이스 회로를 단일의 반도체 기판 상에 집적화하여 형성한 것을 특징으로 하는 부호 오류 정정 장치.
제1항에 있어서, 상기 채널 식별 신호에 기초하여, 상기 채널 식별 신호의 1/2의 주기를 가지며, 상기 채널 식별 신호의 상승에서 하강의 사이에 래치 타이밍을 갖는 래치 클럭을 생성하는 래치 클럭 생성 회로를 더 포함하는 것을 특징으로 하는 부호 오류 정정 장치.
제2항에 있어서, 상기 입력 인터페이스 회로는, 상기 래치 클럭의 반전 클럭에 따르는 타이밍에서 상기 래치 회로로부터 상기 제2 디지탈 데이타를 수신하는 FIFO 버퍼를 포함하는 것을 특징으로 하는 부호 오류 정정 장치.