JP2553730B2 - データ書き込み装置 - Google Patents
データ書き込み装置Info
- Publication number
- JP2553730B2 JP2553730B2 JP2077840A JP7784090A JP2553730B2 JP 2553730 B2 JP2553730 B2 JP 2553730B2 JP 2077840 A JP2077840 A JP 2077840A JP 7784090 A JP7784090 A JP 7784090A JP 2553730 B2 JP2553730 B2 JP 2553730B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- data
- code
- writing device
- data writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、光ディスク等の記録媒体にデータを書き込
むためのデータ書き込み装置に関する。
むためのデータ書き込み装置に関する。
従来の技術 従来、この種のデータ書き込み装置は、第４図（ａ）
に示すようなランレングスが制限された符号（RLLコー
ド）を記録媒体に書き込む場合、第４図（ｂ）に示すよ
うに、書き込みパルスの立上がりエッジと立下がりエッ
ジの両エッジ又は立上がりエッジ等の書き込みパルスの
一方のエッジでデータを書き込むように構成されてい
る。
に示すようなランレングスが制限された符号（RLLコー
ド）を記録媒体に書き込む場合、第４図（ｂ）に示すよ
うに、書き込みパルスの立上がりエッジと立下がりエッ
ジの両エッジ又は立上がりエッジ等の書き込みパルスの
一方のエッジでデータを書き込むように構成されてい
る。
発明が解決しようとする課題 しかしながら、上記前者の書き込みパルスの両エッジ
によりデータを書き込む装置では、記憶密度を高くする
ことができるが、読み取りパルスの立上がりエッジと立
下がりエッジが非対称である場合には読み取り信号のジ
ッタが発生し、したがって、読み取りエラーが発生する
という問題点がある。
によりデータを書き込む装置では、記憶密度を高くする
ことができるが、読み取りパルスの立上がりエッジと立
下がりエッジが非対称である場合には読み取り信号のジ
ッタが発生し、したがって、読み取りエラーが発生する
という問題点がある。
また、両方法の装置共、第４図（ｄ）に示すように交
流増幅後の読み取り信号のパルスの粗密が不均衡となっ
て、読み取り信号が直流成分や低周波成分を含み、１点
鎖線で示すようにレベルが変動する。
流増幅後の読み取り信号のパルスの粗密が不均衡となっ
て、読み取り信号が直流成分や低周波成分を含み、１点
鎖線で示すようにレベルが変動する。
したがって、この信号を２値化する際には、２値化後
のジッタ発生を防止するために、２値化レベルを読み取
り信号の振幅中心に維持する必要があり、読み取り回路
が複雑になるという問題点がある。
のジッタ発生を防止するために、２値化レベルを読み取
り信号の振幅中心に維持する必要があり、読み取り回路
が複雑になるという問題点がある。
本発明は、上記従来例の問題点に鑑み、読み取り回路
を簡単に構成することができ、また読み取りエラーを防
止することができるデータ書き込み装置を提供すること
を目的とする。
を簡単に構成することができ、また読み取りエラーを防
止することができるデータ書き込み装置を提供すること
を目的とする。
課題を解決するための手段 本発明は上記問題点を解決するために、ランレングス
が制限された符号をランレングスの２分の１の時間幅の
パルスに変換して記憶媒体に書き込むようにしたことを
特徴とする。
が制限された符号をランレングスの２分の１の時間幅の
パルスに変換して記憶媒体に書き込むようにしたことを
特徴とする。
作用 本発明は上記構成により、記憶媒体のデータの読み取
り信号がパルス占有率が50％となるために、読み取り信
号が直流成分や低周波成分を含まなくなり、したがっ
て、読み取り回路を簡単に構成することができ、また読
み取りエラーを防止することができる。
り信号がパルス占有率が50％となるために、読み取り信
号が直流成分や低周波成分を含まなくなり、したがっ
て、読み取り回路を簡単に構成することができ、また読
み取りエラーを防止することができる。
実 施 例 以下、図面を参照して本発明の実施例を説明する。第
１図は、本発明に係るデータ書き込み装置の一実施例を
示すブロック図、第２図は、第１図のROMの記憶内容説
明図、第３図は、第１図のデータ書き込み装置の動作説
明図、第４図は、第１図のデータ書き込み装置の主要信
号及び従来例のデータ書き込み装置の主要信号のタイミ
ングチャートである。
１図は、本発明に係るデータ書き込み装置の一実施例を
示すブロック図、第２図は、第１図のROMの記憶内容説
明図、第３図は、第１図のデータ書き込み装置の動作説
明図、第４図は、第１図のデータ書き込み装置の主要信
号及び従来例のデータ書き込み装置の主要信号のタイミ
ングチャートである。
第１図において、11は、８ビットのコードデータを
（２、７）RLLコード（ランレングスが制限された符
号）のシリアルデータｃに変換するエンコーダ、12は、
エンコーダ12からのシリアルデータｃをシフトして信号
ｄ〜ｌを出力する９ビットのシフトレジスタ、13は、シ
フトレジスタ12からのデータの最終ビットｌの“1"を検
出したときにロードパルスｍを出力する“1"検知回路で
ある。
（２、７）RLLコード（ランレングスが制限された符
号）のシリアルデータｃに変換するエンコーダ、12は、
エンコーダ12からのシリアルデータｃをシフトして信号
ｄ〜ｌを出力する９ビットのシフトレジスタ、13は、シ
フトレジスタ12からのデータの最終ビットｌの“1"を検
出したときにロードパルスｍを出力する“1"検知回路で
ある。
14は、第２図に示すように（２、７）RLLコードを16
ビットのDCフリー化コードに変換するためのデータが格
納されたROM（リードオンリメモリ）であり、RLLコード
（1001）とDCフリー化コード（111000）、RLLコード（1
0001）とDCフリー化コード（11110000）等のように、RL
Lコードｃとそのランレングスの２分の１の時間幅のパ
ルス「ハイ」レベルと「ロー」レベルとを同一時間幅と
するパルス）に対応するDCフリー化コードｎが対応して
格納されている。
ビットのDCフリー化コードに変換するためのデータが格
納されたROM（リードオンリメモリ）であり、RLLコード
（1001）とDCフリー化コード（111000）、RLLコード（1
0001）とDCフリー化コード（11110000）等のように、RL
Lコードｃとそのランレングスの２分の１の時間幅のパ
ルス「ハイ」レベルと「ロー」レベルとを同一時間幅と
するパルス）に対応するDCフリー化コードｎが対応して
格納されている。
15は、ROM14からのDCフリー化コードｎをシフトし、
記録媒体（不図示）に対する書き込みパルスｏを出力す
る16ビットのシフトレジスタ、16は、クロック信号ａを
発生してシフトレジスタ15に出力し、またその1/2分周
したクロック信号ｂを発生してエンコーダ11、シフトレ
ジスタ12、“1"検知回路13に出力するクロック発生回路
である。
記録媒体（不図示）に対する書き込みパルスｏを出力す
る16ビットのシフトレジスタ、16は、クロック信号ａを
発生してシフトレジスタ15に出力し、またその1/2分周
したクロック信号ｂを発生してエンコーダ11、シフトレ
ジスタ12、“1"検知回路13に出力するクロック発生回路
である。
次に、第３図及び第４図を参照して上記構成に係る実
施例の動作を説明する。
施例の動作を説明する。
第３図に示すように、８ビットのコードデータｃが入
力すると、エンコーダ11は、第３図のｄ〜ｌに示すよう
に各ビットをシフトして“1"検知回路13とROM14に出力
する。
力すると、エンコーダ11は、第３図のｄ〜ｌに示すよう
に各ビットをシフトして“1"検知回路13とROM14に出力
する。
“1"検知回路13は、シフトレジスタ12からのデータの
最終ビットｌに“1"がシフトされたことを検出すると、
ロードパルスｍを出力し、また、ROM14は、入力したデ
ータによりDCフリー化コードｎが読み出されてシフトレ
ジスタ15にロードする。
最終ビットｌに“1"がシフトされたことを検出すると、
ロードパルスｍを出力し、また、ROM14は、入力したデ
ータによりDCフリー化コードｎが読み出されてシフトレ
ジスタ15にロードする。
シフトレジスタ15は、クロック発生回路16からの２倍
周期のクロック信号ａによりDCフリー化コードｎをシフ
トし、第３図に示すようにRLLコードのランレングスの
２分の１の時間幅、すなわちパルス占有率が50％のパル
スｏを出力する。
周期のクロック信号ａによりDCフリー化コードｎをシフ
トし、第３図に示すようにRLLコードのランレングスの
２分の１の時間幅、すなわちパルス占有率が50％のパル
スｏを出力する。
このパルスｏは、不図示の光ピックアップの駆動回路
（不図示）に出力され、光ディスク等に書き込まれる。
（不図示）に出力され、光ディスク等に書き込まれる。
第４図（ｃ）は、上記装置による書き込みパルスを示
し、RLLコードのランレングスRLMの２分の１の時間幅
（RLM/2）のパルスとなる。
し、RLLコードのランレングスRLMの２分の１の時間幅
（RLM/2）のパルスとなる。
第４図（ｅ）は、上記パルスにより書き込まれたデー
タを光ピックアップにより読み取り、交流増幅した信号
の波形を示し、波形のパルス占有率が50％であるので直
流成分や交流成分を含まない。
タを光ピックアップにより読み取り、交流増幅した信号
の波形を示し、波形のパルス占有率が50％であるので直
流成分や交流成分を含まない。
したがって、読み取り回路は、第４図（ｄ）の１点鎖
線で示すように２値化レベルを変動する必要がなくなる
ために、簡単な構成で正確に読み取ることができ、また
読み取りパルスの非対称なジッタが発生しても読み取り
エラーが発生しない。更に、このDCフリー化コードｎを
RLLコードに逆変換することも容易である。
線で示すように２値化レベルを変動する必要がなくなる
ために、簡単な構成で正確に読み取ることができ、また
読み取りパルスの非対称なジッタが発生しても読み取り
エラーが発生しない。更に、このDCフリー化コードｎを
RLLコードに逆変換することも容易である。
発明の効果 以上説明したように、本発明は、ランレングスが制限
された符号をランレングスの２分の１の時間幅のパルス
（「ハイ」レベルと「ロー」レベルとを同一時間幅とす
るパルス）に変換して記憶媒体に書き込むようにしたの
で、記憶媒体のデータの読み取り信号がパルス占有率が
50％となり、したがって、読み取り回路を簡単に構成す
ることができ、また読み取りエラーを防止することがで
きる。
された符号をランレングスの２分の１の時間幅のパルス
（「ハイ」レベルと「ロー」レベルとを同一時間幅とす
るパルス）に変換して記憶媒体に書き込むようにしたの
で、記憶媒体のデータの読み取り信号がパルス占有率が
50％となり、したがって、読み取り回路を簡単に構成す
ることができ、また読み取りエラーを防止することがで
きる。
第１図は、本発明に係るデータ書き込み装置の一実施例
を示すブロック図、第２図は、第１図のROMの記憶内容
説明図、第３図は、第１図のデータ書き込み装置の動作
説明図、第４図は、第１図のデータ書き込み装置の主要
信号及び従来例のデータ書き込み装置の主要信号のタイ
ミングチャートである。 11……エンコーダ、12、15……シフトレジスタ、13……
“1"検知回路、14……ROM（リードオンリメモリ）、16
……クロック発生回路。
を示すブロック図、第２図は、第１図のROMの記憶内容
説明図、第３図は、第１図のデータ書き込み装置の動作
説明図、第４図は、第１図のデータ書き込み装置の主要
信号及び従来例のデータ書き込み装置の主要信号のタイ
ミングチャートである。 11……エンコーダ、12、15……シフトレジスタ、13……
“1"検知回路、14……ROM（リードオンリメモリ）、16
……クロック発生回路。
Claims (1)
- 【請求項１】記録媒体にデータを書き込むためのエッジ
記録方式を用いたデータ書き込み装置において、ランレ
ングスが制限された符号を「ハイ」レベルと「ロー」レ
ベルとを同一時間幅とするパルスに変換する手段と、前
記パルスを前記記録媒体に書き込む手段とを有するデー
タ書き込み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077840A JP2553730B2 (ja) | 1990-03-27 | 1990-03-27 | データ書き込み装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077840A JP2553730B2 (ja) | 1990-03-27 | 1990-03-27 | データ書き込み装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03276472A JPH03276472A (ja) | 1991-12-06 |
| JP2553730B2 true JP2553730B2 (ja) | 1996-11-13 |
Family
ID=13645248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2077840A Expired - Lifetime JP2553730B2 (ja) | 1990-03-27 | 1990-03-27 | データ書き込み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553730B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9803325B2 (en) | 2009-03-25 | 2017-10-31 | Wirtgen Gmbh | Ejector unit for a road milling machine or the like |
-
1990
- 1990-03-27 JP JP2077840A patent/JP2553730B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9803325B2 (en) | 2009-03-25 | 2017-10-31 | Wirtgen Gmbh | Ejector unit for a road milling machine or the like |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03276472A (ja) | 1991-12-06 |
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