JPH03276472A - データ書き込み装置 - Google Patents
データ書き込み装置Info
- Publication number
- JPH03276472A JPH03276472A JP7784090A JP7784090A JPH03276472A JP H03276472 A JPH03276472 A JP H03276472A JP 7784090 A JP7784090 A JP 7784090A JP 7784090 A JP7784090 A JP 7784090A JP H03276472 A JPH03276472 A JP H03276472A
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- Japan
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- pulse
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- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、光ディスク等の記憶媒体にデータを書き込む
だめのデータ書き込み装置に関する。
だめのデータ書き込み装置に関する。
従来の技術
従来、この種のデータ書き込み装置は、第４図（ａ）に
示すようなランレングスが制限された符号（ＲＬＬコー
ド）を記憶媒体に書き込む場合、第４図（ｂ）に示すよ
うに、書き込みパルスの立上がシエソジと立下がりエツ
ジの両エツジ又は立上がりエツジ等の書き込みパルスの
一方のエツジでデータを書き込むように構成されている
。
示すようなランレングスが制限された符号（ＲＬＬコー
ド）を記憶媒体に書き込む場合、第４図（ｂ）に示すよ
うに、書き込みパルスの立上がシエソジと立下がりエツ
ジの両エツジ又は立上がりエツジ等の書き込みパルスの
一方のエツジでデータを書き込むように構成されている
。
発明が解決しようとする課題
しかしながら、上記前者の書き込みパルスの両エツジに
よりデータを書き込む装置では、記憶密度を高くするこ
とができるが、読み取りパルスの立上がりエツジと立下
がりエツジが非対称である場合には読み取９信号のジッ
タが発生し、したがって、読み取りエラーが発生すると
いう問題点がある。
よりデータを書き込む装置では、記憶密度を高くするこ
とができるが、読み取りパルスの立上がりエツジと立下
がりエツジが非対称である場合には読み取９信号のジッ
タが発生し、したがって、読み取りエラーが発生すると
いう問題点がある。
また、両方法の装置共、第４図（ｄ）に示すように交流
増幅後の読み取シ信号のパルスの粗密が不均衡となって
、読み取り信号が直流成分や低周波成分を含み、１点鎖
線で示すようにレベルが変動する。
増幅後の読み取シ信号のパルスの粗密が不均衡となって
、読み取り信号が直流成分や低周波成分を含み、１点鎖
線で示すようにレベルが変動する。
したがって、この信号を２値化する際には、２値化後の
ジッタ発生を防止するために、２値化レベルを読み取り
信号の振幅中心に維持する必要があり、読み取９回路が
複雑になるという問題点がある０ 本発明は、上記従来例の問題点に鑑み、読み取り回路を
簡単に構成することができ、また読み取リエラーを防止
することができるデータ書き込み装置を提供することを
目的とする。
ジッタ発生を防止するために、２値化レベルを読み取り
信号の振幅中心に維持する必要があり、読み取９回路が
複雑になるという問題点がある０ 本発明は、上記従来例の問題点に鑑み、読み取り回路を
簡単に構成することができ、また読み取リエラーを防止
することができるデータ書き込み装置を提供することを
目的とする。
課題を解決するだめの手段
本発明は上記問題点を解決するために、ランレングスが
制限された符号をランレングスの２分の１の時間幅のパ
ルスに変換して記憶媒体に書き込むようにしたことを特
徴とする。
制限された符号をランレングスの２分の１の時間幅のパ
ルスに変換して記憶媒体に書き込むようにしたことを特
徴とする。
作 用
本発明は上記構成により、記憶媒体のデータの読み取シ
信号がパルス占有率が５０％となるために、読み取り信
号が直流成分や低周波成分を含まなくなり、したがって
、読み取り回路を簡単に構成することができ、また読み
取シェラ−を防止することができる。
信号がパルス占有率が５０％となるために、読み取り信
号が直流成分や低周波成分を含まなくなり、したがって
、読み取り回路を簡単に構成することができ、また読み
取シェラ−を防止することができる。
実施例
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るデータ書き込み装置の一実施例を示す
ブロック図、第２図は、第１図のＲＯＭの記憶内容説明
図、第３図は、第１図のデータ書き込み装置の動作説明
図、第４図は、第１図のデータ書き込み装置の主要信号
及び従来例のデータ書き込み装置の主要信号のタイミン
グチャートである。
は、本発明に係るデータ書き込み装置の一実施例を示す
ブロック図、第２図は、第１図のＲＯＭの記憶内容説明
図、第３図は、第１図のデータ書き込み装置の動作説明
図、第４図は、第１図のデータ書き込み装置の主要信号
及び従来例のデータ書き込み装置の主要信号のタイミン
グチャートである。
第１図において、１１は、８ビツトのコードデータを（
２，７）ＲＬＬコード（ランレングスが制限された符号
）のシリアルデータＣに変換するエンコーダ、１２ハ、
エンコーダ１２からのシリアルデータＣをシフトして信
号ｄ−１を出力する９ビツトのシフトレジスタ、Ｉ３は
、シフトレジスタ１２からのデータの最終ピッ）Ｊの１
”を検出したときにロードパルスｍを出力する”１”検
知回路である。
２，７）ＲＬＬコード（ランレングスが制限された符号
）のシリアルデータＣに変換するエンコーダ、１２ハ、
エンコーダ１２からのシリアルデータＣをシフトして信
号ｄ−１を出力する９ビツトのシフトレジスタ、Ｉ３は
、シフトレジスタ１２からのデータの最終ピッ）Ｊの１
”を検出したときにロードパルスｍを出力する”１”検
知回路である。
１４は、第２図に示すように（２，７）ＲＬＬコードを
１６ ビットのＤＣフリー化コードに変換するだめのデ
ータが格納されたＲＯＭ （！Ｊ−ドオンリメモリ）で
あり、ＲＬＬコード（１，００１） とＤＣフリー化
コード（１１１０００）、ＲＬＬコード（１０００１）
とＤＣフリー化コード（１１１１００００）等のように
、ＲＬＬコードＣとそのランレングスの２分の１の時間
幅のパルスに対応するＤＣフリー化コードｎが対応して
格納されている。
１６ ビットのＤＣフリー化コードに変換するだめのデ
ータが格納されたＲＯＭ （！Ｊ−ドオンリメモリ）で
あり、ＲＬＬコード（１，００１） とＤＣフリー化
コード（１１１０００）、ＲＬＬコード（１０００１）
とＤＣフリー化コード（１１１１００００）等のように
、ＲＬＬコードＣとそのランレングスの２分の１の時間
幅のパルスに対応するＤＣフリー化コードｎが対応して
格納されている。
１５は、ＲＯＭ１４からのＤＣフリー化コードｎをシフ
トし、記憶媒体（不図示）に対する書き込みパルス０を
出力する１６ ピントのシフトレジスタ、１６は、クロ
ック信号ａを発生してシフトレジスタ１５に出力し、ま
たその１／２分周したクロック信号すを発生してエンコ
ーダ１１、シフトレジスタ１２、”１”検知回路１３に
出力するクロック発生回路である。
トし、記憶媒体（不図示）に対する書き込みパルス０を
出力する１６ ピントのシフトレジスタ、１６は、クロ
ック信号ａを発生してシフトレジスタ１５に出力し、ま
たその１／２分周したクロック信号すを発生してエンコ
ーダ１１、シフトレジスタ１２、”１”検知回路１３に
出力するクロック発生回路である。
次に、第３図及び第４図を参照して上記構成に係る実施
例の動作を説明する。
例の動作を説明する。
第３図に示すように、８ビツトのコードデータＣが入力
すると、エンコーダ１１は、第３図のｄ〜ｌに示すよう
に各ビットをシフトして１”検知回路１３ とＲＯＭ１
４に出力する。
すると、エンコーダ１１は、第３図のｄ〜ｌに示すよう
に各ビットをシフトして１”検知回路１３ とＲＯＭ１
４に出力する。
１”検知回路１３は、シフトレジスタ１２からのデータ
の最終ビット／に１″がシフトされたことを検出すると
、ロードパルスｍを出力し、また、ＲＯＭ１４は、入力
したデータによりＤＣフリー化コードｎが読み出されて
シフトレジスタ１５ にロードする。
の最終ビット／に１″がシフトされたことを検出すると
、ロードパルスｍを出力し、また、ＲＯＭ１４は、入力
したデータによりＤＣフリー化コードｎが読み出されて
シフトレジスタ１５ にロードする。
シフトレジスタ１５は、クロック発生回路１６からの２
倍周期のクロック信号ａによりＤＣフリー化コードｎを
シフトし、第３図に示すようにＲＬＬコードのランレン
グスの２分の１の時間幅、すなわちパルス占有率が５０
チのパルスＯを出力する。
倍周期のクロック信号ａによりＤＣフリー化コードｎを
シフトし、第３図に示すようにＲＬＬコードのランレン
グスの２分の１の時間幅、すなわちパルス占有率が５０
チのパルスＯを出力する。
このパルス０は、不図示の光ピツクアップの駆動回路（
不図示）に出力され、光ディスク等に書き込まれる。
不図示）に出力され、光ディスク等に書き込まれる。
第４図（Ｃ）は、上記装置による書き込みパルスを示し
、ＲＬＬコードのランレングスＲＬＭの２分の１の時間
幅（ＲＬＭ ／２ ）のパルスとなる。
、ＲＬＬコードのランレングスＲＬＭの２分の１の時間
幅（ＲＬＭ ／２ ）のパルスとなる。
第４図（ｅ）は、上記パルスにより書き込まれたデータ
を光ピンクアップにより読み取り、交流増幅した信号の
波形を示し、波形のパルス占有率が５０チであるので直
流成分や交流成分を含まない。
を光ピンクアップにより読み取り、交流増幅した信号の
波形を示し、波形のパルス占有率が５０チであるので直
流成分や交流成分を含まない。
したがって、読み取り回路は、第４図（ｄ）の１点鎖線
で示すように２値化レベルを変動する必要がなくなるた
めに、簡単な構成で正確に読み取る４ ことができ、また読み取りパルスの非対称なジッタが発
生しても読み取シェラ−が発生しない。更に、このＤＣ
フリー化コードｎをＲＬＬコードに逆変換することも容
易である。
で示すように２値化レベルを変動する必要がなくなるた
めに、簡単な構成で正確に読み取る４ ことができ、また読み取りパルスの非対称なジッタが発
生しても読み取シェラ−が発生しない。更に、このＤＣ
フリー化コードｎをＲＬＬコードに逆変換することも容
易である。
発明の詳細
な説明したように、本発明は、ランレングスが制限され
た符号をランレングスの２分の１の時間幅のパルスに変
換して記憶媒体に書き込むようにしたので、記憶媒体の
データの読み取り信号がパルス占有率が５０％となり、
したがって、読み取り回路を簡単に構成することができ
、また読み取りエラーを防止することができる。
た符号をランレングスの２分の１の時間幅のパルスに変
換して記憶媒体に書き込むようにしたので、記憶媒体の
データの読み取り信号がパルス占有率が５０％となり、
したがって、読み取り回路を簡単に構成することができ
、また読み取りエラーを防止することができる。
第１図は、本発明に係るデータ書き込み装置の一実施例
を示すブロック図、第２図は、第１図のＲＯＭの記憶内
容説明図、第３図は、第１図のデータ書き込み装置の動
作説明図、第４図は、第１図のデータ書き込み装置の主
要信号及び従来例のデータ書き込み装置の主要信号のタ
イミングチャートである。 １】 ・・エンコーダ、１２．１５・・・シフトレジス
タ、１３・ ”］”検知回路、１４・・・Ｒ，ＯＭ （
リードオンリメモリ）、１６・・・クロック発生回路。
を示すブロック図、第２図は、第１図のＲＯＭの記憶内
容説明図、第３図は、第１図のデータ書き込み装置の動
作説明図、第４図は、第１図のデータ書き込み装置の主
要信号及び従来例のデータ書き込み装置の主要信号のタ
イミングチャートである。 １】 ・・エンコーダ、１２．１５・・・シフトレジス
タ、１３・ ”］”検知回路、１４・・・Ｒ，ＯＭ （
リードオンリメモリ）、１６・・・クロック発生回路。
Claims (1)
- ランレングスが制限された符号をランレングスの２分の
１の時間幅のパルスに変換する手段と、前記パルスを記
憶媒体に書き込む手段とを有するデータ書き込み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077840A JP2553730B2 (ja) | 1990-03-27 | 1990-03-27 | データ書き込み装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077840A JP2553730B2 (ja) | 1990-03-27 | 1990-03-27 | データ書き込み装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03276472A true JPH03276472A (ja) | 1991-12-06 |
| JP2553730B2 JP2553730B2 (ja) | 1996-11-13 |
Family
ID=13645248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2077840A Expired - Lifetime JP2553730B2 (ja) | 1990-03-27 | 1990-03-27 | データ書き込み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553730B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8469456B2 (en) | 2009-03-25 | 2013-06-25 | Wirtgen Gmbh | Ejector unit for a road milling machine or the like |
-
1990
- 1990-03-27 JP JP2077840A patent/JP2553730B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2553730B2 (ja) | 1996-11-13 |
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