KR0171907B1

KR0171907B1 - Dat시스템에 있어서 데이타 재생회로

Info

Publication number: KR0171907B1
Application number: KR1019920012734A
Authority: KR
Inventors: 박판기
Original assignee: 강진구; 삼성전자주식회사
Priority date: 1992-07-16
Filing date: 1992-07-16
Publication date: 1999-03-30
Also published as: KR940002693A

Abstract

DAT시스템의 데이터 재생회로에 있어, 순수 DAT에 필요한 데이터만을 보관하기 위한 메모리부와, 시스템콘트롤러인 마이콤과, 상기 마이콤으로 부터 발생된 어드레스 데이터를 받아 기본 어드레스 값으로 저장기에 저정한다.

DAT테이프에서 출력되는 직렬 데이터단의 입력을 비트클럭단의 신호에 의해 고속신호 처리를 위해 병렬 데이터로 변환하고, 상기 비트클럭단의 신호와 프레임 동기신호단의 신호에 의해 제1-3래치 제어신호 및 헤드구간 제어신호를 발생하며, 상기의 제1,2래치신호를 이용하여 상기 변환기로 부터 입력되는 헤드 데이터에 있는 프레임 번호를 검출하여 EF신호에 의해 에러가 없는 하나의 프레임 번호를 검출하여 출력시킨다.

상기에서 출력된 프레임 번호로 부터 오프셀값을 디코딩하고, 상기 디코더의 오프셀 값을 상기 제어부의 로드 오프신호로 로드시켜 오프셀 어드레스 신호를 발생하며,상기 카운터의 오프셀 어드레스와 저장기의 베이스 어드레스를 합하여 상기 메모리부의 실제 어드레스를 출력한다.

상기 제3래치신호에 의해 상기 가산기의 출력 어드레스 신호를 래치하여 상기 하위 어드레스 신호로 구분시켜 출력하고, 상기 비트클럭단의 신호와 제어부의 헤드 구간 제어신호에 의해 상기 카운터의 카운팅 제어신호 및 메모리부(109)의 라이트 인에이블() 및 로우 칼럼어드레스 스트로브(

Description

DAT시스템에 있어서 데이터 재생회로

제1도는 본 발명에 따른 회로도.

제2도는 본 발명에 따른 타이밍도.

본 발명은 DAT시스템에 있어서 데이터 재생회로에 관한 것으로, 특히 DDS포멧상의 서브-데이타를 이용하여 순수 데이터만을 버퍼상에 기록한 후 신호처리를 용이하게 할 수 있는 회로에 관한 것이다.

DAT를 이용한 테이프 드라이버의 포맷인 DDS에서는 호스트컴퓨터에서 DAT드라이버로 데이터를 기록시에 신뢰성 확보를 위한 별도의 서브 데이터를 기록하게 된다. 그리고 데이터들을 재생하여 호스트 컴퓨터로 전달할 때에는 상기 서브데이타를 제외한 순수 데이터만을 전달하도록 해야한다.

그러나 상기 데이터 전달에 있어 고속처리가 요구된다.

따라서 본 발명의 목적은 DDS포맷상의 서브데이타를 제외한 순수 데이터만을 버퍼상에 기록하되 같은 데이터를 2회이상 기록하면서도 버퍼상에는 에러가 없는 하나의 데이터를 기록하여 처리를 단순화시키고 시스템의 제어부담을 줄일 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 회로도로서,

순수 DAT에 필요한 데이터만을 보관하기 위한 메모리부(109)와,

시스템콘트롤러인 마이콤(101)과,

상기 마이콤(101)으로 부터 발생된 어드레스 데이터를 받아 기본 어드레스 값으로 저장하는 저장기(102)와,

DAT테이프에서 출력되는 직렬 데이터단(Sout)의 입력을 비트클럭단(Bck)의 신호에 의해 고속신호 처리를 위해 병렬 데이터로 변환하는 변환기(112)와,

상기 비트클럭단(Bck)의 신호와 프레임 동기신호단(FR)의 신호에 의해 제1-3래치 제어신호(L1-L3) 및 헤드구간 제어신호(Hd)를 발생하는 제어부(110)와,

상기 제어부(110)의 제1,2래치신호(L1,L2)를 이용하여 상기 변환기(112)로 부터 입력되는 헤드 데이터에 있는 프레임 번호를 검출하여 EF신호에 의해 에러가 없는 하나의 프레임 번호를 검출하여 출력시키는 검출기(103)와,

상기 검출기(103)에서 출력된 프레임 번호로 부터 오프셀값을 디코딩하는 디코더(105)와,

상기 디코더(105)의 오프셀 값을 상기 제어부(110)의 로드 오프신호로 로드시켜 오프셀 어드레스 신호를 발생하는 카운터(106)와,

상기 카운터(106)의 오프셀 어드레스와 저장기(102)의 베이스 어드레스를 합하여 상기 메모리부(109)의 실제 어드레스를 출력하는 가산기(104)와,

상기 제어부(110)의 상기 제3래치신호(L3)에 의해 상기 가산기(104)의 출력 어드레스 신호를 래치하여 상기 하위 어드레스 신호로 구분시켜 출력 하는 래치회로(107)와,

상기 비트클럭단(Bck)의 신호와 제어부(110)의 헤드 구간 제어신호(Hd)에 의해 상기 카운터(106)의 카운팅 제어신호 및 메모리부(109)의 라이트 인에이블() 및 로우 칼럼어드레스 스트로브()신호를 발생 하여 상기 메모리부(109)로 데이터 입출력을 제어하는 메모리 제어부(113)와,

상기 메모리 제어부(113)의 출력 제어신호에 의해 상기 래치회로(107)에서 래치되는 어드레스 신호를 상,하위 어드레스신호(UPA,LOA)로 구분하여 선택한 후 상기 메모리부(109)의 어드레스 신호(A0-A7)로 제공하는 멀티플렉서(108)로 구성된다.

제2도는 본 발명에 따른 제1도의 동작 타이밍도로서,

(2a)는 프레임 동기단(FR)의 프레임 동기 파형이고,

(2b)는 프레임 신호이며,

(2c)는 프레임 번호 카운팅 신호이고,

(2d)는 프레임 데이터 파형이며,

(2e)는 제어부(110)에서 발생되는 헤드구간제어신호(Hd)파형이고,

(2f)-(2g)는 제1-2래치신호(L1-L2)파형이며,

(2h)는 제어부(110)의 출력 로드오프(L0)신호이고,

(2j)는 디코더(105)의 오프셀 데이터예이며,

(2k)는 제어부(110)의 제3래치신호(L3)파형이고,

(21)는 메모리 제어부(113)의 멀티플렉서(108)의 선택단(SEL)의 제어신호 파형이며,

(2m)은 메모리 제어부(113)의,의 어드레스 데이터 예이며,

(2n)은신호 예이고,

(2o)는신호예이며,

(2p)는 라이트 인에이블신호()예이다.

따라서 본 발명의 구체적 일실시예를 제1,2도를 참조하여 상세히 설명하면,

DDS포멧에서 데이터의 기본구성은 프레임으로 관리되는데 한 프레임당 64비트의 서브-데이타인 헤더 데이터(Header data)가 존재한다. 상기 헤더 데이터는 DDS포멧여부를 나타내고 논리적인 프레임번호를 나타내는데 프레임당 2번씩 기록토록 되어 있다. 본 발명은 상기 헤더 데이터를 이용하여 메모리부(109)에 순수데이타만을 기록하기 위한 것이다.

이를 위해 제1도에서 저장기(102)는 시스템콘트롤러인 마이콤(101)으로부터 데이터가 저장될 메모리부(109)상의 기준어드레스를 받아서 저장하고 있다. 여기서 메모리부(109)의 어드레스는 상기 기준어드레스와 가산기(104)에서 순차적으로 카운터(106)에서 증가하는 오프셀의 합으로 구성되는데 기준 어드레스는 일정 데이터 그룹의 기준이 되는 어드레스가 된다. 제1도의 변환기(112)는 DAT테이프에서 재생되어 출력되는 직렬 데이터단(Sout)의 데이터를 고 속의 신호처리를 위하여 병렬 데이터로 변환시켜 주는 장치로, 상기 직렬 데이터단은 비트클럭단(Bck)신호의 폴링에지(falling edge)에 동기되어 입력되는 신호이다. 또 상기 변환기(112)의 출력인 병렬 데이터는 메모리부(109)의 데이터 입력이 된다.

제1도의 검출기(103)는 상기 헤드 데이터에 있는 로직칼 프레임 번호를 검출하는 장치로써 제2도(2e)에서와 같이 하나의 헤더에는 2개의 프레임 번호가 있으므로 (2f), (2g)와 같이 제어부(110)에서 발생되는 제1,2래치신호(L1,L2)를 이용하여 각각의 프레임 번호를 검출한 후 에러가 없는 하나의 프레임 번호를 검출하여 출력시킨다.

상기 검출기(103)의 입력인 EF신호단(EF)의 입력신호는 병렬 데이터에 에러가 있는지를 나타내는 신호로 데이터의 신뢰성 여부를 나타낸다. 상기 검출기(103)에서 검출된 프레임 신호를 받은 디코더(105)는 상기 검출기(103)의 출력인 (2d)와 같이 프레임 번호로 부터 오프셀값을 디코딩해내는 장치로 한 프레임의 순수 데이터가 5756바이트이므로(2d)의 각 프레임 번호에 대한 오프셀값은 다음과 같은 ①식이 성립된다.

오프셀 값=(프레임 번호-1)×5756 .....①

상기 디코더(105)에 디코딩된 프레임 번호는 카운터(106)로 입력되며 카운터(106)는 상기의 오프셀 값을 제어부(110)에서 발생된 제2도의 (2h)와 같이 로드오프신호로 로드한 후 메모리부(109)에 데이터를 기록하는 타이밍에 맞추어 오프셀값을 하나씩 증가시켜 오프셀 어드레스를 출력시킨다.

상기 카운터(106)의 발생 오프셀 어드레스의 타이밍은 제2도(2n) 와 같이 메모리 제어부(113)의 RAS신호에 의해 순차적으로 증가하는데, (2n)의 RAS신호는 메모리부(109)의 제어신호로 한 바이트의 데이터를 기록할 때마다 발생하는 신호이다.

상기 저장기(102)와 카운터(106)의 출력은 가산기(104)에 입력되는데, 가산기(104)에서는 상기의 오프셀 어드레스와 상기 기준 어드레스를 합하여 메모리부(109)상의 실제 어드레스를 생성하여 래치회로(107)에 입력시킨다.

상기 래치회로(107)는 상기 가산기(104)의 출력이 안정된 시점에서 제2도(2k)에서와 같은 제어부(110)의 제3래치신호(L3)신호를 이용하여 가산기(104)의 출력을 래치한 후 멀티플렉서(108)에 입력한다.

상기 멀티플렉서(108)는 (21)와 같이 메모리 제어부(113)의 출력에 의해 래치회로(107)의 출력 어드레스신호를 상위 어드레스와 하위 어드레스로 나누어 하나의 어드레스를 선택하여 메모리부(109)로 입력된다.

제2도(2n)에서와 같이 버퍼부(109)의 제어신호인 RAS가 액티브될 때는 상위어드레스인 로우어드레스(RAW address)를, CAS신호가 액티브될 때는 하위 어드레스인 칼럼어드레스(column address)를 선택신호인 (21)와 같은 신호에 의해 선택하여 인가된다.

상기 메모리 제어부(113)는 제어부(110)의 헤드 구간신호(2e)비트신호로 상기 멀티플렉서(108)의 데이터 선택신호인(21)의 신호와 메모리부(109)의 제어에 필요한 신호를 제2도의 (2n,2p,2o)와 같이 만들어내어 메모리부(109)에 데이터를 기록하도록 제어한다.

상기의 제어부(110)는 시스템에서 사용되는 제어신호를 만들어내는데, 특히 프레임의 처음 4바이트인 헤드 데이터의 구간신호(2e)를 생성하도록 되어 있다.

상술한 바와 같이 데이터의 고속 전달을 위하여 버퍼 메모리에 데이터를 기록한 후에 호스트 컴퓨터로 데이터를 전달하는데 있어 DDS포멧의 선브 데이터를 제외한 순수 데이터만을 버퍼상에 기록하고, 같은 데이터가 2번이상 기록된 경우에도 버퍼상에는 에러가 없는 데이터 하나만을 기록하도록 하여 S/W(software)적인 부담을 최소한으로 하는 이점이 있다.

Claims

DAT시스템의 데이터 재생회로에 있어서, 순수 DAT에 필요한 데이터만을 보관하기 위한 메모리부(109)와, 시스템콘트롤러인 마이콤(101)과, 상기 마이콤(101)으로 부터 발생된 어드레스 데이터를 받아 기본 어드레스 값으로 저장하는 저장기(102)와, DAT테이프에서 출력되는 직렬 데이터단(Sout)의 입력을 비트클럭단(Bck)의 신호에 의해 고속신호 처리를 위해 병렬 데이터로 변환하는 변환기(112)와, 상기 비트클럭단(Bck)의 신호와 프레임 동기신호단(FR)의 신호에 의해 제1-3래치 제어신호(L1-L3) 및 헤드구간 제어신호(Hd)를 발생하는 제어부(110)와, 상기 제어부(110)의 제1,2래치신호(L1,L2)를 이용하여 상기 변환기(112)로 부터 입력되는 헤드 데이터에 있는 프레임 번호를 검출하여 EF신호에 의해 에러가 없는 하나의 프레임 번호를 검출하여 출력시키는 검출기(103)와, 상기 검출기(103)에서 출력된 프레임 번호로 부터 오프셀값을 디코딩 하는 디코더(105)와, 상기 디코더(105)의 오프셀 값을 상기 제어부(110)의 로드 오프신호로 로드시켜 오프셀 어드레스 신호를 발생하는 카운터(106)와, 상기 카운터(106)의 오프셀 어드레스와 저장기(102)의 베이스 어드레스를 합하여 상기 메모리부(109)의 실제 어드레스를 출력하는 가산기(104)와, 상기 제어부(110)의 상기 제3래치신호(L3)에 의해 상기 가산기(104)의 출력 어드레스 신호를 래치하여 상기 하위 어드레스 신호로 구분시켜 출력하는 래치회로(107)와, 상기 비트클럭단(Bck)의 신호와 제어부(110)의 헤드 구간 제어신호(Hd)에 의해 상기 카운터(106)의 카운팅 제어신호 및 메모리부(109)의 라이트 인에이블()및 로우 칼럼어드레스 스트로브()신호를 발생하여 상기 메모리부(109)로 데이터 입출력을 제어하는 메모리 제어부(113)와, 상기 메모리 제어부(113)의 출력 제어신호에 의해 상기 래치회로(107)에서 래치되는 어드레스 신호를 상,하위 어드레스신호(UAP,LOA)로 구분하여 선택한 후 상기 메모리부(109)의 어드레스 신호(A9-A7)로 제공하는 멀티플렉서(108)로 구성됨을 특징으로 하는 DAT시스템에 있어서 데이터 재생 회로.