經濟部智慧財產局員工消費合作社印製 41 990 7， A7 ____B7 五、發明說明（1 ) [發明所屬的技術領域] 本發明為㈣於自碟Μ㈣讀出數位數據實施錯誤瑪 修正處理的錯誤碼修正裝置。 [習用的技術] 於數位音頻所用CD做為數位數據之讀出專用記憶體 (ROM)活用之CD-ROM系統中，為提高自碟片讀出數據 的信賴性’對讀出數位數據實施雙重的錯誤電碼修正處 理。上述修正處理係於與音頻系統共通的數位訊號處理部 實行第1次，然後·.，在為CD-ROM系統專用而設置的 CD-ROM解碼器實行第2次。 第5圖為表示CD-ROM系統的構成方塊圖，第6圖 係於該系統_各部所處理的數據構成圖β 拾訊（pickup)部1接受照射於碟片2之反射光，將光 的強弱變換為電壓值輸出。拾訊部控制部3係為使拾訊部 1能以正確順序讀出記憶在碟片2的數據而控制CD拾訊 部〗對碟片2的讀出位置。碟片2於再生時，為要保持被 拾訊部1讀取之轨道線速度於定值，配合由拾訊控制部3 對拾訊部1之位置控制，以進行使碟片2以預定速度旋轉 驅動的伺服控制（CLV控制）。或為進行碟片2之旋轉角速 度保持於固定值之伺服控制（CAV控制）。 類tb訊號處理部4係由拾訊部1輸出之電壓值讀取其 變化，以產生588位元為1框式（frame)之EFM(Eight to Fourteen Modulation)訊號。該EFM訊號係如第6圖所示β 以各框式開始部份的24位元分配為同步訊號，其後以間 — I — I f I — II---— I - I I I--^--« I I I I I--- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 310671 經濟部智慧財產局員工消費合作社印製 ^19907 w A7 _B7__ 五、發明說明（2 ) 隔3位元之連接位元及14位元的數據位元重複分配。數 位訊號處理部5係對由類比訊號處理部4輸入的EFM訊 號，進行EFM解調（demodulation)而將14位元變換為8 位元。於上述EFM解調時，由接於同步訊號之最初數據 位元產生8位元的副瑪數據（sub code data)，而由其剩餘 的32個數據位元產生32位元組的符號數據（Symbole data)。然後，對32位元組的符號數據實施CIRC(Cross-Interleave Reed-Solomon Code)解瑪（decording)，以形成 1 框式由24位元組構成的CD-ROM數據》而由CIRC解碼， 完成最初的錯誤電碼修正處理。 上述CD-ROM數據係以24位元組X98框式合計2352 位元組為1區段（block)處理。對該1區段數據，通常（模 式1)係如第7圖所示，分別分配為同步訊號[12位元組]， 標題[4位元組]，使用者數據[2048位元組]，錯誤檢測碼 EDC(Error Detection Code)[4位元組]及錯誤校正碼 ECC(Error Correction Code)[276 位元組]。又於上述 CD- ROM數據的1區段數據中，係對除去同步訊號12位元組 以外的2340位元組施以伴（鎖）碼（scramble)處理，於再生 時，再施以解鎖（伴）（descramble)處理，以還元為原來狀 態。 CD-ROM解碼器ό係，對由數位訊號處理部5輸入 的CD-ROM數據’依錯誤校正瑪（ECC)及錯誤檢測碼（EDC) 施以錯誤碼校正處理及檢測處理後，將處理後的CD-ROM 數據輸至主電腦。於CD-ROM解碼器6中之處理，通常 -----^----_--- -裝--------訂---------線 (請先閱讀背面之注t事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公f ) 2 310671 9 90 7 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3 ) 係於以ECC校正數據錯誤磁銘 ,T7 傳箱决碼後，由EDC確認錯誤碼是否 已獲得正確校正β如仍有错担+
w另辉·茨碼存在時，有再度以ECC 實施錯誤碼校正，或以附加錯包油擁 . 八ΑΠΤ加錯誤旗標’以含有錯誤碼的狀 態將CD-ROM數據輸至主電觸。 缓衝RAM7連接於CD-ROM解碼器6，將由數位訊 號處理部5輸於CD-ROM解碼器6之CD_R〇M數據，以 每1區段單位，暫時予以記憶β而ECC及EDC係對每i 區段CD-ROM數據附加’因此於CD_R〇M解碼器6的處 理至少需要1區段分之CD-ROM數據》亦因此設置用以 s己憶其處理所需之1區段CD-ROM數據之緩衝RAM7。 控制微電腦8由内裝有記憶控制程式之記憶體，即所謂單 晶片微電腦所構成’係依控制程式，控制CD-ROM解瑪 器6動作。同時，由控制微電腦8,將自主電腦輸入之指 令數據或由數位訊號處理部5輪入之副碼數據，暫時記憶 於其内裝記憶體内。由此控制微電腦8可對應於主電腦的 指示’控制各部動作’由CD-ROM解碼器6將所望的 CD-ROM數據輪於主電腺。 類比處理部4，數位處理部5及CD-ROM解碼器6， 係與緩衝RAM7及控制微電腦8 —樣，分別由獨立的積 體電路構成。於構成積體電路時，為減少輸入/出插腳（pin) 數目以簡略積體電路周邊配線，於數位處理電路5及CD· ROM解碼器6 ’將CD-ROM數據構成為串列方式之輪入/ 出。例如，第8圖所示，同步於依EFM訊號產生之時脈 訊號CK，16位元之CD-ROM數據，自MSB至LSB止（或 — ΙΚΙΊΙ — 1— — ^--------- - · I II I-- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 3 310671 4 1 9 9 0 7.¾ A7 B7 五、發明說明（4) 由LSB至MSB)依序自數位訊號處理部5傳送於cd r〇m <請先閲讀背面之注意事項再填寫本頁) 解碼器6。此時’對應於各數據的段落’而反轉的通道識 別訊號LR則同步於CD_ROM數據傳送。然後，於cd r〇m 解碼器6 ’檢測通道識別訊號lr之上升與下降，檢測 CD-ROM數據之MSB或LSB位置’以使CD-ROM數據 之輸入為可能》 [發明所欲解決的課題] 碟片2的再生速度為高速化時，efm訊號的頻率增 高，.依該EFM訊號產生之時脈CK的頻率亦提高。將 CD-ROM數據由數位處理部5以串列傳送於cd_ROM解 瑪器6時，如時脈訊號CK的頻率增高，則容易受到電路 動作之遲延影響。亦即於時脈CK的頻率增高時，可由 CD-ROM數據與時脈CK間之少許時序偏差，構成無法 正確輸入數據而發生招致誤動作的問題。 本發明係以提供一種不使用高頻率時脈而能以高速傳 送CD-ROM數據之裝置為目的。
[解決課題的手段I 經濟部智慧財產局員工消費合作社印製 本發明係為解決上述課題而作，其特徵係將對串列輸 入之第1數位數據施予預定處理，且以適當位元數之第2 數位數據及同步於數據之輪出時序的通道識訊號予以並列 輸出之數位處理電路’以上述通道識別訊號的時序將上述 第2數位數據予以並聯閂鎖的閂鎖電路。由上述閂鏔電路 取進上述第2數位數據記憶於記憶體的輸入介面電路；對 於記憶於上述記憶體之’上述第2數位數據施以錯誤瑪校 本紙張尺度適用尹國國家標準（CNS)A4規格（210 X 297公釐） 4 310671 經濟部智慧財產局員工消費合作社印製 41 9 90 7 Ji A7 - - B7 五、發明說明（5) 2處理的錯誤校正電路，及讀出記憶於上述記憶體之上述 數位數據予以輪出之輸出介面電路等於草一的半導體 基板上形成為積體化者。 如依本發明，可由數位處理電路以並列取進數位數據 至輸入介面電路，因此可將多位元的數位數據於時脈之1 •期中傳X由於數位處理電路及輸入介面電路係與錯 誤碼校正電路及輸出介面電路共同積體化係於單一半導體 基板上成為共同積體，因此各電路間易以作成並列連接。 [發明的實施形態] 第1圖為表示本發明錯誤碼校正裝置的實施形態方塊 圖’第2圖為說明該動作的時序圖。 本發明的錯誤碼校正裝置1〇係由：數位處理電路Η，· 問鎖電路12;輸入介面電路13;錯誤修正/檢出電路14; 輸出介面電路15’及閂鎖時脈產生電路16構成。上述各 電路11至16係以積體化方式形成於單一半導體基板上， 且連接於積體化方式形成於另一半導體基板上之緩衝 RAM20及控制微電滕30。 數位處理電路11係相當於第5圖所示之CD-ROM系 統數位處理部5 ’對輸入之EFM訊號施予EFM解調，CIRC 解碼等處理以產生CD-ROM數據β同時依各處理的時序 產生表示切換CD-ROM數據之時序通道識別訊號LR。又 於數位處理電路Π對8位元符號數據分別實施獨立處理 後，整合為每兩個以16位元單位傳送。 閂鎖電路12連接於數位處理電路11’係將自數位處 . ； 裝--------訂---------線 {請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 « 297公釐） 5 310671 經濟部智慧財產局員工消費合作社印制^ 41 9907 A7 ___B7____ 五、發明說明（6 ) 理電路11輸入之CD-ROM數據回應於閂鎖訊號lh將其 閂鎖且保持一預定的期間。該閂鎖電路12係將16位元的 CD-ROM數據依問鎖訊號LH的每一周期並列問鎖。 輸入介面電路13連接於閂鎖電路12，將鎖電路12 保持之CD-ROM數據以區段早位傳送取入後寫入缓衝 RAM20。該輸入介面電路13含有與閂鎖電路I]並連之 FIFO式緩衝器，以將閂鎖電路12輸入之cd-Rom數據 暫時儲存後’以所望的時序寫入緩衝RAM20。又於輸入 介面電路1.3對輸入的CD-ROM數據實施解碼處理。亦即 於CD-ROM數據’為避免發生類似同步訊號的樣式 (pattern)，在1區段訊號中，對除12字元同步訊號以外 的2340字元施以鎖碼（scramble)處理，而於輸入介面電路 13之輸入階段對其實施復量化處理。 錯誤校正/檢測電路14’依含於CD-ROM數據之錯 誤校正符號（ECC)以1區段單位對記憶在緩衝RAM20之 CD-ROM數據的錯誤進行校正。於校正處理時，對其符 號錯誤處予以換寫為緩衝RAM20内的CD-ROM數據》 又’錯誤校正/檢測電路14係依含於CD-ROM數據之錯 誤檢測符號（EDC)檢測既實施校正處理之CD-ROM數據 的電碼錯誤。於該檢測處理中，雖檢測出符號錯誤亦不予 校正而於CD-ROM數據設錯誤旗標。該錯誤校正/檢測電 路14係與輸入介面電路13及輸出介面電路15 —起構成 CD-ROM解碼器19。 輸出介面電路15接於外部主電腦（未圖示），以回應 . r . I 1 ^--------^---------^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適財國國家標準（CNS)A4規格（21G X 297公爱） 6 310671 經濟部智慧財產局員工消費合作社印製 4 1 9 90 7 yt A7 ____B7______ 五、發明說明（7 ) 主電腦側之指示自緩衝RAM20讀出CD-ROM數據予以輸 出’於該輸出介面1 5係接受主電腦側的控制指令，以直 接或暫時儲存於緩衝RAM20後，再供於控制微電腦30。 閃鎖時脈產生電路16接受同步於EFM訊號的時脈CK 及數位處理電路11產生之通道識別訊號Lr，以產生具有 通道識別訊號LR之1/2周期將閂鎖時序設定在通道識別 訊號LR各變化點間之大約中間位置之閂鎖時脈[η。該 閂鎖時脈LH為係供於閂鎖電路1 2，以其下降時序設定 閂鎖電路12的閂鎖時序，同時經由反轉器I?供於輸入介 面電路13，以設定輸入介面電路丨3之緩衝時序。該緩衝 時序閂鎖係由設定閂鎖時脈LH之工作比（duty ^^0)為1/2 而設定於各問鎖時序令間。 緩衝RAM20與第5圖所示之緩衝相同，係連 接於輸入介面電路13’錯誤校正/檢測電路14及輪出介 面電路15。該緩衝RAM20具有能記憶適當區段數之cD_ ROM數據谷量，將由輸入介面電路13輸進之 數據保持預定期間。然後，於錯誤校正/檢測電路〗4之校 正結果，視需要將該撰寫一部分的CD_R〇M數據供於輸 出介面電路15。又，緩衝RAM2〇亦可連接數位處理電路 11，以作為暫時記憶數位處理電路u演算處理後所產生 的數據。再則緩衝RAM20亦可與錯誤校正裝置1〇在同 一半導體基板上形成積體化的單一晶片。 控制微電腦30係與第5圖所示之控制微電腦8相同， 依所定的控制程式，控制錯誤碼校正裝置1〇之各部動作。 本紙張尺度適用令國國家標準（CNS)A4規格（2】〇 x 297公g )-------- 7 310671 ----,---------裝--------訂---------線 (請先閱讀背面之注急事項再填寫本頁) 990 7 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（8) 該控制微電腦30除控制程式之外，亦可回應於由主電腦 側傳送的控制指令，以控制各部動作。 上述錯誤碼校正裝置10中，其數位處理電路n與輸 入介面電路13係介由閂鑌電路12,連接為能將數據並列 傳送的方式。因此，於數位處理電路u產生之CD R〇M 數據，係以1次的傳送動作能將全部傳送至輸入介面電路 13。此時，由數位處理電路n輸出之CDR〇M數據係於 通道識別訊號LR之各變化點中間閂鎖於閂鎖電路〗2，然 後’於各閂鎖時序的中間’輸於輸入介面電路13。因此， 於各時序發生稍微偏差時，亦不致於輸入錯誤數據。 第3圖為表示問鎖時脈產生電路16之一電路構成例 的電路圖’第4圖為說明其動作的時序圓。圖中，係表示 CD-ROM數據以16位元傳送的狀態。 閂鎖時脈產生電路16係由第1及第2正反器FF1、 FF2 ’反轉器IN ’排他邏輯和閘Εχ及計數器cn構成。 第1及第2正反器FFi、FF2係以串聯連接，且將時 脈訊號CK施加於各時序輸入τ。以此，將供於第1正反 器FF1之數據輸入D的通道識別訊號LR狀態依時脈CK 移位的2位元之移位暫存器予以構成β排他邏輯和閘ex, 係於輸入方連接第2正反器FF2之數據輸出Q，而將另 方介由反轉器IN接於通道識別訊號LR的輸入。計數器 CN係如3位元的二位計數器，於排他邏輯和閘ex之輸 出上升之重設時，使閂鎖時脈LH上升，又於時脈CK之 第8時脈計數時，使閂鎖時脈LH下降。 ----Λ-------— 裝·-------訂·--------線 <請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用_國國家標準（CNS)A4蜆格（210 x 297公爱） 8 310671 A7 41 9 907 ：<i 五、發明說明（9 其次參照第4圖說明電路動作。於此，係將各部電路 動作的遲延予以忽略。反轉器IN的輸出係表示通道識別 訊號LR予以反轉的波形，第2正反器FF2的輸出則表示 將通道識別訊號LR予以延遲基準時脈CK3/2周期的波 形。而排他邏輯和閘EX的輪出則於反轉器in之輸出與 第2正反器FF2之輸出上為一致期間顯示為高電位，又 於相異期間顯示低電位。因此’係表示於通道識別訊號Lr 之變化點下降，而於經過時脈CK之3/2周期時上升的波 形。於由該排他邏輯和閘ΕΧ的輸出而重設的計數器CN， 則與排他邏輯和閘ΕΧ之輸出上升時同時上升，於產生基 準時脈CK8周期後下降的閂鎖時脈LH。 如依上述閂鎖時脈產生電路16，係如第4圖所示， 具有通道識別訊號LR1/2之周期，可於通道識別訊號lr 各變化點中間設閂鎖時脈LH。 [發明的效果] 如依本發明，可將數位處理電路與CD-ROM解碼器 形成於單一半導體基板上以成積體化，因此能促成電路構 成之大幅簡略化，並可促成數位處理電路至CD-ROM解 碼器的數據傳送速度的高速化。又使閂鎖數據之問鎖時序 的設定容易，同時能不易受時脈參差的參差的影響而使電 路的動作安定。 又於傳送CD-ROM數據時不需高頻時脈，故可抑制 輻射雜訊，並可減低消費電力。 [圖面的簡單說明] 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） -----λ-----------------訂--------I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 310671 4 A7 -----------------B7______ 五、發明說明（i〇) -- 第1圈表示本發明錯誤碼校正类 w仅此衷罝貫施形態的方塊圈。 第2囷表示本發明錯誤碼校正裝置之動作時序圖。 第3圖表示閂鎖時脈產生電路之構成方塊圖。 第4圖表不閂鎖時脈產生電路之動作時序圖。 第5圖表示CD_R〇M系統之構成方塊圖。 第6圖表示由碟片讀出之數據格式， 經濟部智慧財產局貝工消費合作社印製 第7圖表示CD-ROM數據格式。 第8圖說明CD_R〇M數據傳送動作的時序圖。 [符號的說明] 1 拾訊部 2 碟片 3 拾訊部控制部 4 類比訊號處理部 5 數位訊號處理部 6 CD_ROM解碼器 7 緩衝RAM 8 控制微電腦 10 錯誤碼校正裝置 11 數位處理電路 12 閂鎖電路 13 輸入介面電路 14 錯誤校正/檢測電路 15 輸出介面電路 16 閂鎖時脈產生電路 19 CD-ROM解碼器 20 緩衝RAM 30 控制微電腦 本紙張尺度通用中國國家標準（CNS)Α4規格（2〗0 X 297公釐） 10 310671 ---------------裝·-------訂—------- (請先閱讀背面之注意事項再填寫本頁)