JP2001273094A

JP2001273094A - Ｃｄ−ｒｏｍデコーダ

Info

Publication number: JP2001273094A
Application number: JP2000088208A
Authority: JP
Inventors: Takayuki Suzuki; 貴之鈴木; Hiroyuki Tsuda; 廣之津田; Masayuki Ishibashi; 昌幸石橋
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-03-28
Filing date: 2000-03-28
Publication date: 2001-10-05
Also published as: KR20010093707A; US20010027551A1; TW516039B

Abstract

(57)【要約】【課題】システムとしてのより高い動作速度が望まれる
場合であれ、制御マイコンの負担を軽減して、転送バイ
ト数の認識にかかる制御を的確に行うことの可能なＣＤ
−ＲＯＭデコーダを提供する。【解決手段】ホストコンピュータからの転送要求コマン
ドはコマンドレジスタ２５を介してコマンド判定回路２
６に与えられる。コマンド判定回路２６は、コマンドの
フラグビットを認識し、要求セクタがバッファＲＡＭに
記憶されているか否かを判定し、目標セクタがバッファ
ＲＡＭ内に記憶されていた場合、読出アドレス発生回路
２０を介してセクタ情報をセクタ情報読出レジスタ２３
に読み出させる。セクタ情報判定回路２４は、セクタ情
報に基づいて目標セクタのフォーマットを判定し、その
判定結果に従い、読出アドレス発生回路２０にカ各セク
タの先頭アドレスにオフセットを加算して所望のユーザ
データを読み出させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルデータに
含まれる符号誤りの訂正処理を行い、訂正処理が完了し
たデジタルデータをコンピュータ機器へ転送するＣＤ−
ＲＯＭデコーダに関する。

【０００２】

【従来の技術】図８に、この種のＣＤ−ＲＯＭデコーダ
が組み込まれているＣＤ−ＲＯＭシステムについてその
概要を示す。

【０００３】同図８に示すＣＤ−ＲＯＭシステムにおい
て、ディスク１は、螺旋状に描かれた記録トラックに沿
って所定のフォーマットに従うデジタルデータがＥＦＭ
(Eight to Fourteen Modulation)変調されて記憶された
ものであり、線速度または角速度を一定に保つようにし
て回転駆動される。

【０００４】また、ピックアップ部２は、回転駆動され
るディスク１にレーザ光を照射し、その反射光の状態の
変化に基づいて、ディスク１に記憶されたデジタルデー
タを読み取る部分である。

【０００５】また、アナログ信号処理部３は、ピックア
ップ部２で取り出される電圧値の変化を読み取り、波形
整形等を行う部分である。また、デジタル信号処理部４
は、アナログ信号処理部３を介して入力されるＥＦＭ信
号に対してＥＦＭ復調を施し、１４ビットのデータを８
ビットに変換する部分である。また、同デジタル信号処
理部４においては、ＣＩＲＣ（Cross Interleave Ree
d-Solomon Code）符号に基づく符号エラーの検出／訂
正処理等も行われる。これにより、１フレームが２４バ
イトのＣＤ−ＲＯＭデータが生成される。

【０００６】ここで、このＣＤ−ＲＯＭデータは、図９
に示すように、２３５２（９８フレーム×２４）バイト
が１セクタとして取り扱われ、各セクタの始まりに、同
期信号（１２バイト）、ヘッダ（４バイト）がそれぞれ
割り当てられている。このうち、１２バイトの同期信号
は、セクタの先頭位置を示すもので、固定パターンとし
て各セクタの始めに付されている。また、４バイトのヘ
ッダには、ディスク上のアドレスに相当する絶対時間の
情報（分／秒／フレーム番号：各１バイト）及びセクタ
内のデータのフォーマット（モード）を識別するモード
識別コード（１バイト）が割り当てられている。そし
て、このヘッダに続く２３３６バイトには、モード及び
フォームに合わせてユーザデータや誤り訂正符号（ＥＣ
Ｃ）、誤り検出符号（ＥＤＣ）等がそれぞれ割り当てら
れる。例えば図１０に示すように、モード１の場合、ユ
ーザデータ（２０４８バイト）、ＥＤＣ（４バイト）、
ＺＥＲＯ（８バイト）及びＥＣＣ（２７６バイト）が割
り当てられる。また、モード２の場合、フォームレスで
は、全てがユーザデータ（２３３６バイト）に割り当て
られ、フォーム１では、サブヘッダ（８バイト）、ユー
ザデータ（２０４８バイト）、ＥＤＣ（４バイト）及び
ＥＣＣ（２７６バイト）が割り当てられ、フォーム２で
は、サブヘッダ（８バイト）、ユーザデータ（２３２４
バイト）及びＥＤＣ（４バイト）が割り当てられる。

【０００７】また、同ＣＤ−ＲＯＭシステムにおいて、
ＣＤ−ＲＯＭデコーダ５は、前記デジタル信号処理部４
から入力されるＣＤ−ＲＯＭデータに対して、再度符号
誤りの訂正処理を施し、ホストコンピュータからの要求
に応じて、ＣＤ−ＲＯＭデータ（ユーザデータ）をホス
トコンピュータへ転送する部分である。

【０００８】また、バッファＲＡＭ６は、ＣＤ−ＲＯＭ
デコーダ５に接続され、ＣＤ−ＲＯＭデータをセクタ単
位で所定の期間記憶する部分である。この記憶期間に、
ＣＤ−ＲＯＭデコーダ５において、ＣＤ−ＲＯＭデータ
に含まれる符号誤りを訂正するためのデコード処理が行
われる。

【０００９】そして、制御マイコン７は、所定の制御プ
ログラムに従って上記アナログ信号処理部３、デジタル
信号処理部４及びＣＤ−ＲＯＭデコーダ５のそれぞれの
動作を制御し、各部が互いに正しいタイミングでそれぞ
れの処理を実行できるように統括管理する部分である。
また、同制御マイコン７では、ホストコンピュータから
のＣＤ−ＲＯＭデータの転送要求に応答して上記各部の
動作を制御し、要求のあったデータをホストコンピュー
タ側へ転送する。

【００１０】また、この制御マイコン７では、上記ホス
トコンピュータ側からの転送要求コマンドのフラグビッ
トを認識し、転送セクタのフォーマットから１セクタ当
たりの転送バイト数を決定し、その転送バイト数を所定
のレジスタに設定することによってホストコンピュータ
へのデータ転送を行っている。

【００１１】

【発明が解決しようとする課題】このように、上記従来
のＣＤ−ＲＯＭシステムにおいては、ホストコンピュー
タ側からの転送要求コマンドのフラグビットの認識に基
づく転送バイト数の決定およびデータ転送等も全て制御
マイコン７によって管理・実行される。このため、こう
したフラグビットの認識を含む上記各種処理をその制御
プログラムに基づいて柔軟に行うことができるものの、
同システムに要求される動作速度が高まるにしたがっ
て、制御マイコン７の負担が過大となって、それら各部
の処理動作に追従できなくなるおそれもある。

【００１２】本発明は、こうした実情に鑑みてなされた
ものであり、その目的とするところは、システムとして
のより高い動作速度が望まれる場合であれ、制御マイコ
ンの負担を軽減して、転送バイト数の認識にかかる制御
を的確に行うことの可能なＣＤ−ＲＯＭデコーダを提供
することにある。

【００１３】

【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１記載の発明は、一定のバイト数からなるセクタ毎に
所定のフォーマットを形成するデジタルデータをバッフ
ァメモリに一時記憶しつつ、データに含まれる符号誤り
の訂正処理または検出処理を施した後、同データをコン
ピュータ機器へ転送するＣＤ−ＲＯＭデコーダにおい
て、前記コンピュータ機器からのデータ転送要求コマン
ドが格納されるコマンドレジスタと、前記コマンドレジ
スタに格納されたコマンドに含まれる転送要求データの
フォーマットを示すフラグビットを認識し、転送要求デ
ータの１セクタ当たりの転送バイト数を決定し、前記コ
ンピュータ機器へデータを転送する認識転送回路とを備
えることをその要旨とする。

【００１４】同構成によれば、従来、制御マイコンが行
っていたホストコンピュータ側からの転送コマンドのフ
ラグビットを認識し、転送セクタのフォーマットから１
セクタ当たりの転送バイト数を決定し、同データホスト
コンピュータへ転送する処理が、上記コマンドレジスタ
及び認識転送回路によって実行されるようになる。その
ため、制御マイコンの負荷が低減され、同制御マイコン
をＣＤ−ＲＯＭシステムの高速化や転送データ数の増加
に寄与するタスクに従事させることができるようにな
る。

【００１５】請求項２記載の発明は、請求項１記載のＣ
Ｄ−ＲＯＭデコーダにおいて、前記デジタルデータに含
まれるヘッダ及びサブヘッダの情報を取り込むヘッダ情
報レジスタと、前記ヘッダ情報レジスタに取り込まれた
情報に基づいて前記デジタルデータの各セクタ毎のフォ
ーマットを判定し、判定したフォーマットを表すセクタ
情報を前記バッファメモリに一時記憶される前記デジタ
ルデータに関連付けて生成するセクタ情報変換回路とを
更に備え、前記認識転送回路は、前記コマンドレジスタ
に格納されたコマンドに含まれるフラグビットと前記セ
クタ情報変換回路で生成されたセクタ情報との一致を確
認した後、前記フラグビットに基づいて前記転送要求デ
ータの１セクタ当たりの転送バイト数を決定することを
その要旨とする。

【００１６】同構成によれば、ホストコンピュータ側か
らのデータ転送要求に対して、その転送バイト数の認識
にかかる制御を自動的且つ的確に行うことができる。請
求項３記載の発明は、請求項２記載のＣＤ−ＲＯＭデコ
ーダにおいて、前記認識転送回路は、前記生成されたセ
クタ情報と前記転送要求データについてのフラグビット
に含まれるセクタ情報とが一致しないとき、外部の制御
マイコンに対してエラー情報を通知することをその要旨
とする。

【００１７】同構成によれば、外部の制御マイコンに対
してエラー情報が通知されることによって、エラー発生
時の対応処理を好適且つ迅速に行うことができる。請求
項４記載の発明は、請求項２記載のＣＤ−ＲＯＭデコー
ダにおいて、前記認識転送回路は、前記バッファメモリ
に一時記憶されているデジタルデータのセクタ毎のアド
レス情報が保持されるアドレスレジスタと、前記バッフ
ァメモリに一時記憶されているデジタルデータの読み出
しアドレスを発生する読出アドレス発生回路と、前記コ
マンドレジスタに格納された転送要求コマンドにより指
定されるアドレスと前記アドレスレジスタに保持されて
いるアドレス情報とを対比し、転送要求コマンドで指定
されるデータが前記バッファメモリに一時記憶されてい
ると判定したときに前記読出アドレス発生回路に読み出
し指令を与えるコマンド判定回路とを備えることをその
要旨とする。

【００１８】同構成によれば、従来、制御マイコンが行
っていたホストコンピュータ側からの転送コマンドのフ
ラグビットを認識し、転送セクタのフォーマットから１
セクタ当たりの転送バイト数を決定し、同データホスト
コンピュータへ転送する処理が、自動的に行われるよう
になる。

【００１９】すなわち、ホストコンピュータからの転送
要求コマンドはコマンドレジスタを介してコマンド判定
回路に与えられる。コマンド判定回路は、コマンドのフ
ラグビットを認識し、要求セクタがバッファＲＡＭに記
憶されているか否かをアドレスレジスタに保持されたア
ドレス情報とを比較して判定する。そして目標セクタが
バッファＲＡＭ内に記憶されていた場合、読出アドレス
発生回路を介して目標セクタに対応したデータが読み出
されるようになる。

【００２０】

【発明の実施の形態】以下、本発明にかかるＣＤ−ＲＯ
Ｍデコーダの一実施の形態について、図１〜図７を参照
して説明する。

【００２１】図１に、本実施の形態のＣＤ−ＲＯＭデコ
ーダについてそのブロック構成を示す。このＣＤ−ＲＯ
Ｍデコーダは、先の図８に示すＣＤ−ＲＯＭシステムの
ＣＤ−ＲＯＭデコーダ５に相当し、同デコーダも、この
ＣＤ−ＲＯＭデコーダ５と同様にバッファＲＡＭ及び制
御マイコンに接続されている。

【００２２】さて、このＣＤ−ＲＯＭデコーダは、同図
１に示されるように、大きくはバッファＲＡＭにＣＤ−
ＲＯＭデータを書き込むまでの処理を行うデータ書込み
部ＤＷＢ、同書込みデータのエラー検出／訂正にかかる
処理を行うエラーチェック部ＥＣＢ、バッファＲＡＭの
データをホストコンピュータに転送するデータ転送部Ｄ
ＴＢ、及び当該デコーダ内各部のタイミング調整を行う
タイミング調整部ＴＣＢ等を備えて構成される。

【００２３】ここで、上記データ書込み部ＤＷＢは、デ
ィスクランブル回路１１、書込レジスタ１２、ヘッダ情
報レジスタ１３、セクタ情報変換回路１４、セクタ情報
書込レジスタ１５、書込アドレス発生回路１６、エラー
フラグレジスタ３０、書込セクタカウンタ４１、バッフ
ァリング制御回路４３、目標アドレスレジスタ５１、比
較回路５２、バッファセクタカウンタ５３、バッファト
リガ発生回路５４等を備えて構成されている。

【００２４】このうち、ディスクランブル回路１１は、
２３５２バイト（１セクタ）毎に入力されるＣＤ−ＲＯ
Ｍデータの内、１２バイトの同期信号を除く２３４０バ
イトに対してディスクランブル処理を施し、所定のフォ
ーマットに戻されたデータを出力する回路である。

【００２５】また、書込レジスタ１２は、ディスクラン
ブル回路１１から出力されるＣＤ−ＲＯＭデータを取り
込み、そのデータを第１のデータバス１８を通じてバッ
ファＲＡＭへ書き込むレジスタである。また、この書込
レジスタ１２には書込セクタカウンタ４１が接続され、
上記バッファＲＡＭに書き込まれるデータが同書込セク
タカウンタ４１によりセクタ単位でカウントされる。そ
して、そのカウント値ＣＢはバッファリング制御回路４
３へ出力される。

【００２６】また、バッファリング制御回路４３は、上
記カウント値ＣＢ及び後述する転送セクタカウンタ４２
のカウント値ＣＴに基づいて、バッファリングの管理を
行う回路である。

【００２７】また、ヘッダ情報レジスタ１３は、ディス
クランブル回路１１から出力されるデータから４バイト
のヘッダを取り込み、そのヘッダ情報を第２のデータバ
ス１９から制御マイコンへ転送するレジスタである。さ
らに、同ヘッダ情報レジスタ１３では、ヘッダに続く８
バイトのデータをサブヘッダと見なして取り込み、ヘッ
ダとサブヘッダ（見なされたものも含む）とを併せてそ
のデータをセクタ情報変換回路１４に供給する。

【００２８】このセクタ情報変換回路１４は、ヘッダの
情報に基づいてＣＤ−ＲＯＭデータのモードの判定を行
い、さらに、モード２の場合には、サブヘッダの情報等
に基づいてフォームの判定を行う回路である。さらに、
セクタ情報変換回路１４では、この判定に基づき、各セ
クタのＣＤ−ＲＯＭデータのフォーマットを示す３ビッ
トのセクタ情報を生成し、この生成したセクタ情報をセ
クタ情報書込レジスタ１５に出力する。

【００２９】また、セクタ情報書込レジスタ１５は、上
記セクタ情報変換回路１４にて生成されたセクタ情報を
取り込み、そのセクタ情報を第１のデータバス１８を通
じてバッファＲＡＭへ書き込むレジスタである。

【００３０】なお、バッファＲＡＭは前述のように、ホ
ストコンピュータ側へのデータの転送に備えて、所定セ
クタ分のＣＤ−ＲＯＭデータを記憶できる容量を有して
いる。そして、本実施の形態にあっては、図２に示すよ
うに、このバッファＲＡＭに、例えばＣＤ−ＲＯＭデー
タが記憶される（２３５２×Ｎ）バイト分の第１の領域
と、同第１の領域に続いて、セクタ情報が記憶されるＮ
バイト分の第２の領域とをそれぞれ確保するようにして
いる。これにより、同バッファＲＡＭには、１セクタ毎
のＣＤ−ＲＯＭデータとそのＣＤ−ＲＯＭデータに対応
するセクタ情報（データのフォーマット情報）とが１対
１に対応するかたちで記憶されるようになる。

【００３１】また、書込アドレス発生回路１６は、バッ
ファＲＡＭ内に確保される上記第１の領域内の１セクタ
（２３５２バイト）分の領域を順次指定するアドレスを
発生し、書込レジスタ１２に保持されたＣＤ−ＲＯＭデ
ータの書き込みアドレスを指定する回路である。この書
き込みアドレスのうち、各セクタの先頭のデータに対応
するアドレスは、第２のデータバス１９を通じて、後述
するアドレスレジスタ２１に取り込まれる。同時に、同
書込アドレス発生回路１６では、バッファＲＡＭ内に確
保される上記第２の領域内の１バイト分の領域を指定す
るアドレスを発生し、セクタ情報書込レジスタ１５に保
持されたセクタ情報の書き込みアドレスを指定する。こ
のセクタ情報の書き込みアドレスも、上記ＣＤ−ＲＯＭ
データに対応する先頭アドレスと同様に、アドレスレジ
スタ２１に取り込まれる。

【００３２】また、エラーフラグレジスタ３０は、前記
デジタル信号処理部４でのエラー訂正処理でエラーが残
されたことを示すエラーフラグを取り込み、これを第2
のデータバス１９を通じて制御マイコンへ転送するレジ
スタである。なお、サブヘッダのエラーフラグに関して
は、上記セクタ情報変換回路１４にも転送される。

【００３３】また、目標アドレスレジスタ５１は、第2
のデータバス１９を通じて与えられる目標アドレス情報
を取り込んで記憶し、その目標アドレス情報を繰り返し
比較回路５２に出力するレジスタである。この目標アド
レスレジスタ５１に与えられる目標アドレス情報は、ホ
ストコンピュータ側が転送を要求する先頭のセクタのア
ドレスを示すもので、ホストコンピュータからの指示に
応答して制御マイコンより供給される。

【００３４】また、比較回路５２は、目標アドレスレジ
スタ５１から出力される目標アドレス情報と、ヘッダ情
報レジスタ１３から出力されるデータアドレス情報とを
比較し、各情報が一致したときに立ち上るバッファリン
グスタートパルスを発生する回路である。

【００３５】また、バッファセクタカウンタ５３は、バ
ッファリングすべき（転送すべき）セクタ数を示すバッ
ファリングセクタ情報がプリセットデータとして、同じ
くホストコンピュータからの指示に応答して制御マイコ
ンより供給された後、１セクタのＣＤ−ＲＯＭデータが
入力される毎に後述する同期信号検出回路２８から出力
されるタイミング信号に応じてダウンカウントし、カウ
ント値が初期値（ゼロ）に戻ったときに立ち上るバッフ
ァリングストップパルスを発生するカウンタである。

【００３６】そして、バッファトリガ発生回路５４は、
バッファリングスタートパルスの立ち上がりに応じて、
書込アドレス発生回路１６にバッファリング開始の指示
を与えるとともに、バッファリングストップパルスの立
ち上がりに応じて同書込アドレス発生回路１６にバッフ
ァリング終了の指示を与える回路である。

【００３７】これら目標アドレスレジスタ５１、比較回
路５２、バッファセクタカウンタ５３、及びバッファト
リガ発生回路５４によって、ホストコンピュータの転送
要求に対して、バッファリングの自動開始、及び自動終
了が可能となっている。

【００３８】一方、上記エラーチェック部ＥＣＢは、エ
ラー訂正検出回路１７、チェックセクタカウンタ６１等
を備えて構成されている。このうち、エラー訂正検出回
路１７は、バッファＲＡＭに書き込まれたＣＤ−ＲＯＭ
データに対するエラー訂正や同データからのエラー検出
を行う回路である。すなわちこのエラー訂正検出回路１
７は、書込レジスタ１２からバッファＲＡＭに書き込ま
れたＣＤ−ＲＯＭデータを１セクタ単位で読み出すと共
に、セクタ情報書込レジスタ１５からバッファＲＡＭに
書き込まれたセクタ情報を読み出す。そして、セクタ情
報に基づいて、ＣＤ−ＲＯＭデータに対して施すべき処
理を決定し、ＥＣＣによる符号誤りの訂正処理及びＥＤ
Ｃによる符号誤りの検出処理を施す。例えば、セクタ情
報がモード１、あるいはモード２のフォーム１を示す場
合には、符号誤りに対して訂正処理及び検出処理を行
い、モード２のフォーム２の場合には、符号誤りの検出
処理のみとなる。このエラー訂正検出回路１７において
所定の処理が施されたＣＤ−ＲＯＭデータは、ホストコ
ンピュータへの転送に備えて、再びバッファＲＡＭに保
持される。また、後述するチェックセクタカウンタ６１
に対してエラーチェック処理が終了したセクタ数をカウ
ントするためのタイミング信号を出力する。また、後述
するチェック先頭レジスタ６２に対して、エラーチェッ
ク処理が終了し再びバッファＲＡＭに保持されたセクタ
のうち、その先頭セクタのバッファＲＡＭでのアドレス
情報を出力する。

【００３９】また、チェックセクタカウンタ６１は、上
述したように、バッファＲＡＭに保持されるＣＤ−ＲＯ
Ｍデータのうちで、上記エラー訂正検出回路１７による
所定のエラーチェック処理が終了したセクタ数をカウン
トするカウンタである。このカウント値は後述するコマ
ンド判定回路２６へ出力される。

【００４０】また、データ転送部ＤＴＢは、読出アドレ
ス発生回路２０、アドレスレジスタ２１、アドレスカウ
ンタ２２、セクタ情報読出レジスタ２３、セクタ情報判
定回路２４、コマンドレジスタ２５、コマンド判定回路
２６、転送バッファ２７及びチェック先頭レジスタ６
２等を備えて構成されている。

【００４１】このうち読出アドレス発生回路２０は、後
述するセクタ情報判定回路２４及びコマンド判定回路２
６の指示に応答して、バッファＲＡＭ内の第１の領域及
び第２の領域を順次指定するアドレスを発生し、バッフ
ァＲＡＭに記憶されたセクタ情報及びＣＤ−ＲＯＭデー
タ（ユーザデータ）を読み出す回路である。こうしてバ
ッファＲＡＭから読み出されるセクタ情報は、セクタ情
報読出レジスタ２３に一時的に保持される。また、同バ
ッファＲＡＭから読み出されるユーザデータは第１のデ
ータバス１８を介して転送バッファ２７に取り込まれ
る。この転送バッファ２７に取り込まれたユーザデータ
がホストコンピュータへ転送される。

【００４２】また、アドレスレジスタ２１は、上述した
ように、書込アドレス発生回路１６が発生するアドレス
のうち、各セクタの先頭のデータに対応する書き込みア
ドレスと、セクタ情報に対応する書き込みアドレスとを
取り込んでこれを保持するレジスタである。同時にアド
レスレジスタ２１は、バッファＲＡＭに格納されている
複数のセクタの各時間情報のうち、最も小さいものある
いは最も大きいものを保持する。これにより、バッファ
ＲＡＭに格納されている全ての時間情報を把握すること
ができる。

【００４３】また、アドレスカウンタ２２は、前記読出
アドレス発生回路２０が読み出し用のアドレスを更新す
る毎にカウント動作を繰り返し、そのカウント値を後述
するコマンド判定回路２６に供給するカウンタである。
このアドレスカウンタ２２では、読出アドレス発生回路
２０がバッファＲＡＭに対して読み出しアドレスを供給
している間に動作することで、同バッファＲＡＭから読
み出されるデータのセクタ数（あるいはバイト数）をカ
ウントする。

【００４４】また、チェック先頭レジスタ６２は、上述
したように、上記エラー訂正検出回路１７による処理が
終了し再びバッファＲＡＭに保持されたセクタのうち、
その先頭セクタのバッファＲＡＭでのアドレスを記憶す
るレジスタである。

【００４５】また、セクタ情報判定回路２４は、上記セ
クタ情報読出レジスタ２３に保持されたセクタ情報に基
づいて、そのセクタ情報に対応するセクタのＣＤ−ＲＯ
Ｍデータのフォーマットを認識、判定する回路である。
そして、同セクタ情報判定回路２４では、ホストコンピ
ュータへデータを転送する際に、読出アドレス発生回路
２０がその読み出しアドレスに付加するオフセットをＣ
Ｄ−ＲＯＭデータのフォーマットに応じて設定する。す
なわち、バッファＲＡＭに記憶されたＣＤ−ＲＯＭデー
タは、そのヘッダ及びサブヘッダを除いたユーザデータ
がホストコンピュータ側に転送されるため、各セクタ毎
のフォーマットに合わせて、その先頭アドレスに対して
ヘッダ及びサブヘッダの分のアドレスがオフセットとし
て加算される。なお、ＣＤ−ＲＯＭデータについては、
１セクタの全て（２３５２バイト）のデータを転送する
場合もあり、このような場合には、上記オフセットを加
算する必要はない。このオフセットの必要、不必要の制
御は、例えばホストコンピュータからの指示に基づきコ
マンド判定回路２６によって切換えられる。

【００４６】また、このセクタ情報判定回路２４には、
後述するコマンドレジスタ２５を介して、ホストコンピ
ュータから送られてくる転送要求コマンドに含まれるセ
クタ情報が入力され、同判定回路２４は、上記セクタ情
報と同転送要求コマンドのセクタフォーマットを示すフ
ラグビットとが一致するか否かの判定を行う。そして、
それらが一致した場合に上記オフセット等の生成を行
い、一致しない場合には制御マイコンに対してエラー通
知を出力する。

【００４７】また、コマンドレジスタ２５は、ホストコ
ンピュータから送られてくる転送要求コマンドを一時的
に保持するレジスタである。同転送要求コマンドは、例
えば図３に例示する構造を有する１２バイトからなるコ
マンドである。同図３に示されるように、その第１バイ
トの第２，３，４ビットにはセクタのフォーマットを示
すフラグビットが設定される。また、第３バイト〜第５
バイトには転送要求データの先頭セクタの論理アドレス
ＬＢＡが設定される。また、第６バイト〜第８バイトに
は転送要求セクタ数（転送ブロック数）ＴＢＬが設定さ
れる。

【００４８】また、コマンド判定回路２６は、アドレス
レジスタ２１及びアドレスカウンタ２２の出力とコマン
ドレジスタ２５に保持された上記コマンドとに従い、読
出アドレス発生回路２０やセクタ情報読出レジスタ２３
に対して、動作指示を与える回路である。また、上記チ
ェックセクタカウンタ６１及びチェック先頭レジスタ６
２の情報に基づき、ホストコンピュータから転送要求の
あったデータが既にエラーチェック処理を終えてバッフ
ァＲＡＭに確保されているか否かの判定を行う。そし
て、転送要求データが既にエラーチェック処理を終えて
バッファＲＡＭに確保されている場合には、ホストコン
ピュータへの自動転送を行うために、読出アドレス発生
回路２０やセクタ情報読出レジスタ２３に対して、動作
指示を与える。

【００４９】そして、転送バッファ２７は、上述したよ
うにバッファＲＡＭから読み出されるユーザデータを第
１のデータバス１８を通して取り込み、ホストコンピュ
ータへ転送するバッファである。また、この転送バッフ
ァ２７には転送セクタカウンタ４２が接続され、上記バ
ッファＲＡＭから読み出されホストコンピュータに転送
されるデータが、同転送セクタカウンタ４２によりセク
タ単位でカウントされる。そして、そのカウント値ＣＴ
も上記バッファリング制御回路４３へ出力される。

【００５０】また一方、タイミング調整部ＴＣＢは、同
期信号検出回路２８、及びタイミング発生回路２９等を
備えて構成されている。このうち、同期信号検出回路２
８は、入力されるＣＤ−ＲＯＭデータの各セクタの始ま
りに付された１２バイトの同期信号を検出し、同データ
のセクタの始まりを示すタイミング信号を後述するタイ
ミング発生回路２９に与える回路である。また、この同
期信号検出回路２８では、上記同期信号を検出できなか
ったとき、検出エラーを示すデータを第２のデータバス
１９を介して制御マイコン７へ転送する。

【００５１】また、タイミング発生回路２９は、上記同
期信号検出回路２８から出力されるタイミング信号に基
づき、各種のタイミングクロックを生成する回路であ
る。これらのタイミングクロックは、制御マイコンをは
じめとする各部に供給され、それぞれの動作タイミング
を決定する。

【００５２】このように、本実施の形態のＣＤ−ＲＯＭ
デコーダにおいては、タイミング調整部ＴＣＢを通じて
調整されるタイミングクロックのもとに、データ書込み
部ＤＷＢ及びデータ転送部ＤＴＢを構成する各回路の上
述の処理が実行されることで、ホストコンピュータ側か
らの転送要求コマンドのフラグビットが認識されるとと
もに、転送セクタのフォーマットから１セクタ当たりの
転送バイト数が決定され、同データの制御マイコンを介
さない自動転送が可能となる。

【００５３】次に、この自動転送の詳細な説明に先立
ち、本実施の形態による上記セクタ情報（データフォー
マット）の確定動作について、図４に示すフローチャー
トを併せ参照して詳細に説明する。

【００５４】このセクタ情報の確定は、上記セクタ情報
変換回路１４において、ヘッダ、サブヘッダ、及びサブ
ヘッダのエラーフラグの情報に基づいて行われる。な
お、ここでの各処理のタイミング調整は、上記タイミン
グ発生回路２９によって行われる。また、同セクタ情報
変換回路１４は、データの一致／不一致等を検出するた
めに、比較回路、論理積回路（図示略）等の周知の論理
回路を備えて構成されている。

【００５５】さて、このセクタ情報の確定動作に際し、
この同図４に示すステップＳ１では、まず、ＣＤ−ＲＯ
Ｍデータのヘッダの情報が上記ヘッダ情報レジスタ１３
から読み込まれる。

【００５６】続くステップＳ２では、そのヘッダのモー
ド識別コードが判定される。この判定において、１バイ
トのモード識別コードが「００ｈ」（ｈ：１６進表示）
であればセクタ情報を「０００ｂ」（ｂ：２進表示）と
して確定し、また、同モード識別コードが「０１ｈ」で
あればセクタ情報を「０１０ｂ」として確定する。ここ
でセクタ情報が「０００ｂ」であればモード０となり、
「０１０ｂ」であればモード１となる。

【００５７】そして、モード識別コードが「０２ｈ」で
あれば、モード２である旨を判定してステップＳ３に進
む。なお、モード識別コードが「００ｈ」、「０１
ｈ」、「０２ｈ」の何れでもない場合には、セクタタイ
プデータを「１１１ｂ」として確定する。

【００５８】続くステップＳ３では、ヘッダに連続する
サブヘッダが上記ヘッダ情報レジスタ１３から読み込ま
れるとともに、同サブヘッダのエラーフラグが上記エラ
ーフラグレジスタ３０から読み込まれる。

【００５９】そしてステップＳ４では、読み込まれたサ
ブヘッダ（８バイト）の何れかのバイトにエラーフラグ
が立っているか否かの判定が行われる。ここで、何れか
のサブヘッダのバイトにエラーフラグが立っていると判
定された場合には、ステップＳ７に移行し、モード２の
フォーム（フォーム１あるいはフォーム２）判定を行
う。なお、こうして何れかのサブヘッダのバイトにエラ
ーフラグが立っていると判定された場合にステップＳ７
に移行して、モード２のフォームをフォーム１あるいは
フォーム２と判定するのは、ＣＤ−ＲＯＭのデータが、
誤ってモード２フォームレスのデータであると判定され
ることを防止するためである。

【００６０】一方、何れのサブヘッダのバイトにもエラ
ーフラグが立っていないと判定された場合にはステップ
Ｓ５に進む。そしてステップＳ５では、図５に示すよう
に、読み込まれた８バイトのサブヘッダを、前半の４バ
イト（セクタの最初から１６バイト目〜１９バイト目ま
で）と後半４バイト（同じく２０バイト目〜２３バイト
目まで）とに分けて、互いにビット単位で比較する。

【００６１】そしてステップＳ６では、それらが一致し
ているか否かを判定する。通常、サブヘッダは、上記前
半の４バイトと後半４バイトに同一のデータが２度繰り
返されて書き込まれているため、それらの一致を検出す
ることで、サブヘッダであることが検出される。一方、
モード２でもフォームレスの場合にあっては、先の図１
０に示されるように、このサブヘッダに相当する位置に
はユーザデータが書き込まれているため、通常は、上記
比較においていずれかのビットが異なることとなる。そ
のため、このステップＳ６でサブヘッダの一致が確認さ
れなかった場合には、セクタ情報を「０１１ｂ」として
確定する。この場合、モード２でもサブヘッダの無いフ
ォームレスとなる。

【００６２】一方、サブヘッダの一致が確認された場
合、ステップＳ７に進んで、フォームの判定が行われ
る。このフォームの判定は、フォームの情報が書き込ま
れたサブヘッダの特定ビットが判定され、同特定ビット
が「０ｂ」であればセクタ情報を「１００ｂ」として確
定し、特定ビットが「１ｂ」であればセクタ情報を「１
０１ｂ」として確定する。セクタ情報が「１００ｂ」で
あればモード１のフォーム１となり、「１０１ｂ」であ
ればモード２のフォーム２となる。

【００６３】以上の判定動作によって、図６に示すよう
に、３ビットのバイナリデータで与えられる前記セクタ
情報が生成される。ここで、３ビットのバイナリデータ
で与えられるセクタ情報については、バッファＲＡＭに
記憶する際、固定値を５ビット付加して、１バイト単位
で前記第２の領域に書き込まれる。なお、固定値で与え
られる５ビットについては、セクタ情報以外の情報を記
憶するために用いることも可能である。

【００６４】次に、このように生成されるセクタ情報
（セクタフォーマット情報）に基づき、要求転送コマン
ドから要求転送セクタのフォーマットを自動認識し、さ
らに１セクタ当たりの転送バイト数を自動認識して同要
求転送セクタを自動転送するまでの経緯について、図７
に示すフローチャートを併せ参照して詳細に説明する。
なお、上記データ転送部ＤＴＢを構成するコマンド判定
回路２６及びセクタ情報判定回路２４は、複数のデータ
を比較するための比較回路、データの加算処理を行う加
算回路（いずれも図示略）等の周知の論理回路を備えて
構成されている。

【００６５】さて、この自動転送の一連の処理に際し、
同図７に示すステップＳ１１では、まず、ホストコンピ
ュータから先の図３に示したような転送要求コマンドが
コマンドレジスタ２５に保持される。そして、このコマ
ンドはコマンド判定回路２６に与えられる。

【００６６】そしてステップＳ１２では、コマンド判定
回路２６はこのコマンドのフラグビット（図３：第３バ
イト〜第５バイトの各ビット）から先頭セクタアドレス
を認識する。

【００６７】続いてステップＳ１３に示すように、コマ
ンド判定回路２６は要求のあったセクタがバッファＲＡ
Ｍに記憶されているかどうかを、上記アドレスレジスタ
２１あるいはチェック先頭レジスタ６２に保持されてい
るアドレス及び時間情報を参照して判定する。ここで、
目標とするセクタがバッファＲＡＭ内に記憶されている
と判定した場合、ステップＳ１４に示すように、同コマ
ンド判定回路２６は読出アドレス発生回路２０に対して
そのセクタ情報を読み出す指示を与え、まず、目標セク
タに対応するセクタ情報をセクタ情報読出レジスタ２３
に読み出させる。

【００６８】そしてステップＳ１５に示すように、セク
タ情報判定回路２４は、そのセクタ情報に基づいて目標
セクタのフォーマットを判定するとともに、同セクタ情
報（図６：セクタフォーマット）とコマンドのセクタフ
ォーマットを示すフラグビット（図３：第１バイトの第
５〜第７ビット）とが一致するか否かの判定を行う。こ
こで一致すると判定した場合には、ステップＳ１６に示
すように、ホストコンピュータからユーザデータのみを
転送するように要求があった場合、前記フォーマットの
判定結果に従い、各セクタの先頭アドレスに加算するた
めのオフセットを生成し、そのオフセット情報を読出ア
ドレス発生回路２０に出力する。一方、同ステップＳ１
５の判定で、セクタ情報とコマンドのフラグビットが一
致していないと判定した場合には、ステップＳ１７に示
すように、制御マイコンに対してエラー通知を出力す
る。

【００６９】続いてステップＳ１８に示すように、読出
アドレス発生回路２０は上記オフセット情報を読み出し
セクタの先頭アドレスに加算したアドレス信号をバッフ
ァＲＡＭに印加して、目標セクタのユーザデータを読み
出す。例えば、目標セクタがモード１であった場合、ア
ドレスレジスタ２１に格納された先頭アドレスに、同期
信号の１２バイト分とヘッダの４バイト分を加算した位
置から目標セクタのユーザデータが読み出されることと
なる。このようにして１セクタ当たりの転送バイト数が
各セクタのフォーマットに応じて自動認識される。

【００７０】そして、ユーザデータの読み出しが開始さ
れると、アドレスカウンタ２２がカウント動作を開始
し、バッファＲＡＭから読み出されるユーザデータのバ
イト数をカウントする。そして、読み出したユーザデー
タのバイト数が、ホストコンピュータから指示されたバ
イト数に達した時点で、コマンド判定回路２６は読出ア
ドレス発生回路２０に対してデータの読み出し停止指示
を与える。

【００７１】このようにして、本実施の形態において
は、バッファＲＡＭに格納されたデータに関して、制御
マイコンの制御を受けることなく、自動的にホストコン
ピュータ側へ転送されるようになる。

【００７２】一方、ステップＳ１３の判定で、目標セク
タのＣＤ−ＲＯＭデータがバッファＲＡＭ内に記憶され
ていないと判定された場合、ステップＳ１９に示すよう
に、上記コマンド判定回路２６は、第２のデータバス１
９を通して制御マイコンに対し新たなＣＤ−ＲＯＭデー
タの読み込み（バッファリング）指示を送る。これによ
り、制御マイコンは、ピックアップ（図７）を起動し、
目標セクタを含むＣＤ−ＲＯＭデータを読み出すように
各部を動作させる。そして、バッファＲＡＭ内に目標セ
クタが記憶された後には、上述した態様をもって自動転
送動作が行われる。

【００７３】このように、本実施の形態においては、制
御マイコンが行っていたホストコンピュータ側からの転
送要求コマンドのフラグビットを認識し、転送セクタの
フォーマットから１セクタ当たりの転送バイト数を決定
し、同データをホストコンピュータへ転送する処理が、
データ転送部ＤＴＢを構成する各回路の上述した処理が
実行されることで自動的に行われることとなる。そのた
め、従来制御マイコンが行っていたフラグビットの認識
等にかかる処理及び制御を割愛させることができるよう
になる。そのため、制御マイコンの負荷を低減して、同
制御マイコンをＣＤ−ＲＯＭシステムの高速化や転送デ
ータ数の増加に寄与するタスクに従事させることができ
るようになる。

【００７４】以上説明した構成を有する本実施の形態の
ＣＤ−ＲＯＭデコーダによれば、以下のような効果を得
ることができるようになる。（１）従来、制御マイコンが行っていたホストコンピュ
ータ側からの転送コマンドのフラグビットを認識し、転
送セクタのフォーマットから１セクタ当たりの転送バイ
ト数を決定し、同データホストコンピュータへ転送する
処理が、コマンド判定回路２６等のデータ転送部ＤＴＢ
を構成する各回路の処理が実行されることで自動的に行
われる。そのため、従来制御マイコンが行っていたフラ
グビットの認識等にかかる処理及び制御を割愛させるこ
とができるようになる。その結果、制御マイコンの負荷
を低減して、同制御マイコンをＣＤ−ＲＯＭシステムの
高速化や転送データ数の増加に寄与するタスクに従事さ
せることができるようになる。

【００７５】（２）また、転送要求コマンドのフラグビ
ットが自動認識されるため、当該ＣＤ−ＲＯＭデコーダ
がコマンドを受け取ってからデータがホストコンピュー
タへ転送されるまでの時間が短縮され、デコーダとして
の性能が向上する。

【００７６】（３）上記セクタ情報は前記バッファＲＡ
Ｍに一時記憶されるため、同セクタ情報を保持するため
の手段を当該ＣＤ−ＲＯＭデコーダ内に別途設ける必要
がない。また、同セクタ情報はＣＤ−ＲＯＭデータと共
に前記バッファメモリに一時記憶されるため、同ＣＤ−
ＲＯＭデータと関連づけた処理が好適に行えるようにな
る。

【００７７】（４）セクタ情報とコマンドのフラグビッ
トが一致していないと判定した場合には、制御マイコン
に対してエラー通知が出力される。そのため、このよう
なエラーが発生した際にその対応処理を迅速に行うこと
ができる。

【００７８】（５）前記セクタ情報が上記エラーフラグ
レジスタ３０に保持されるエラー情報を併せ参照して形
成されるため同セクタ情報の信頼性が向上する。また、
このセクタ情報に基づいて１セクタ当たりの転送バイト
数が各セクタのフォーマットに応じて自動認識される上
記本ＣＤ−ＲＯＭデコーダによる転送データにかかる信
頼性も向上するようになる。

【００７９】なお、上記実施の形態は以下のようにその
構成を変更して実施することもできる。・実施の形態においては、セクタ情報とコマンドのフラ
グビットが一致していないと判定した場合には、制御マ
イコンに対してエラー通知が出力される構成としたが、
この構成は割愛することもできる。

【００８０】・実施の形態においては、前記セクタ情報
が上記エラーフラグレジスタ３０に保持されるエラー情
報に基づいて形成される構成としたが、同構成も割愛す
ることはできる。

【００８１】・実施の形態においては、上記アドレスレ
ジスタ２１、読出アドレス発生回路２０、コマンド判定
回路２６、セクタ情報判定回路２４等によってホストコ
ンピュータへ自動転送するデータの１セクタ当たりの転
送バイト数を決定する認識転送回路を構成する例を示し
たが、同認識転送回路の構成はこれに限られない。要
は、コマンドレジスタに格納されたコマンドに含まれる
転送要求データについてのフラグビットを自動チェック
するとともに、その要求されるデータの１セクタ当たり
の転送バイト数を自動認識し、この認識された１セクタ
当たりの転送バイト数にて当該データを前記コンピュー
タ機器へ自動転送するものであればいかなる構成であっ
てもよい。

【００８２】・上記実施の形態においては、セクタ情報
書込レジスタ１５を備えて、セクタ情報変換回路１４に
よって生成されたセクタ情報をＣＤ−ＲＯＭデータと共
にバッファＲＡＭに記憶させる構成としたが、これに限
られない。その他、例えばセクタ情報書込レジスタ１５
を備えず、セクタ情報をセクタ情報変換回路１４から制
御マイコン７へ転送する構成、あるいは当該ＣＤ−ＲＯ
Ｍデコーダの内部に上記セクタ情報を記憶するメモリを
別途備える構成としても、同制御マイコン７のＣＤ−Ｒ
ＯＭデータの上記自動転送にかかる負荷を低減すること
はできる。

【００８３】・上記実施の形態においては、データフォ
ーマットの確定動作処理において、サブヘッダの何れか
のバイトにエラーフラグが立っていた場合に、サブヘッ
ダの比較を行わず、直接「モード２フォーム１」あるい
は「モード２フォーム２」のフォーム判定を行う構成と
したが、このエラーフラグが立っていた場合の処理はこ
れに限られるものではない。例えばエラーフラグが立っ
ているバイト部分を除く他のバイト同士でサブヘッダの
比較を行う構成とすることもできる。

【００８４】・上記実施の形態においては、バッファセ
クタカウンタ５３を、当該デコーダに前記デジタルデー
タの１セクタ分が取り込まれる毎にそのカウント値をダ
ウンカウントするダウンカウンタとして構成する例を示
したが、同カウンタ５３をアップカウンタとし、カウン
ト値がバッファリング要求セクタ数に達したときにバッ
ファリングストップパルスを発生するように構成しても
よい。すなわち、要は、制御マイコンのからのバッファ
リング要求セクタ数が設定されるレジスタを備える構成
であればよく、且つこのレジスタに設定されたセクタ数
分だけ適宜カウントできる構成であればよい。

【図面の簡単な説明】

【図１】本発明にかかるＣＤ−ＲＯＭデコーダの一実施
の形態についてその構成を示すブロック図。

【図２】バッファＲＡＭのアドレスの割り当て状況を示
す模式図。

【図３】転送要求コマンドの構成例を示す図。

【図４】セクタタイプの判定動作を説明するフローチャ
ート。

【図５】サブヘッダの比較態様を示す説明図。

【図６】セクタのフォーマットとセクタ情報との対応を
示す図。

【図７】転送データの自動転送にかかる動作を説明する
フローチャート。

【図８】ＣＤ−ＲＯＭシステムの構成を示すブロック
図。

【図９】ＣＤ−ＲＯＭデータのヘッダの構成を示す図。

【図１０】１セクタ分のＣＤ−ＲＯＭデータのフォーマ
ットを示す図。

【符号の説明】

１…コンパクトディスク、２…ピックアップ部、３…ア
ナログ信号処理部、４…デジタル信号処理部、５…ＣＤ
−ＲＯＭデコーダ、６…バッファＲＡＭ、７…制御マイ
コン、１１…ディスクランブル回路、１２…書込レジス
タ、１３…ヘッダ情報レジスタ、１４…セクタ情報変換
回路、１５…セクタ情報書込レジスタ、１６…書込アド
レス発生回路、１７…エラー訂正検出回路、１８…第１
のデータバス、１９…第２のデータバス、２０…読出ア
ドレス発生回路、２１…アドレスレジスタ、２２…アド
レスカウンタ、２３…セクタ情報読出レジスタ、２４…
セクタ情報判定回路、２５…コマンドレジスタ、２６…
コマンド判定回路、２７…転送バッファ、２８…同期信
号検出回路、２９…タイミング発生回路、３０…エラー
フラグレジスタ、４１…書込セクタカウンタ、４２…転
送セクタカウンタ、４３…バッファリング制御回路、５
１…目標アドレスレジスタ、５２…比較回路、５３…バ
ッファセクタカウンタ、５４…バッファトリガ発生回
路、６１…チェックセクタカウンタ、６２…チェック先
頭レジスタ、ＤＷＢ…データ書込み部、ＤＴＢ…データ
転送部、ＥＣＢ…エラーチェック部、ＴＣＢ…タイミン
グ調整部。

フロントページの続き (72)発明者石橋昌幸大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内Ｆターム(参考） 5B065 BA03 CE03 CE13 CS02 5D044 BC02 CC04 DE38 DE39 DE69 FG10 FG18 GK12 HL01

Claims

【特許請求の範囲】

【請求項１】一定のバイト数からなるセクタ毎に所定の
フォーマットを形成するデジタルデータをバッファメモ
リに一時記憶しつつ、データに含まれる符号誤りの訂正
処理または検出処理を施した後、同データをコンピュー
タ機器へ転送するＣＤ−ＲＯＭデコーダにおいて、前記コンピュータ機器からのデータ転送要求コマンドが
格納されるコマンドレジスタと、前記コマンドレジスタに格納されたコマンドに含まれる
転送要求データのフォーマットを示すフラグビットを認
識し、転送要求データの１セクタ当たりの転送バイト数
を決定し、前記コンピュータ機器へデータを転送する認
識転送回路とを備えることを特徴とするＣＤ−ＲＯＭデ
コーダ。
【請求項２】請求項１記載のＣＤ−ＲＯＭデコーダにお
いて、前記デジタルデータに含まれるヘッダ及びサブヘッダの
情報を取り込むヘッダ情報レジスタと、前記ヘッダ情報
レジスタに取り込まれた情報に基づいて前記デジタルデ
ータの各セクタ毎のフォーマットを判定し、判定したフ
ォーマットを表すセクタ情報を前記バッファメモリに一
時記憶される前記デジタルデータに関連付けて生成する
セクタ情報変換回路とを更に備え、前記認識転送回路は、前記コマンドレジスタに格納され
たコマンドに含まれるフラグビットと前記セクタ情報変
換回路で生成されたセクタ情報との一致を確認した後、
前記フラグビットに基づいて前記転送要求データの１セ
クタ当たりの転送バイト数を決定することを特徴とする
ＣＤ−ＲＯＭデコーダ。
【請求項３】前記認識転送回路は、前記生成されたセク
タ情報と前記転送要求データについてのフラグビットに
含まれるセクタ情報とが一致しないとき、外部の制御マ
イコンに対してエラー情報を通知する請求項２記載のＣ
Ｄ−ＲＯＭデコーダ。
【請求項４】前記認識転送回路は、前記バッファメモリ
に一時記憶されているデジタルデータのセクタ毎のアド
レス情報が保持されるアドレスレジスタと、前記バッフ
ァメモリに一時記憶されているデジタルデータの読み出
しアドレスを発生する読出アドレス発生回路と、前記コ
マンドレジスタに格納された転送要求コマンドにより指
定されるアドレスと前記アドレスレジスタに保持されて
いるアドレス情報とを対比し、転送要求コマンドで指定
されるデータが前記バッファメモリに一時記憶されてい
ると判定したときに前記読出アドレス発生回路に読み出
し指令を与えるコマンド判定回路とを備える請求項２記
載のＣＤ−ＲＯＭデコーダ。