JPH07230364A

JPH07230364A - Ｃｄ−ｒｏｍデコーダ

Info

Publication number: JPH07230364A
Application number: JP2115194A
Authority: JP
Inventors: Shinichiro Tomizawa; 眞一郎富澤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-02-18
Filing date: 1994-02-18
Publication date: 1995-08-29

Abstract

(57)【要約】【目的】ＣＤ−ＲＯＭデコーダの動作を制御する制御
マイコンの負担を軽減する。【構成】アドレス情報レジスタ３１に取り込んで記憶
されたアドレス情報に対して、レンジチェック回路３２
が適正範囲にあるかどうかを判定する。インクリメント
回路３６は、アドレス情報レジスタ３１から読み出され
るアドレス情報に「１」を加算して連続するアドレス情
報を生成する。選択回路３９は、レンジチェック回路３
２の判定結果に応答して、アドレス情報が適正範囲にあ
ればアドレス情報レジスタ３１のアドレス情報を選択
し、適正範囲になけれればインクリメント回路３６のア
ドレス情報を選択して出力する。これにより、アドレス
情報の符号エラーが訂正され、制御マイコンへ正しいア
ドレス情報が転送される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンパクトディスクや
レーザディスクを読み出し専用メモリとして用いるＣＤ
−ＲＯＭ（ＬＤ−ＲＯＭ）システムにおいて、ディスク
から読み出されるＣＤ−ＲＯＭデータをホストコンピュ
ータからの指示に応答して転送するＣＤ−ＲＯＭデコー
ダに関する。

【０００２】

【従来の技術】従来よりデジタルオーディオに用いられ
ているコンパクトディスク（ＣＤ）をデジタルデータの
読み出し専用メモリ（ＲＯＭ）として活用するＣＤ−Ｒ
ＯＭシステムにおいては、ディスクから読み出されるＣ
Ｄ−ＲＯＭデータの信頼性を高めるために、読み出され
たＣＤ−ＲＯＭデータに対して符号エラーの訂正処理が
２重に施される。これらの訂正処理は、ディスクからデ
ジタルデータを読み出す再生ユニット側で１回目を実行
し、この再生ユニットに接続されるＣＤ−ＲＯＭデコー
ダで２回目を実行するように構成される。一般的に、１
回目の訂正処理に関しては、オーディオ用のＣＤプレー
ヤとの共通化が図られている。

【０００３】図４は、ＣＤ−ＲＯＭシステムの構成を示
すブロック図である。コンパクトディスク１に照射され
たレーザ光の反射光を受信するピックアップ部２は、そ
の反射光の強弱を電圧値の変化として取り出し、アナロ
グ信号処理部３に供給する。アナログ信号処理部３は、
ピックアップ部２より入力される信号から光ディスク１
に書き込まれたデジタルデータを読み取り、所定のフォ
ーマットに準じたデジタルデータをシリアルに出力す
る。デジタル信号処理部４は、アナログ信号処理部３か
ら出力されるデジタルデータに対してＣＤフォーマット
に従う信号処理を施し、ＣＤ−ＲＯＭデータを生成す
る。このデジタル信号処理部４での信号処理において
は、デジタルオーディオ用のＣＤシステムとの互換性が
保たれており、１４ビットで構成されるデジタルデータ
の８ビットへの復調や、リードソロモン符号に基づく符
号エラーの検出／訂正等が行われる。ＣＤ−ＲＯＭデコ
ーダ５は、デジタル信号処理部４から入力されるＣＤ−
ＲＯＭデータに対して再度符号エラーの訂正処理を施
し、符号エラーのないＣＤ−ＲＯＭデータとしてホスト
コンピュータへ転送する。バッファＲＡＭ６は、ＣＤ−
ＲＯＭデコーダ５に接続され、デジタル信号処理回路４
からＣＤ−ＲＯＭデコーダ５に取り込まれるＣＤ−ＲＯ
Ｍデータを所定の期間記憶する。そして、制御マイコン
７は、動作プログラムに従ってアナログ信号処理部３、
デジタル信号処理部４及びＣＤ−ＲＯＭデコーダ５のそ
れぞれの動作を制御し、各部が互いに正しいタイミング
で各種処理を実行できるようにしている。

【０００４】デジタル信号処理部４から出力されるＣＤ
−ＲＯＭデータは、図５に示すように、２３５２バイト
を１セクタとして構成され、同期信号（１２バイト）、
ヘッダ（４バイト）、ユーザデータ（２３３６バイト）
がそれぞれ割り当てられている。同期信号は、セクタの
先頭位置を示すもので、固定パターンとして各セクタの
始めに付されている。４バイトのヘッダは、さらに、デ
ィスク上のアドレスに相当する絶対時間の情報（分／秒
／フレーム番号：各１バイト）及びセクタ内のデータの
フォーマットを決定するモード識別コード（１バイト）
に割り当てられる。ＣＤ−ＲＯＭデータの場合、１セク
タのデータの内、同期信号１２バイトを除いた２３４０
バイトには、同期信号と同じパターンが発生しにくいよ
うにスクランブル処理が施されており、ＣＤ−ＲＯＭデ
コーダ５に入力される段階でディスクランブル処理が施
されて元のデータに戻される。

【０００５】図６は、ＣＤ−ＲＯＭデコーダ５の構成を
示すブロック図である。ディスクランブル回路１１は、
２３５２バイト（１セクタ）毎に入力されるＣＤ−ＲＯ
Ｍデータの内、１２バイトの同期信号を除く２３４０バ
イトに対してディスクランブル処理を施し、所定のフォ
ーマットに戻されたデータを出力する。書き込みバッフ
ァ１２は、ディスクランブル回路１１から出力されるデ
ータの内の２３３６バイトのユーザデータ取り込み、そ
のユーザデータを第１のデータバス１６を通じてバッフ
ァＲＡＭへ書き込む。ヘッダレジスタ１３は、ディスク
ランブル回路１１から出力されるデータから４バイトの
ヘッダを取り込み、そのヘッダ情報を第２のデータバス
１７から制御マイコン７へ転送する。同期信号検出回路
１４は、入力されるデータの各セクタの始まりに付され
た１２ビットの同期信号を検出し、入力されるＣＤ−Ｒ
ＯＭデータのセクタの始まりを示すタイミング信号を後
述する動作制御回路２４へ与える。また、同期信号が検
出されなかったときには、検出エラーを示すデータを第
２のデータバス１７から制御マイコン７へ転送する。エ
ラーフラグレジスタ１５は、ＣＤ−ＲＯＭデコーダ５の
前段に設けられたデジタル信号処理部４でのエラー訂正
処理でエラーが残されたことを示すエラーフラグを取り
込み、第２のデータバス１７から制御マイコン６へ転送
する。

【０００６】書き込みアドレス発生回路１８は、連続す
るアドレスを一定の周期で発生し、書き込みバッファ１
２からバッファＲＡＭ６へ書き込まれるＣＤ−ＲＯＭデ
ータの書き込みアドレスを指定する。先頭アドレス発生
回路１９は、各セクタの先頭がバッファＲＡＭ６に書き
込まれるときのアドレスを書き込みアドレス発生回路１
８から取り込み、１セクタ分のＣＤ−ＲＯＭデータの書
き込みが完了するまで保持した後、第１のデータバス１
６へ送出する。また、先頭アドレスは、後述する転送ア
ドレス発生回路２１のプリセットデータを生成するよう
に、第２のデータバス１７から制御マイコン７へ転送さ
れる。エラー訂正回路２０は、第２のデータバス１６へ
送出された先頭アドレスデータを取り込み、そのデータ
に基づいてバッファＲＡＭ６に書き込まれたＣＤ−ＲＯ
Ｍデータを順次読み出し、ユーザデータ内に設定される
エラー検出コード（ＥＤＣ）及びエラー訂正コード（Ｅ
ＣＣ）に基づいて符号エラーを検出して訂正する。ここ
で、所定の訂正処理が完了したデータは、再びバッファ
ＲＡＭ６へ書き込まれる。

【０００７】転送アドレス発生回路２１は、読み出しを
開始すべきＣＤ−ＲＯＭデータが書き込まれたバッファ
ＲＡＭ６のアドレスに対応したプリセットデータをロー
ドし、転送トリガ発生回路２２からの指示に応答して、
プリセットデータに対応するアドレスを先頭として連続
するアドレスを一定の周期で発生する。ここで発生する
アドレスは、第１のデータバス１６からバッファＲＡＭ
６に送られ、エラー訂正処理を終えたＣＤ−ＲＯＭデー
タの読み出しアドレスを指定する。転送バイトカウンタ
２３は、バッファＲＡＭ６から読み出すべきＣＤ−ＲＯ
Ｍデータのバイト数を示すデータをプリセットデータと
してロードした後、バッファＲＡＭ６からＣＤ−ＲＯＭ
データが読み出される毎にダウンカウントし、所定の数
のカウントを完了した時点で転送トリガ発生回路２２に
停止指示を与える。転送バッファ２４は、転送アドレス
発生回路２１が発生するアドレスに従って読み出された
ＣＤ−ＲＯＭデータを第１のデータバス１６を通して取
り込み、ホストコンピュータへ転送する。転送アドレス
発生回路２１及び転送バイトカウンタ２３にロードされ
るプリセットデータについては、先頭アドレス発生回路
１９から転送された先頭アドレス及びホストコンピュー
タから与えられる転送指示に基づいて制御マイコン７で
生成される。

【０００８】動作制御回路２５は、同期信号検出回路１
４から出力されるタイミング信号に基づき、エラー訂正
回路２０によるエラー訂正処理が完了するまでの期間を
計測し、動作完了を示すタイミング信号を発生する。エ
ラー訂正回路２０によるエラー訂正処理は、バッファＲ
ＡＭ６から１セクタ分のＣＤ−ＲＯＭデータを取り込ん
だ後にエラー訂正回路２０内部で行われ、その間バッフ
ァＲＡＭ６には、次のセクタのＣＤ−ＲＯＭデータの書
き込みが行われる。割り込み指示発生回路２６は、動作
制御回路２５からのタイミング信号、あるいは転送バイ
トカウンタ２３の停止指示を受け、制御マイコン７へ割
り込み指示を送信する。アナログ信号処理部３やデジタ
ル信号処理部４の動作制御を時分割処理で行っている制
御マイコン７は、割り込み指示発生回路２６からの割り
込み指示に応答し、それまでの処理動作を一旦中断して
ＣＤ−ＲＯＭデコーダ５に次の処理動作を実行させる。
例えば、割り込み指示発生回路２６からの割り込み指示
に応答し、他の処理動作を中断して転送トリガ発生回路
２２を起動させ、バッファＲＡＭ６からホストコンピュ
ータへのデータの転送を開始させるようにしている。

【０００９】以上のＣＤ−ＲＯＭシステムにおいては、
各セクタ毎のヘッダ情報が繰り返し取り出されて制御マ
イコン７へ取り込まれ、そのヘッダ情報の中のアドレス
情報によってホストコンピュータ側が要求しているセク
タが検出されることになる。

【００１０】

【発明が解決しようとする課題】各種のＣＤ−ＲＯＭデ
ータフォーマットの中で、ＣＤ−ＲＯＭＸＡ規格やＣ
Ｄ−Ｉで採用されているモード２フォーマットの場合、
エラー検出／訂正符号はヘッダを対象としていない。こ
のため、ＣＤ−ＲＯＭデコーダ５によるエラー訂正処理
の段階においては、ヘッダがエラーに対して保護されお
らず、ユーザデータと比較して信頼性が劣っている。そ
こで制御マイコン６では、エラーフラグレジスタ１５か
ら転送されるエラーフラグを参照し、ヘッダ情報が正し
いかどうかを判定した上でＣＤ−ＲＯＭデコーダ５に動
作指示を与えている。

【００１１】しかしながら、制御マイコン６において
は、アナログ信号処理部３及びデジタル信号処理部４の
動作制御と並行して、ヘッダ情報の判定やアドレス情報
の検出が行われるため、制御マイコン７の負担が大きく
なっている。特に、ヘッダにエラーが含まれているよう
な場合には、正しい情報を推定することが必要となり、
制御マイコン７の負担はさらに増大する。従って、制御
マイコン７の制御動作を高速化することが困難であり、
ＣＤ−ＲＯＭデコーダ５で取り扱えるデータ量が制限さ
れる。

【００１２】そこで本発明は、動作制御用のマイコンの
負担を低減し、高機能で使い勝手のよいＣＤ−ＲＯＭデ
コーダの提供を目的とする。

【００１３】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、ディスク媒体から読み出されるデジタルデータに対
し、データに含まれる誤りの訂正処理を施してコンピュ
ータ機器側へ転送するＣＤ−ＲＯＭデコーダにおいて、
ディスク媒体から一定の周期で連続して読み出される複
数種類のデータから規則性を有する特定データを選択し
て取り出す手段と、取り出された特定データの誤りを検
出する手段と、上記特定データに対して少なくとも１周
期後のデータを予測して上記規則性を維持できる補正デ
ータを生成する手段と、データの誤りが検出されたと
き、誤りを含む上記特定データを上記補正データに置き
換えて出力する手段と、を備えたことにある。

【００１４】

【作用】本発明によれば、所定の規則に従って連続する
データについて、その規則性が維持されなかったとき、
制御用のマイコンの指示に関係なく、そのデータの規則
性を維持できるような補正データが置き換えられて出力
される。このため、マイコンにはＣＤ−ＲＯＭデコーダ
から常に正しい連続データが入力されることになり、こ
の連続データに対してエラーの検出を行う必要がなくな
る。従って、ヘッダ情報に関するエラー検出動作の分だ
け制御用のマイコンの負担が軽減される。

【００１５】

【実施例】図１は、本発明の一実施例を示すブロック図
で、ＣＤ−ＲＯＭデコーダのアドレス情報判定部の構成
を示す。アドレス情報レジスタ３１は、ＣＤ−ＲＯＭデ
ータのセクタ毎に付された４バイトのヘッダ情報の内、
分、秒及びフレーム番号を表す３バイトのアドレス情報
を取り込んで記憶する。このアドレス情報は、各バイト
が２進化１０進数(BCD：Binary Coded Decimal)で表さ
れており、７５フレーム毎に１秒ずつ桁上げされ、さら
に６０秒（４５００フレーム）毎に１分ずつ桁上げされ
る。レンジチェック回路３２は、第１〜第３の判定部３
３〜３５よりなり、アドレス情報レジスタ３１から読み
出される分、秒、フレーム番号を表すアドレス情報が１
バイトずつ各判定部３３〜３５に入力される。第１の判
定部３３は、まずＢＣＤで表されるアドレス情報が各桁
とも０〜９の範囲にあるかどうかを判定し、さらに、そ
のアドレス情報の表す値が８１分以内であるかどうかを
判定して、何れかの判定でエラーを検出したときに判定
出力を立ち上げる。即ち、ＢＣＤの場合、１６進数のＡ
〜Ｆが現れることはなく、さらには、分を表す情報が８
１を越えることもないため、アドレス情報の表す値が
「Ａ７」や「９４」のように、Ａ〜Ｆを含むときや、８
２以上を示すときには、判定部３３がエラーと判定す
る。同様に、第２の判定部３４及び第３の判定部３５
は、アドレス情報が各桁とも０〜９の範囲にあるかどう
かを判定すると共に、各アドレス情報の表す値が、それ
ぞれ５９秒以内及び７４フレーム以内であるかどうかを
判定して、何れかの判定でエラーが検出されたときに判
定出力を立ち上げる。そして、各判定部３３〜３５の判
定出力を合成することで、各判定部３３〜３５の何れか
がエラーを検出したことを示す制御パルスを生成し、レ
ンジチェック回路３２の出力とする。

【００１６】インクリメント回路３６は、加算器３７及
び最終アドレス情報レジスタ３８からなり、アドレス情
報レジスタ３１から読み出したアドレス情報に「１」を
加算することで、インクリメントされたアドレス情報を
生成して記憶する。即ち、加算器３７がアドレス情報レ
ジスタ３１から読み出したアドレス情報に「１」を加算
してインクリメントされたアドレス情報を生成し、最終
アドレス情報レジスタ３８がそのインクリメントされた
アドレス情報を取り込んで記憶する。また、加算器３７
は、最終アドレス情報レジスタ３８からもアドレス情報
を読み出して取り込むことができるように構成されてお
り、レンジチェック回路３２の出力に応答して、アドレ
ス情報の取り込み先を選択する。ここで、インクリメン
ト回路３６がアドレス情報を取り込んで新たなアドレス
情報を生成すると、アドレス情報レジスタ３１には次の
アドレス情報が取り込まれる。選択回路３９は、アドレ
ス情報レジスタ３１及びインクリメント回路３６の最終
アドレス情報レジスタ３８から読み出されるアドレス情
報を受け取り、レンジチェック回路３２から出力される
制御パルスに応答して何れか一方を選択して出力する。

【００１７】レンジチェック回路３２がアドレス情報の
符号エラーを検出しなかった場合には、レンジチェック
回路３２が選択回路３９にアドレス情報レジスタ３１か
ら読み出されるアドレス情報を選択するように指示を与
える。同時に、加算器３７にアドレス情報レジスタ３１
から読み出されるアドレス情報を取り込むように指示を
与える。これにより、アドレス情報に符号エラーが含ま
れていなければ、図２に示すように、アドレス情報レジ
スタ３１に記憶されるアドレス情報がそのまま選択回路
３９から出力される。一方、レンジチェック回路３２が
アドレス情報の符号エラーを検出した場合には、レンジ
チェック回路３２が選択回路３９に最終アドレス情報レ
ジスタ３８から読み出されるアドレス情報を選択するよ
うに指示を与える。このとき、インクリメント回路３６
の最終アドレス情報レジスタ３８から読み出されるアド
レス情報は、１セクタ前のアドレス情報に「１」が加算
されたものであるため、１セクタ前のアドレス情報に連
続した内容を示している。例えば図２に示すように、ア
ドレス情報レジスタ３１に入力されるアドレス情報が符
号エラーによって「03:15:73」の次に「03:15:74」となるべ
きところ「03:15:A7」のようになったとしとても、最終ア
ドレス情報レジスタ３８に入力されるアドレス情報は「0
3:15:73」の次には「03:15:74」となる。ここで加算器３７
は、最終アドレスレジスタ３８から読み出されるアドレ
ス情報を取り込むことにより、符号エラーを含むアドレ
ス情報を取り込まないようにしている。従って、アドレ
ス情報にレンジエラーが含まれているときでも、最終ア
ドレス情報レジスタ３８から読み出されるアドレス情報
を選択して出力することにより、アドレス情報の規則性
を保つことができる。

【００１８】以上の構成によれば、入力されるアドレス
情報が符号エラーにより規則性を失ったときでも、その
アドレス情報に代えて、１セクタ前のアドレス情報から
生成される規則性が維持された補正用のアドレス情報が
出力され、符号エラーが訂正されたことになる。尚、符
号エラーを含むアドレス情報が連続して入力されると、
続けて最終アドレス情報レジスタ３８からアドレス情報
が読み出されることになるが、長期間符号エラーが続く
場合には、その他のデータ処理の信頼性が保てなくなる
ため、所定の数だけ符号エラーが続いたときには、デー
タ処理を停止する割り込み信号を発生するように構成す
ればよい。その場合には、レンジチェック回路３２の判
定出力に応答してカウント動作するカウンタを設け、そ
のカウンタのカウント値に従って割り込み信号を発生で
きるようにする。

【００１９】図３は、アドレス情報判定部と共にモード
識別コード判定部を備えたＣＤ−ＲＯＭデコーダの構成
を示すブロック図である。この図において、ディスクラ
ンブル回路１１、エラー訂正回路２０等、アドレス情報
判定部及びモード識別コード判定部以外は図６と同一で
あり、それぞれ同一符号で示される。ディスクランブル
回路１１に入力されるＣＤ−ＲＯＭデータは、ディスク
ランブル処理された後、ユーザデータが書き込みバッフ
ァ１２から第１のデータバス１６を通してバッファＲＡ
Ｍ６に書き込まれ、ヘッダがアドレス情報判定部及びモ
ード識別コード判定部にそれぞれ取り込まれる。

【００２０】アドレス情報判定部は、アドレス情報レジ
スタ３１、レンジチェック回路３２、インクリメント回
路３６、選択回路３９及び比較回路４０により構成され
る。この比較回路４０は、各レジスタ３１、３８から読
み出されるアドレス情報を受け取り、互いの情報の内容
が一致するかどうかを判定して、その結果に対応した制
御パルスを発生する。即ち、アドレス情報に符号エラー
が含まれているときには、アドレス情報レジスタ３１に
入力されるアドレス情報がインクリメント回路３６で生
成されるアドレス情報に一致しないため、比較回路４０
は、各レジスタ３１、３８から読み出されるアドレス情
報を比較することで符号エラーを検出する。

【００２１】モード識別コード判定部は、モード情報レ
ジスタ４１、最終モード情報レジスタ４２、選択回路４
３及び比較回路４４により構成される。モード情報レジ
スタ４１は、ＣＤ−ＲＯＭデータのセクタ毎に付された
４バイトのヘッダ情報の内、１バイトのモード識別コー
ドを取り込んで記憶する。最終モード情報レジスタ４２
は、モード情報レジスタ４１から読み出されるモード識
別コードを取り込んで記憶する。ここで、モード情報レ
ジスタ４１からモード識別コードが読み出されると、モ
ード情報レジスタ４１には次のモード識別コードが取り
込まれる。選択回路４３は、モード情報レジスタ４１及
び最終モード情報レジスタ４２から読み出されるモード
識別コードを受け取り、何れか一方を選択して出力す
る。比較回路４４は、各レジスタ４１、４２から読み出
されるモード識別コードを受け取り、互いの情報の内容
が一致するかどうかを判定して、その結果に対応した制
御パルスを発生する。即ち、アドレス情報判定部と同様
に、モード識別コードに符号エラーが含まれているとき
には、モード情報レジスタ４１に入力されるモード識別
コードが１セクタ前に最終モード情報レジスタ４２に記
憶されるモード識別コードに一致しないため、比較回路
４３は、各レジスタ４１、４２から読み出されるアドレ
ス情報を比較することで符号エラーを検出する。

【００２２】アドレス情報判定部のレンジチェック回路
３２及び各判定部の比較回路４０、４４の出力する制御
パルスは、それぞれ選択制御回路３０に与えられ、各部
の選択回路３９、４３の選択制御に用いられる。また、
エラーフラグレジスタ１５からエラーフラグがセットさ
れているかどうかを示す制御信号が、レンジチェック回
路３２及び比較回路４０、４４の出力と併せて選択制御
回路３０に入力され、選択回路３９、４３の選択制御が
行われる。この選択制御は、エラーフラグがセットされ
ているときには最終アドレス情報レジスタ３８のアドレ
ス情報と最終モード情報レジスタ４２のモード識別コー
ドとを選択し、リセットされているときにはアドレス情
報レジスタ３１のアドレス情報とモード情報レジスタ４
１のモード識別コードとを選択して第２のデータバス１
７へ出力するように行われる。また、エラーフラグレジ
スタ１５からの制御信号により、各選択回路３４、４３
をそれぞれ別々に選択制御することも可能である。

【００２３】従って、ディスクランブル回路１１から出
力される段階においてヘッダ情報に符号エラーが含まれ
ていたとしても、第２のデータバス１７へ出力される段
階ではエラー訂正が成されており、正しいアドレス情報
及びモード識別コードが制御マイコン７に転送される。

【００２４】

【発明の効果】本発明によれば、ＣＤ−ＲＯＭデコーダ
においてアドレス情報の符号エラーが検出されると同時
に、訂正されるため、このＣＤ−ＲＯＭデコーダの動作
を制御する制御マイコンへ常に正しいアドレス情報を転
送することができる。従って、制御マイコン側でアドレ
ス情報の判定を行う必要がなくなり、制御マイコンの負
担を軽減することができ、ＣＤ−ＲＯＭデコーダをホス
トコンピュータからの指示に迅速に対応させることがで
きるようになる。また、ＣＤ−ＲＯＭシステムの応用製
品において、制御マイコンの開発の負担を軽減できるた
め、汎用性を向上することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】アドレス情報判定部の動作を説明するタイミン
グ図である。

【図３】アドレス情報判定部及びモード識別コード判定
部を備えたＣＤ−ＲＯＭデコーダのブロック図である。

【図４】ＣＤ−ＲＯＭシステムの構成を示すブロック図
である。

【図５】ＣＤ−ＲＯＭデータのフォーマットを示す図で
ある。

【図６】従来のＣＤ−ＲＯＭデコーダの構成を示すブロ
ック図である。

【符号の説明】

１コンパクトディスク２ピックアップ部３アナログ信号処理部４デジタル信号処理部５ＣＤ−ＲＯＭデコーダ６バッファＲＡＭ７制御マイコン１１ディスクランブル回路１２書き込みバッファ１３ヘッダレジスタ１４同期信号検出回路１５エラーフラグレジスタ１６第１のデータバス１７第２のデータバス１８書き込みアドレス発生回路１９先頭アドレス発生回路２０エラー訂正回路２１転送アドレス発生回路２２転送トリガ発生回路２３転送バイトカウンタ２４転送バッファ２５動作制御回路２６割り込み指示発生回路３０選択制御回路３１アドレス情報レジスタ３２レンジチェック回路３３第１の判定部３４第２の判定部３５第３の判定部３６インクリメント回路３７加算器３８最終アドレス情報レジスタ３９選択回路４０比較回路４１モード情報レジスタ４２最終モード情報レジスタ４３選択回路４４比較回路

Claims

【特許請求の範囲】

【請求項１】ディスク媒体から読み出されるデジタル
データに対し、データに含まれる誤りの訂正処理を施し
てコンピュータ機器側へ転送するＣＤ−ＲＯＭデコーダ
において、ディスク媒体から一定の周期で連続して読み
出される複数種類のデータから規則性を有する特定デー
タを選択して取り出す手段と、取り出された特定データ
の誤りを検出する手段と、上記特定データに対して少な
くとも１周期後のデータを予測して上記規則性を維持で
きる補正データを生成する手段と、データの誤りが検出
されたとき、誤りを含む上記特定データを上記補正デー
タに置き換えて出力する手段と、を備えたことを特徴と
するＣＤ−ＲＯＭデコーダ。
【請求項２】ディスク媒体から読み出されるデジタル
データに対し、データに含まれる誤りの訂正処理を施し
てコンピュータ機器側へ転送するＣＤ−ＲＯＭデコーダ
において、ディスク媒体から一定の周期で連続して読み
出される複数種類のデータから一定の規則で変化する特
定データを取り出して記憶する第１のレジスタと、この
第１のレジスタに記憶された特定データに対して一定の
演算処理を施して１周期後の特定データを予測する演算
回路と、この演算回路の演算結果を１周期の間記憶する
第２のレジスタと、上記第１のレジスタに記憶された上
記特定データが適正範囲内にあるか否かを判定する比較
回路と、この比較回路の判定結果に従い、適正範囲内に
あるときには上記第１のレジスタの記憶内容を出力し、
ないときには上記第２のレジスタの記憶内容を出力する
選択回路と、を備えたことを特徴とするＣＤ−ＲＯＭデ
コーダ。