JPH10134526A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPH10134526A JPH10134526A JP8282166A JP28216696A JPH10134526A JP H10134526 A JPH10134526 A JP H10134526A JP 8282166 A JP8282166 A JP 8282166A JP 28216696 A JP28216696 A JP 28216696A JP H10134526 A JPH10134526 A JP H10134526A
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- error
- error correction
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- processing circuit
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Abstract
(57)【要約】
【課題】 光ディスクに記録されたデータのエラー訂正
処理を効率化することにより、光ディスクシステムにお
けるデータ処理速度を向上させることができる信号処理
回路を提供する。 【解決手段】 光ディスクに記録されたデータのＥＦＭ
復調を行うＣＤデコーダ１３とデータを一時的に格納す
るバッファメモリ１７とに接続され、ＣＤデコーダ１３
から入力されたデータをバッファメモリ１７の所定領域
に格納するＣＤインタフェース２９を有する信号処理回
路において、ＣＤデコーダ１３からの入力データをバッ
ファメモリ１７に格納する過程においてデータのエラー
検出を行う第１エラー検出器３３をＣＤインタフェース
２９内に設け、バッファメモリ１７に格納されたデータ
のエラー訂正を行うＰＱ復号手段３５とその訂正データ
のエラー検出を行う第２エラー検出器３７とを含むエラ
ー訂正処理部３１を設けた。
処理を効率化することにより、光ディスクシステムにお
けるデータ処理速度を向上させることができる信号処理
回路を提供する。 【解決手段】 光ディスクに記録されたデータのＥＦＭ
復調を行うＣＤデコーダ１３とデータを一時的に格納す
るバッファメモリ１７とに接続され、ＣＤデコーダ１３
から入力されたデータをバッファメモリ１７の所定領域
に格納するＣＤインタフェース２９を有する信号処理回
路において、ＣＤデコーダ１３からの入力データをバッ
ファメモリ１７に格納する過程においてデータのエラー
検出を行う第１エラー検出器３３をＣＤインタフェース
２９内に設け、バッファメモリ１７に格納されたデータ
のエラー訂正を行うＰＱ復号手段３５とその訂正データ
のエラー検出を行う第２エラー検出器３７とを含むエラ
ー訂正処理部３１を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、光学式ディスクに
記録されたオーディオデータや画像データ等を処理する
情報処理装置に用いられる信号処理回路に関するもので
あって、特に、エラー訂正処理に関するものである。
記録されたオーディオデータや画像データ等を処理する
情報処理装置に用いられる信号処理回路に関するもので
あって、特に、エラー訂正処理に関するものである。
【０００２】
【従来の技術】コンパクトディスク（ＣＤ）、コンパク
トディスクＲＯＭ（ＣＤ−ＲＯＭ）、追記型コンパクト
ディスク（ＣＤ−Ｒ）、デジタルビデオディスク（ＤＶ
Ｄ）等の光学式ディスクを用いた情報処理装置において
扱われるデータにはオーディオデータに限らずプログラ
ム、文字情報、画像情報等のデジタルデータが含まれ
る。このような光学式ディスクに記録されたデータは、
例えば、図５に示すようなシステムにより読み出され
る。
トディスクＲＯＭ（ＣＤ−ＲＯＭ）、追記型コンパクト
ディスク（ＣＤ−Ｒ）、デジタルビデオディスク（ＤＶ
Ｄ）等の光学式ディスクを用いた情報処理装置において
扱われるデータにはオーディオデータに限らずプログラ
ム、文字情報、画像情報等のデジタルデータが含まれ
る。このような光学式ディスクに記録されたデータは、
例えば、図５に示すようなシステムにより読み出され
る。
【０００３】図５は、ＣＤ−ＲＯＭに記録されたデータ
を読み出すためのシステムの構成を示し、このシステム
は検出部１１とＣＤデコーダ１３と信号処理回路１５と
バッファメモリ１７とシステム制御部１９とからなる。
この図において、ＣＤ−ＲＯＭ１０に記録されたデータ
は、検出部１１により電気信号として取り出され、ＣＤ
デコーダ１３でＥＦＭ（Eight to Fourteen Modulatio
n）復調およびエラー訂正がなされた後、信号処理回路
１５に入力される。この時、ＣＤデコーダ１３から信号
処理回路１５へ出力されるデータの構成の一例を図６に
示す。信号処理回路１５は、図６に示すように構成され
る２３５２バイトのデータを１セクタとして処理する。
ここでセクタとは、信号処理回路１９がデータを処理す
る単位である。図６に示す例では、１セクタは、同期信
号（１２バイト）とヘッダ（４バイト）とユーザデータ
（２０４８バイト）とＥＤＣコード（４バイト）と空白
スペース（８バイト）とＰパリティ（１７２バイト）と
Ｑパリティ（１０４バイト）とから構成される。
を読み出すためのシステムの構成を示し、このシステム
は検出部１１とＣＤデコーダ１３と信号処理回路１５と
バッファメモリ１７とシステム制御部１９とからなる。
この図において、ＣＤ−ＲＯＭ１０に記録されたデータ
は、検出部１１により電気信号として取り出され、ＣＤ
デコーダ１３でＥＦＭ（Eight to Fourteen Modulatio
n）復調およびエラー訂正がなされた後、信号処理回路
１５に入力される。この時、ＣＤデコーダ１３から信号
処理回路１５へ出力されるデータの構成の一例を図６に
示す。信号処理回路１５は、図６に示すように構成され
る２３５２バイトのデータを１セクタとして処理する。
ここでセクタとは、信号処理回路１９がデータを処理す
る単位である。図６に示す例では、１セクタは、同期信
号（１２バイト）とヘッダ（４バイト）とユーザデータ
（２０４８バイト）とＥＤＣコード（４バイト）と空白
スペース（８バイト）とＰパリティ（１７２バイト）と
Ｑパリティ（１０４バイト）とから構成される。
【０００４】信号処理回路１５はＣＤデコーダ１３から
ＥＦＭ復調されたデータを入力し、同期信号を検出する
ことによりセクタ（２３５２バイト）毎にデータ処理を
行う。ＣＤ−ＲＯＭデータの場合、オーディオデータの
場合に比べて高い信頼性が要求されるため、ＣＤデコー
ダ１３でＥＦＭ復調およびエラー訂正された後、デジタ
ル信号処理回路１５において、さらにエラー訂正が行わ
れる。一般的に、この時のエラー訂正は、特公平７−１
０１５４３号公報で開示されているような、データを２
次元配列した時に異なる方向に位置する複数シンボル
（シンボルとはエラー訂正する際のデータの単位であ
り、通常、１シンボルは８ビットである。）を符号系列
とするエラー訂正により行われる。すなわち、Ｐ系列の
復号（Ｐ復号）とＱ系列の復号（Ｑ復号）とによりエラ
ー訂正が行われる。エラー訂正されたデータはホストコ
ンピュータ２１に転送される。システム制御部１９は、
このような処理において、検出部１１、ＣＤデコーダ１
３および信号処理回路１５の動作を制御する。以下にこ
の時の制御について説明する。
ＥＦＭ復調されたデータを入力し、同期信号を検出する
ことによりセクタ（２３５２バイト）毎にデータ処理を
行う。ＣＤ−ＲＯＭデータの場合、オーディオデータの
場合に比べて高い信頼性が要求されるため、ＣＤデコー
ダ１３でＥＦＭ復調およびエラー訂正された後、デジタ
ル信号処理回路１５において、さらにエラー訂正が行わ
れる。一般的に、この時のエラー訂正は、特公平７−１
０１５４３号公報で開示されているような、データを２
次元配列した時に異なる方向に位置する複数シンボル
（シンボルとはエラー訂正する際のデータの単位であ
り、通常、１シンボルは８ビットである。）を符号系列
とするエラー訂正により行われる。すなわち、Ｐ系列の
復号（Ｐ復号）とＱ系列の復号（Ｑ復号）とによりエラ
ー訂正が行われる。エラー訂正されたデータはホストコ
ンピュータ２１に転送される。システム制御部１９は、
このような処理において、検出部１１、ＣＤデコーダ１
３および信号処理回路１５の動作を制御する。以下にこ
の時の制御について説明する。
【０００５】システム制御部１９は、デジタル信号処理
回路１５に対してデータ読み出し命令を出力し、信号処
理回路１５はこの命令を受信すると、セクタ毎にデジタ
ルデータをＣＤデコーダ１３から入力し、バッファメモ
リ１７に格納する。次に、システム制御部１９は信号処
理回路１５に対してデータ信号復号処理命令を出力す
る。信号処理回路１５はこの命令を受信すると、バッフ
ァメモリ１９からデータを読み出し、エラー検出処理を
行い、エラー検出結果を所定のレジスタに格納し、その
後、システム制御部１９に対して処理終了を通知する。
システム制御部１９は信号処理回路１５からの処理終了
の通知を受信すると、前述のレジスタに格納されたエラ
ー検出結果を読み出し、エラーの有無を判断する。エラ
ーが検出されなかった時は、次のセクタについて上記処
理を繰り返す。エラーが検出された時は、システム制御
部１９は信号処理回路１５に対してエラー訂正処理命令
を出力する。この時、信号処理回路１５は命令にしたが
いエラー訂正を行い、訂正結果を所定のレジスタに格納
する。エラー訂正処理が終了すると処理の終了をシステ
ム制御部１９に通知する。システム制御部１９は処理の
終了が通知されると次のセクタのデータについて同様の
処理を繰り返す。このような信号処理回路１５において
は、システム制御部１９と信号処理回路１５との間でセ
クタ毎に頻繁に制御信号のやりとりがされるため、デー
タ処理に時間がかかり、また、システム制御部１９に負
担がかかっていた。
回路１５に対してデータ読み出し命令を出力し、信号処
理回路１５はこの命令を受信すると、セクタ毎にデジタ
ルデータをＣＤデコーダ１３から入力し、バッファメモ
リ１７に格納する。次に、システム制御部１９は信号処
理回路１５に対してデータ信号復号処理命令を出力す
る。信号処理回路１５はこの命令を受信すると、バッフ
ァメモリ１９からデータを読み出し、エラー検出処理を
行い、エラー検出結果を所定のレジスタに格納し、その
後、システム制御部１９に対して処理終了を通知する。
システム制御部１９は信号処理回路１５からの処理終了
の通知を受信すると、前述のレジスタに格納されたエラ
ー検出結果を読み出し、エラーの有無を判断する。エラ
ーが検出されなかった時は、次のセクタについて上記処
理を繰り返す。エラーが検出された時は、システム制御
部１９は信号処理回路１５に対してエラー訂正処理命令
を出力する。この時、信号処理回路１５は命令にしたが
いエラー訂正を行い、訂正結果を所定のレジスタに格納
する。エラー訂正処理が終了すると処理の終了をシステ
ム制御部１９に通知する。システム制御部１９は処理の
終了が通知されると次のセクタのデータについて同様の
処理を繰り返す。このような信号処理回路１５において
は、システム制御部１９と信号処理回路１５との間でセ
クタ毎に頻繁に制御信号のやりとりがされるため、デー
タ処理に時間がかかり、また、システム制御部１９に負
担がかかっていた。
【０００６】このような問題に対し、システム制御回路
１９と信号処理回路１５との間の制御信号のやりとりの
回数を低減させる信号処理回路１５として、エラー訂正
実行回数を設定しておき、エラーの有無にかかわらず設
定された回数だけ全セクタのデータに対して同様に処理
を行うものがある。すなわち、エラー訂正処理におい
て、信号処理回路１５はシステム制御部１９からのデー
タ復号処理命令を受信すると、１セクタのデータに対し
てエラー訂正処理を所定回数だけ行い、所定回数のエラ
ー訂正終了後、エラー検出処理を行い、検出結果を所定
のレジスタに格納し、システム制御部１９に終了を通知
する。システム制御部１９は、訂正後の検出結果に基づ
き更なるエラー訂正を行うか否か判断し信号処理回路１
５を適宜制御する。このような信号処理回路１５では、
システム制御部１９と信号処理回路１５との間の制御の
やりとりは前述のものより低減され、システム制御部１
９の負担は大幅に軽減される。
１９と信号処理回路１５との間の制御信号のやりとりの
回数を低減させる信号処理回路１５として、エラー訂正
実行回数を設定しておき、エラーの有無にかかわらず設
定された回数だけ全セクタのデータに対して同様に処理
を行うものがある。すなわち、エラー訂正処理におい
て、信号処理回路１５はシステム制御部１９からのデー
タ復号処理命令を受信すると、１セクタのデータに対し
てエラー訂正処理を所定回数だけ行い、所定回数のエラ
ー訂正終了後、エラー検出処理を行い、検出結果を所定
のレジスタに格納し、システム制御部１９に終了を通知
する。システム制御部１９は、訂正後の検出結果に基づ
き更なるエラー訂正を行うか否か判断し信号処理回路１
５を適宜制御する。このような信号処理回路１５では、
システム制御部１９と信号処理回路１５との間の制御の
やりとりは前述のものより低減され、システム制御部１
９の負担は大幅に軽減される。
【０００７】
【発明が解決しようとする課題】しかし、この場合、全
てのセクタに対してエラー訂正処理が行われるため、エ
ラーがないデータを含むセクタに対しても不必要なエラ
ー訂正処理が行われる。通常、ＣＤデコーダ１３から出
力されるデータのエラー率は非常に低く、ほとんどの場
合、信号処理回路１５においてエラー訂正の必要はない
と考えられる。このため、前述の信号処理回路１５では
不必要なエラー訂正処理を繰り返すことが多くなり、結
果として処理速度の低下を招いている。今後、光ディス
クシステムを用いた情報処理装置の処理能力の向上に伴
い、光ディスクシステムにおけるデータ処理速度の向上
が要望され、その結果、上記のような信号処理回路にお
ける処理速度の低下は大きな問題となる。
てのセクタに対してエラー訂正処理が行われるため、エ
ラーがないデータを含むセクタに対しても不必要なエラ
ー訂正処理が行われる。通常、ＣＤデコーダ１３から出
力されるデータのエラー率は非常に低く、ほとんどの場
合、信号処理回路１５においてエラー訂正の必要はない
と考えられる。このため、前述の信号処理回路１５では
不必要なエラー訂正処理を繰り返すことが多くなり、結
果として処理速度の低下を招いている。今後、光ディス
クシステムを用いた情報処理装置の処理能力の向上に伴
い、光ディスクシステムにおけるデータ処理速度の向上
が要望され、その結果、上記のような信号処理回路にお
ける処理速度の低下は大きな問題となる。
【０００８】本発明は、上記問題を解決すべくなされた
ものであり、その目的とするところは、光ディスクに記
録されたデータのエラー訂正処理を効率化することによ
り、光ディスクシステムにおけるデータ処理速度を向上
させることができる信号処理回路を提供することにあ
る。
ものであり、その目的とするところは、光ディスクに記
録されたデータのエラー訂正処理を効率化することによ
り、光ディスクシステムにおけるデータ処理速度を向上
させることができる信号処理回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明に係る第１信号処
理回路は、光学式ディスクに記録されたデータに対しＥ
ＦＭ復調を行うデコード手段と、制御命令を出力するシ
ステム制御手段と、データを一時的に格納するバッファ
メモリとに接続され、前記デコード手段からＥＦＭ復調
後のデータをセクタ単位で入力し前記バッファメモリの
所定領域に格納するＣＤインタフェース手段を備えた信
号処理回路において、前記システム制御手段の制御に基
づいて、前記デコード手段からセクタ毎に入力されたデ
ータを前記バッファメモリの所定領域に前記セクタに対
応させて格納する過程において前記データのエラー検出
を行う前置エラー検出手段を前記ＣＤインタフェース手
段内に備え、前記バッファメモリに格納された前記デー
タに対して２系列の復号処理によりエラー訂正を行うＰ
Ｑ復号手段と、前記ＰＱ復号手段により訂正されたデー
タに対してエラー検出を行うエラー検出手段とを有する
エラー訂正処理手段を設け、前記システム制御手段の制
御に基づいて、前記前置エラー検出手段によるエラー検
出結果に基づきエラーが存在するときに前記ＰＱ復号手
段によりエラー訂正を行い、該エラー訂正後に前記エラ
ー訂正処理手段内のエラー検出手段によるエラー検出を
行う。
理回路は、光学式ディスクに記録されたデータに対しＥ
ＦＭ復調を行うデコード手段と、制御命令を出力するシ
ステム制御手段と、データを一時的に格納するバッファ
メモリとに接続され、前記デコード手段からＥＦＭ復調
後のデータをセクタ単位で入力し前記バッファメモリの
所定領域に格納するＣＤインタフェース手段を備えた信
号処理回路において、前記システム制御手段の制御に基
づいて、前記デコード手段からセクタ毎に入力されたデ
ータを前記バッファメモリの所定領域に前記セクタに対
応させて格納する過程において前記データのエラー検出
を行う前置エラー検出手段を前記ＣＤインタフェース手
段内に備え、前記バッファメモリに格納された前記デー
タに対して２系列の復号処理によりエラー訂正を行うＰ
Ｑ復号手段と、前記ＰＱ復号手段により訂正されたデー
タに対してエラー検出を行うエラー検出手段とを有する
エラー訂正処理手段を設け、前記システム制御手段の制
御に基づいて、前記前置エラー検出手段によるエラー検
出結果に基づきエラーが存在するときに前記ＰＱ復号手
段によりエラー訂正を行い、該エラー訂正後に前記エラ
ー訂正処理手段内のエラー検出手段によるエラー検出を
行う。
【００１０】本発明に係る第２信号処理回路は、第１信
号処理回路において、前記システム制御手段からの前記
制御命令に基づいて、前記ＣＤインタフェース手段およ
び前記エラー訂正処理手段を制御する内部制御手段をさ
らに設ける。
号処理回路において、前記システム制御手段からの前記
制御命令に基づいて、前記ＣＤインタフェース手段およ
び前記エラー訂正処理手段を制御する内部制御手段をさ
らに設ける。
【００１１】本発明に係る第３信号処理回路は、第１ま
たは第２信号処理回路において、前記ＣＤインタフェー
ス手段は前記前置エラー検出手段によるエラー検出結果
を前記バッファメモリの所定領域に前記データと対応づ
けて格納する。
たは第２信号処理回路において、前記ＣＤインタフェー
ス手段は前記前置エラー検出手段によるエラー検出結果
を前記バッファメモリの所定領域に前記データと対応づ
けて格納する。
【００１２】本発明に係る第４信号処理回路は、第１ま
たは第２信号処理回路において、前記ＣＤインタフェー
ス手段は前記前置エラー検出手段によるエラー検出結果
を前記システム制御手段に通知する。
たは第２信号処理回路において、前記ＣＤインタフェー
ス手段は前記前置エラー検出手段によるエラー検出結果
を前記システム制御手段に通知する。
【００１３】本発明に係る第５信号処理回路は、光学式
ディスクに記録されたデータに対しＥＦＭ復調を行うデ
コード手段と、制御命令を出力するシステム制御手段
と、データを一時的に格納するバッファメモリとに接続
され、前記デコード手段からＥＦＭ復調後のデータをセ
クタ単位で入力し前記バッファメモリの所定領域に格納
するＣＤインタフェース手段を備えた信号処理回路にお
いて、前記ＣＤインタフェース手段により前記バッファ
メモリに格納された前記データに対してエラー検出を行
うエラー検出手段と、該エラー検出手段によるエラー検
出結果に基づき、エラーが検出されたときに前記データ
に対して２系列の復号処理によりエラー訂正を行うＰＱ
復号手段とを有するエラー訂正処理手段と、前記エラー
訂正処理手段によるエラー検出結果に基づいてエラー訂
正処理の実行を制御する内部制御手段とを設ける。
ディスクに記録されたデータに対しＥＦＭ復調を行うデ
コード手段と、制御命令を出力するシステム制御手段
と、データを一時的に格納するバッファメモリとに接続
され、前記デコード手段からＥＦＭ復調後のデータをセ
クタ単位で入力し前記バッファメモリの所定領域に格納
するＣＤインタフェース手段を備えた信号処理回路にお
いて、前記ＣＤインタフェース手段により前記バッファ
メモリに格納された前記データに対してエラー検出を行
うエラー検出手段と、該エラー検出手段によるエラー検
出結果に基づき、エラーが検出されたときに前記データ
に対して２系列の復号処理によりエラー訂正を行うＰＱ
復号手段とを有するエラー訂正処理手段と、前記エラー
訂正処理手段によるエラー検出結果に基づいてエラー訂
正処理の実行を制御する内部制御手段とを設ける。
【００１４】本発明に係る第６信号処理回路は、第２ま
たは第５信号処理回路において、前記内部制御手段が、
前記ＰＱ復号手段にセクタ毎にデータのエラー訂正を行
わせ、該エラー訂正後、前記エラー訂正処理手段に前記
セクタのデータが訂正されたか否かを示す訂正実施フラ
グを設定させ、設定された前記訂正実施フラグを参照
し、参照した結果に基づいてデータが訂正されてない時
に前記エラー訂正処理手段内の前記エラー検出手段が前
記セクタのデータに対してエラー訂正を行わないように
前記エラー訂正処理手段を制御する。
たは第５信号処理回路において、前記内部制御手段が、
前記ＰＱ復号手段にセクタ毎にデータのエラー訂正を行
わせ、該エラー訂正後、前記エラー訂正処理手段に前記
セクタのデータが訂正されたか否かを示す訂正実施フラ
グを設定させ、設定された前記訂正実施フラグを参照
し、参照した結果に基づいてデータが訂正されてない時
に前記エラー訂正処理手段内の前記エラー検出手段が前
記セクタのデータに対してエラー訂正を行わないように
前記エラー訂正処理手段を制御する。
【００１５】本発明に係る第７信号処理回路は、第６信
号処理回路において、前記内部制御手段が、前記エラー
検出手段が前記データに対してエラーを検出しなくなっ
たときに、以降のエラー訂正処理を行わないように前記
エラー訂正処理手段を制御する
号処理回路において、前記内部制御手段が、前記エラー
検出手段が前記データに対してエラーを検出しなくなっ
たときに、以降のエラー訂正処理を行わないように前記
エラー訂正処理手段を制御する
【００１６】
【発明の実施の形態】以下、添付の図面を参照して本発
明に係る信号処理回路の一実施形態を説明する。図１に
本実施形態の信号処理回路２５の構成を示す。この図に
示すように、信号処理回路２５は、信号処理回路２５を
制御するシステム制御部１９と、ＣＤに記録されたデー
タをＥＦＭ復調およびエラー訂正するＣＤデコーダ１３
と、信号処理回路２５がデータを処理中にデータを一時
的に格納するバッファメモリ１７とに接続されている。
また、信号処理回路２５は、システム制御部１９の制御
に基づいて信号処理回路２５内の各機能部の動作を制御
する内部シーケンサ２７と、ＣＤデコーダ１３からのデ
ータを受信するＣＤインタフェース２９と、受信したデ
ータのエラー訂正を行うエラー訂正処理部３１とを備え
る。さらにＣＤインタフェース２９は第１エラー検出器
３３を有し、エラー訂正処理部３１はＰＱ復号器３５と
第２エラー検出器３７とを有する。尚、説明の簡単化の
ため、図１において、エラー検出／訂正処理に関係ない
機能部については省略している。
明に係る信号処理回路の一実施形態を説明する。図１に
本実施形態の信号処理回路２５の構成を示す。この図に
示すように、信号処理回路２５は、信号処理回路２５を
制御するシステム制御部１９と、ＣＤに記録されたデー
タをＥＦＭ復調およびエラー訂正するＣＤデコーダ１３
と、信号処理回路２５がデータを処理中にデータを一時
的に格納するバッファメモリ１７とに接続されている。
また、信号処理回路２５は、システム制御部１９の制御
に基づいて信号処理回路２５内の各機能部の動作を制御
する内部シーケンサ２７と、ＣＤデコーダ１３からのデ
ータを受信するＣＤインタフェース２９と、受信したデ
ータのエラー訂正を行うエラー訂正処理部３１とを備え
る。さらにＣＤインタフェース２９は第１エラー検出器
３３を有し、エラー訂正処理部３１はＰＱ復号器３５と
第２エラー検出器３７とを有する。尚、説明の簡単化の
ため、図１において、エラー検出／訂正処理に関係ない
機能部については省略している。
【００１７】光ディスクから読み出されたデータは、Ｃ
Ｄデコーダ１３においてＥＦＭ復調およびＣＩＲＣ符号
によるエラー訂正が行われ、そのデータの各バイトに対
するエラー情報とともに信号処理回路２５に入力され
る。信号処理回路２５は、入力データの同期信号を検出
することによりデータをセクタ単位で取り込み、セクタ
毎にデータをバッファメモリ１７の所定領域に格納す
る。この時のバッファメモリ１７におけるデータ領域の
割り振りを図２に示す。図２（ａ）に示すようにバッフ
ァメモリ１７内の領域は、所定の大きさを持つページ領
域に分割される。各ページ領域はセクタに対応づけら
れ、１セクタのデータが１ページに格納される。さらに
１ページは図２（ｂ）に示すように、同期信号、ヘッ
ダ、サブヘッダ、ユーザデータ、エラー検出バイト（Ｅ
ＤＢ）、エラーフラグおよび予備領域のそれぞれの領域
からなり、ＣＤデコーダ１３から信号処理回路２５に入
力された１セクタ分のデータ（図６で示されるフォーマ
ットの各データ）が図２（ｂ）に示されるそれぞれの領
域に対応して格納される。信号処理回路２５は、バッフ
ァメモリ１７に格納されたデータについてエラーが存在
する時はエラー訂正を行う。
Ｄデコーダ１３においてＥＦＭ復調およびＣＩＲＣ符号
によるエラー訂正が行われ、そのデータの各バイトに対
するエラー情報とともに信号処理回路２５に入力され
る。信号処理回路２５は、入力データの同期信号を検出
することによりデータをセクタ単位で取り込み、セクタ
毎にデータをバッファメモリ１７の所定領域に格納す
る。この時のバッファメモリ１７におけるデータ領域の
割り振りを図２に示す。図２（ａ）に示すようにバッフ
ァメモリ１７内の領域は、所定の大きさを持つページ領
域に分割される。各ページ領域はセクタに対応づけら
れ、１セクタのデータが１ページに格納される。さらに
１ページは図２（ｂ）に示すように、同期信号、ヘッ
ダ、サブヘッダ、ユーザデータ、エラー検出バイト（Ｅ
ＤＢ）、エラーフラグおよび予備領域のそれぞれの領域
からなり、ＣＤデコーダ１３から信号処理回路２５に入
力された１セクタ分のデータ（図６で示されるフォーマ
ットの各データ）が図２（ｂ）に示されるそれぞれの領
域に対応して格納される。信号処理回路２５は、バッフ
ァメモリ１７に格納されたデータについてエラーが存在
する時はエラー訂正を行う。
【００１８】信号処理回路２５がＣＤデコーダ１３でＥ
ＦＭ復調されたデータの取り込みを開始する際、システ
ム制御部１９は信号処理回路２５に対しエラー検出シー
ケンスの開始命令を出力する。この命令に基づき内部シ
ーケンサ２７はエラー検出シーケンスを開始する。図３
はこの時のＣＤインタフェース２９の動作を示すフロー
チャートである。図３に示すように、ＣＤインタフェー
ス２９は内部シーケンサ２７の制御の下、セクタ毎にＣ
Ｄデコーダ１３からデータを入力すると（Ｓ１）、図２
（ｂ）で示すページ構成を持つセクタに対応したページ
内の０００ｈ〜９２Ｆｈの領域にＣＤデコーダ１３から
の１セクタ分である２３５２バイトのデータを格納し、
ＥＤＢ領域にＣＤデコーダ１３からのエラー情報（２３
５２バイトの各バイト毎に１ビットのエラー情報を割り
当てるために２９４バイトからなる）を格納する（Ｓ
２）。
ＦＭ復調されたデータの取り込みを開始する際、システ
ム制御部１９は信号処理回路２５に対しエラー検出シー
ケンスの開始命令を出力する。この命令に基づき内部シ
ーケンサ２７はエラー検出シーケンスを開始する。図３
はこの時のＣＤインタフェース２９の動作を示すフロー
チャートである。図３に示すように、ＣＤインタフェー
ス２９は内部シーケンサ２７の制御の下、セクタ毎にＣ
Ｄデコーダ１３からデータを入力すると（Ｓ１）、図２
（ｂ）で示すページ構成を持つセクタに対応したページ
内の０００ｈ〜９２Ｆｈの領域にＣＤデコーダ１３から
の１セクタ分である２３５２バイトのデータを格納し、
ＥＤＢ領域にＣＤデコーダ１３からのエラー情報（２３
５２バイトの各バイト毎に１ビットのエラー情報を割り
当てるために２９４バイトからなる）を格納する（Ｓ
２）。
【００１９】データをバッファメモリ１７へ格納する
間、第１エラー検出器３３は同時に、入力されるデータ
に対してエラーを検出するためのＣＲＣ（巡回冗長符
号）検査を行う（Ｓ３）。ＣＲＣ検査の後、ＣＤインタ
フェース２９は、バッファメモリ１７内の上記データが
格納されたページにおける予備領域内の所定の領域にそ
の検出結果を示すフラグを格納する（Ｓ４）。これによ
り、ＣＤデコーダからの１セクタ分のデータとそのデー
タに対するエラー検出結果とがページにより関連付けら
れる。以降、処理すべきデータがなくなるまで（Ｓ
５）、上記ステップＳ１〜Ｓ４を繰り返す。
間、第１エラー検出器３３は同時に、入力されるデータ
に対してエラーを検出するためのＣＲＣ（巡回冗長符
号）検査を行う（Ｓ３）。ＣＲＣ検査の後、ＣＤインタ
フェース２９は、バッファメモリ１７内の上記データが
格納されたページにおける予備領域内の所定の領域にそ
の検出結果を示すフラグを格納する（Ｓ４）。これによ
り、ＣＤデコーダからの１セクタ分のデータとそのデー
タに対するエラー検出結果とがページにより関連付けら
れる。以降、処理すべきデータがなくなるまで（Ｓ
５）、上記ステップＳ１〜Ｓ４を繰り返す。
【００２０】ＣＤインタフェース２９があるセクタに対
するエラー検出結果をバッファメモリ１７に格納した
後、内部シーケンサ２７はシステム制御部１９にそのセ
クタに対するエラー検出処理の終了を通知する。以降、
同様に、内部シーケンサ２７の制御の下、ＣＤインタフ
ェース３３は第１エラー検出器３３においてセクタ毎に
ＣＤデコーダ１３から入力されたデータについてエラー
検出を行い、バッファメモリ１７にデータとともにこの
エラー検出結果を格納するという処理を繰り返す。
するエラー検出結果をバッファメモリ１７に格納した
後、内部シーケンサ２７はシステム制御部１９にそのセ
クタに対するエラー検出処理の終了を通知する。以降、
同様に、内部シーケンサ２７の制御の下、ＣＤインタフ
ェース３３は第１エラー検出器３３においてセクタ毎に
ＣＤデコーダ１３から入力されたデータについてエラー
検出を行い、バッファメモリ１７にデータとともにこの
エラー検出結果を格納するという処理を繰り返す。
【００２１】この間、システム制御部１９はバッファメ
モリ１７への格納が終了したセクタのデータについてエ
ラー訂正を行うためのエラー訂正シーケンスの開始命令
を信号処理回路２５に出力する。内部シーケンサ２７は
この命令に基づきエラー訂正処理部３１を制御する。以
下、この時のエラー訂正処理部３１の動作を図４のフロ
ーチャートを参照して説明する。
モリ１７への格納が終了したセクタのデータについてエ
ラー訂正を行うためのエラー訂正シーケンスの開始命令
を信号処理回路２５に出力する。内部シーケンサ２７は
この命令に基づきエラー訂正処理部３１を制御する。以
下、この時のエラー訂正処理部３１の動作を図４のフロ
ーチャートを参照して説明する。
【００２２】エラー訂正処理部３１は内部シーケンサ２
７による制御の下、バッファメモリ１７内に格納された
セクタのデータに対応するエラー検出結果を示すエラー
フラグを読み出し（Ｓ１１）、このエラーフラグをチェ
ックする（Ｓ１２）。この結果、そのセクタについてエ
ラーがない場合は、次のセクタのエラーフラグを読み出
す。このとき、次のセクタのデータがバッファメモリ１
７に格納されてない場合は、次のセクタのデータが格納
されるのを待ち、格納終了後にデータを読み出す。
７による制御の下、バッファメモリ１７内に格納された
セクタのデータに対応するエラー検出結果を示すエラー
フラグを読み出し（Ｓ１１）、このエラーフラグをチェ
ックする（Ｓ１２）。この結果、そのセクタについてエ
ラーがない場合は、次のセクタのエラーフラグを読み出
す。このとき、次のセクタのデータがバッファメモリ１
７に格納されてない場合は、次のセクタのデータが格納
されるのを待ち、格納終了後にデータを読み出す。
【００２３】エラーがある場合は、内部シーケンサ２７
はＰＱ復号器３５にエラー訂正処理（復号処理）実行命
令を出力する。この命令に基づきＰＱ復号器３５はバッ
ファメモリ１７から該当するセクタのデータを読み出し
て、まずＰ系列の復号処理（以下、「Ｐ復号」と称
す。）を行う（Ｓ１３）。Ｐ復号後のデータはバッファ
メモリ１７に格納され、Ｐ復号により訂正されたビット
がある場合は、訂正が実施されたことを示すエラー訂正
実施フラグをセットする（Ｓ１４）。次に、ＰＱ復号器
３５は再度バッファメモリ１７から該当するセクタのデ
ータを読み出し、Ｑ系列の復号処理（以下、「Ｑ復号」
と称す。）を行う（Ｓ１５）。Ｑ復号後のデータはバッ
ファメモリ１７に格納され、Ｑ復号により訂正されたビ
ットがある場合は、エラー訂正実施フラグをセットする
（Ｓ１６）。このエラー訂正実施フラグは内部シーケン
サ２７内の所定のレジスタに設定される。内部シーケン
サ２７はこのエラー訂正実施フラグを参照することによ
り、Ｐ復号およびＱ復号によっては完全に訂正できない
エラーの有無を認識できる。Ｐ復号またはＱ復号により
データが訂正された時は、そのデータに該当するエラー
フラグはリセットされる。このようなエラー訂正処理中
においても、信号処理回路２５は、別のセクタのデータ
に対してエラー検出を行い、バッファメモリ１７に格納
している。
はＰＱ復号器３５にエラー訂正処理（復号処理）実行命
令を出力する。この命令に基づきＰＱ復号器３５はバッ
ファメモリ１７から該当するセクタのデータを読み出し
て、まずＰ系列の復号処理（以下、「Ｐ復号」と称
す。）を行う（Ｓ１３）。Ｐ復号後のデータはバッファ
メモリ１７に格納され、Ｐ復号により訂正されたビット
がある場合は、訂正が実施されたことを示すエラー訂正
実施フラグをセットする（Ｓ１４）。次に、ＰＱ復号器
３５は再度バッファメモリ１７から該当するセクタのデ
ータを読み出し、Ｑ系列の復号処理（以下、「Ｑ復号」
と称す。）を行う（Ｓ１５）。Ｑ復号後のデータはバッ
ファメモリ１７に格納され、Ｑ復号により訂正されたビ
ットがある場合は、エラー訂正実施フラグをセットする
（Ｓ１６）。このエラー訂正実施フラグは内部シーケン
サ２７内の所定のレジスタに設定される。内部シーケン
サ２７はこのエラー訂正実施フラグを参照することによ
り、Ｐ復号およびＱ復号によっては完全に訂正できない
エラーの有無を認識できる。Ｐ復号またはＱ復号により
データが訂正された時は、そのデータに該当するエラー
フラグはリセットされる。このようなエラー訂正処理中
においても、信号処理回路２５は、別のセクタのデータ
に対してエラー検出を行い、バッファメモリ１７に格納
している。
【００２４】次に、内部シーケンサ２７は、前述のエラ
ー訂正実施フラグを参照することによりエラー訂正処理
後にデータが訂正されたか否かを判断する（Ｓ１７）。
訂正されたときすなわち訂正されたビットデータがある
ときは、第２エラー検出器３７が訂正後のデータについ
てＣＲＣ検査によるエラー検出を行なう（Ｓ１８）。そ
の後、ＣＲＣ検査の結果に基づいてエラーの有無を判断
し（Ｓ１９）、エラーが検出された時は、再度、ＰＱ復
号器３５によるＰ復号（Ｓ１３）およびＱ復号（Ｓ１
５）を実施し、エラーが検出されない時は次のセクタに
進む。
ー訂正実施フラグを参照することによりエラー訂正処理
後にデータが訂正されたか否かを判断する（Ｓ１７）。
訂正されたときすなわち訂正されたビットデータがある
ときは、第２エラー検出器３７が訂正後のデータについ
てＣＲＣ検査によるエラー検出を行なう（Ｓ１８）。そ
の後、ＣＲＣ検査の結果に基づいてエラーの有無を判断
し（Ｓ１９）、エラーが検出された時は、再度、ＰＱ復
号器３５によるＰ復号（Ｓ１３）およびＱ復号（Ｓ１
５）を実施し、エラーが検出されない時は次のセクタに
進む。
【００２５】エラー訂正実施フラグを参照した結果（Ｓ
１７）、エラー訂正が実施されていない時は、Ｐ復号お
よびＱ復号により訂正が不可能なエラーが存在すると判
断し、以降のエラー検出は行わないようにする。すなわ
ち、内部シーケンサ２７は、そのセクタのデータに対し
て訂正不可能なエラーが存在することをシステム制御部
１９に通知し（Ｓ２０）、そのセクタのデータに対する
処理を終了する。このように、信号処理回路２５は、そ
のセクタのデータのエラーが全て訂正されるかまたは訂
正不可能なエラーが確認されるまでＰＱ復号器３５によ
るエラー訂正を繰り返す（Ｓ１３〜Ｓ２０）。
１７）、エラー訂正が実施されていない時は、Ｐ復号お
よびＱ復号により訂正が不可能なエラーが存在すると判
断し、以降のエラー検出は行わないようにする。すなわ
ち、内部シーケンサ２７は、そのセクタのデータに対し
て訂正不可能なエラーが存在することをシステム制御部
１９に通知し（Ｓ２０）、そのセクタのデータに対する
処理を終了する。このように、信号処理回路２５は、そ
のセクタのデータのエラーが全て訂正されるかまたは訂
正不可能なエラーが確認されるまでＰＱ復号器３５によ
るエラー訂正を繰り返す（Ｓ１３〜Ｓ２０）。
【００２６】１つのセクタのデータについてエラー訂正
が終了すると、そのデータが最後のデータか否か判断し
（Ｓ２１）、最後のデータであるときは処理を終了す
る。最後のデータでないときは次のセクタに進み、以
降、全てのセクタのデータが終了するまで（Ｓ２１）、
上記の処理Ｓ１１〜Ｓ２１を繰り返す。
が終了すると、そのデータが最後のデータか否か判断し
（Ｓ２１）、最後のデータであるときは処理を終了す
る。最後のデータでないときは次のセクタに進み、以
降、全てのセクタのデータが終了するまで（Ｓ２１）、
上記の処理Ｓ１１〜Ｓ２１を繰り返す。
【００２７】以上のようにして、本実施形態の信号処理
回路２５は、ＣＤデコーダ１３から入力されたＥＦＭ復
調されたデータをバッファメモリ１７に格納する際にエ
ラー検出を行い、その検出結果をデータと共にセクタ毎
にバッファメモリ１７に格納する。その後、バッファメ
モリ１７に格納されたデータに対して、エラー検出結果
を参照してエラー訂正を実行するか否かの判断を行い、
エラーが存在するセクタのデータに対してのみエラー訂
正を行うことにより、不必要なエラー訂正を行わない。
回路２５は、ＣＤデコーダ１３から入力されたＥＦＭ復
調されたデータをバッファメモリ１７に格納する際にエ
ラー検出を行い、その検出結果をデータと共にセクタ毎
にバッファメモリ１７に格納する。その後、バッファメ
モリ１７に格納されたデータに対して、エラー検出結果
を参照してエラー訂正を実行するか否かの判断を行い、
エラーが存在するセクタのデータに対してのみエラー訂
正を行うことにより、不必要なエラー訂正を行わない。
【００２８】また、信号処理回路２５において、内部シ
ーケンサ２７が上記動作を制御するため、システム制御
部１９からセクタ毎にエラー訂正命令を受信する必要が
なくなり、信号処理回路１９とシステム制御部１９との
間の煩雑な制御信号のやりとりを低減し、データ処理時
間を短縮するとともにシステム制御部１９の負荷を軽減
できる。
ーケンサ２７が上記動作を制御するため、システム制御
部１９からセクタ毎にエラー訂正命令を受信する必要が
なくなり、信号処理回路１９とシステム制御部１９との
間の煩雑な制御信号のやりとりを低減し、データ処理時
間を短縮するとともにシステム制御部１９の負荷を軽減
できる。
【００２９】さらに、本実施形態では、エラー訂正処理
中にデータが訂正されたか否かを示す訂正実施フラグを
設定し、この訂正実施フラグを参照して訂正不可能なエ
ラーがあると判断したとき、または第２エラー検出器３
７によるエラー検出の結果、エラーが無くなったとき
に、以降のエラー検出および訂正処理を行わないように
する。これにより、エラー訂正回数を最適に設定できる
ため、効率よく訂正処理が行える。また、第１エラー検
出器３３に加えて第２エラー検出器３７を設けたことに
より、ＣＤデコーダ１３から入力されたデータのエラー
検出を行いバッファメモリ１７へ格納するとともに、並
行して、別のセクタのデータのエラー訂正を処理できる
ため処理速度を向上させることができる。
中にデータが訂正されたか否かを示す訂正実施フラグを
設定し、この訂正実施フラグを参照して訂正不可能なエ
ラーがあると判断したとき、または第２エラー検出器３
７によるエラー検出の結果、エラーが無くなったとき
に、以降のエラー検出および訂正処理を行わないように
する。これにより、エラー訂正回数を最適に設定できる
ため、効率よく訂正処理が行える。また、第１エラー検
出器３３に加えて第２エラー検出器３７を設けたことに
より、ＣＤデコーダ１３から入力されたデータのエラー
検出を行いバッファメモリ１７へ格納するとともに、並
行して、別のセクタのデータのエラー訂正を処理できる
ため処理速度を向上させることができる。
【００３０】尚、上記の説明では、ＣＤデコーダ１３か
らのデータをバッファメモリ１７に格納する際のエラー
検出の結果をデータとともにバッファメモリ１７に格納
したが、バッファメモリ１７に格納する代わりにエラー
検出結果をシステム制御部１９に通知してもよく、これ
により、システム制御部１９がセクタにおけるエラーの
存在を認識し、エラーが存在するセクタのデータのみに
対してエラー訂正処理を行うように信号処理回路２５を
制御してもよい。
らのデータをバッファメモリ１７に格納する際のエラー
検出の結果をデータとともにバッファメモリ１７に格納
したが、バッファメモリ１７に格納する代わりにエラー
検出結果をシステム制御部１９に通知してもよく、これ
により、システム制御部１９がセクタにおけるエラーの
存在を認識し、エラーが存在するセクタのデータのみに
対してエラー訂正処理を行うように信号処理回路２５を
制御してもよい。
【００３１】
【発明の効果】本発明の第１信号処理回路によれば、Ｃ
Ｄインタフェース手段において、デコーダ手段から入力
されたデータがバッファメモリに格納される際にエラー
検出が行われ、バッファメモリに格納された後、エラー
検出結果が参照されてエラー訂正実行の判断が行われ
る。これにより、不必要なエラー訂正処理が行われず
に、エラーが存在するデータに対してのみエラー訂正処
理が行われ、また、前置エラー検出手段とエラー検出手
段との双方で並行してエラー検出が行われるため、デー
タ処理時間が短縮される。
Ｄインタフェース手段において、デコーダ手段から入力
されたデータがバッファメモリに格納される際にエラー
検出が行われ、バッファメモリに格納された後、エラー
検出結果が参照されてエラー訂正実行の判断が行われ
る。これにより、不必要なエラー訂正処理が行われず
に、エラーが存在するデータに対してのみエラー訂正処
理が行われ、また、前置エラー検出手段とエラー検出手
段との双方で並行してエラー検出が行われるため、デー
タ処理時間が短縮される。
【００３２】本発明の第２信号処理回路によれば、内部
制御手段がシステム制御手段からの制御命令に基づき、
ＣＤインタフェース手段およびエラー訂正処理手段を制
御する。これにより、エラー訂正処理において、システ
ム制御手段と信号処理回路との間の煩雑な信号のやりと
りがなくなるため、信号処理回路におけるデータ処理時
間が短縮され、かつ、システム制御手段の負担が軽減さ
れる。
制御手段がシステム制御手段からの制御命令に基づき、
ＣＤインタフェース手段およびエラー訂正処理手段を制
御する。これにより、エラー訂正処理において、システ
ム制御手段と信号処理回路との間の煩雑な信号のやりと
りがなくなるため、信号処理回路におけるデータ処理時
間が短縮され、かつ、システム制御手段の負担が軽減さ
れる。
【００３３】本発明の第３信号処理回路によれば、エラ
ー検出結果がバッファメモリに格納される。このエラー
検出結果がエラー訂正を開始する前に参照され、信号処
理回路においてバッファメモリに格納されたデータに対
してエラー訂正を実行するか否かの判断がなされること
により、不必要なエラー訂正処理が行われないため、デ
ータ処理時間が短縮される。
ー検出結果がバッファメモリに格納される。このエラー
検出結果がエラー訂正を開始する前に参照され、信号処
理回路においてバッファメモリに格納されたデータに対
してエラー訂正を実行するか否かの判断がなされること
により、不必要なエラー訂正処理が行われないため、デ
ータ処理時間が短縮される。
【００３４】本発明の第４信号処理回路によれば、エラ
ー検出結果がシステム制御手段に直接通知される。これ
により、システム制御手段においてエラー訂正の必要が
あるデータに対してのみエラー訂正するように信号処理
回路に対して制御命令が出力されるため、データ処理時
間が短縮される。
ー検出結果がシステム制御手段に直接通知される。これ
により、システム制御手段においてエラー訂正の必要が
あるデータに対してのみエラー訂正するように信号処理
回路に対して制御命令が出力されるため、データ処理時
間が短縮される。
【００３５】本発明の第５信号処理回路によれば、前記
エラー検出手段によりエラーが検出されなかったとき、
または、前記ＰＱ復号手段によるエラー訂正が不可能に
なったときに、エラー訂正処理手段による以降のエラー
検出およびエラー訂正が行われないため、不必要なエラ
ー訂正処理が行われず、データ処理時間が短縮される。
エラー検出手段によりエラーが検出されなかったとき、
または、前記ＰＱ復号手段によるエラー訂正が不可能に
なったときに、エラー訂正処理手段による以降のエラー
検出およびエラー訂正が行われないため、不必要なエラ
ー訂正処理が行われず、データ処理時間が短縮される。
【００３６】本発明の第６信号処理回路によれば、ＰＱ
復号手段によるエラー訂正後、データが訂正されたか否
かを示す訂正実施フラグが設定され、この訂正実施フラ
グが参照され、以降のエラー訂正手段によるエラー訂正
を行うか否かの判断がなされることにより、不必要なエ
ラー訂正処理が行われないため、データ処理時間が短縮
される。
復号手段によるエラー訂正後、データが訂正されたか否
かを示す訂正実施フラグが設定され、この訂正実施フラ
グが参照され、以降のエラー訂正手段によるエラー訂正
を行うか否かの判断がなされることにより、不必要なエ
ラー訂正処理が行われないため、データ処理時間が短縮
される。
【００３７】本発明の第７信号処理回路によれば、エラ
ー検出手段によるエラー検出後、データに対してエラー
が検出されなくなったときに、以降のエラー訂正処理が
行われないため、不必要なエラー訂正処理が繰り返され
ず、データ処理時間が短縮される。
ー検出手段によるエラー検出後、データに対してエラー
が検出されなくなったときに、以降のエラー訂正処理が
行われないため、不必要なエラー訂正処理が繰り返され
ず、データ処理時間が短縮される。
【図１】 本発明に係る信号処理回路のブロック図。
【図２】 バッファメモリのページ構成図。
【図３】 ＣＤインタフェースのエラー検出動作を示す
フローチャート。
フローチャート。
【図４】 信号処理回路の復号処理動作を示すフローチ
ャート。
ャート。
【図５】 ＣＤ−ＲＯＭシステムの構成図。
【図６】 ＣＤ−ＲＯＭフォーマットの一例を示す図。
１０…ＣＤ（コンパクトディスク） １１…検出部 １３…ＣＤデコーダ １５…信号処理回路 １７…バッファＲＡＭ １９…システム制御部 ２１…ホストコンピュータ ２５…本実施形態の信号処理回路 ２７…内部シーケンサ ２９…ＣＤインタフェース ３１…エラー訂正処理部 ３３…第１エラー検出器 ３５…ＰＱ復号器 ３７…第２エラー検出器。
Claims (7)
- 【請求項１】 光学式ディスクに記録されたデータに対
しＥＦＭ復調を行うデコード手段と、制御命令を出力す
るシステム制御手段と、データを一時的に格納するバッ
ファメモリとに接続され、前記デコード手段からＥＦＭ
復調後のデータをセクタ単位で入力し前記バッファメモ
リの所定領域に格納するＣＤインタフェース手段を備え
た信号処理回路において、 前記システム制御手段の制御に基づいて、前記デコード
手段からセクタ毎に入力されたデータを前記バッファメ
モリの所定領域に前記セクタに対応させて格納する過程
において前記データのエラー検出を行う前置エラー検出
手段を前記ＣＤインタフェース手段内に備え、 前記バッファメモリに格納された前記データに対して２
系列の復号処理によりエラー訂正を行うＰＱ復号手段
と、前記ＰＱ復号手段により訂正されたデータに対して
エラー検出を行うエラー検出手段とを有するエラー訂正
処理手段を設け、 前記システム制御手段の制御に基づいて、前記前置エラ
ー検出手段によるエラー検出結果に基づきエラーが存在
するときに前記ＰＱ復号手段によりエラー訂正を行い、
該エラー訂正後に前記エラー訂正処理手段における前記
エラー検出手段によるエラー検出を行うことを特徴とす
る信号処理回路。 - 【請求項２】 請求項１に記載の信号処理回路におい
て、前記システム制御手段からの前記制御命令に基づい
て前記ＣＤインタフェース手段および前記エラー訂正処
理手段を制御する内部制御手段をさらに設けたことを特
徴とする信号処理回路。 - 【請求項３】 請求項１または請求項２に記載の信号処
理回路において、前記ＣＤインタフェース手段は前記前
置エラー検出手段によるエラー検出結果を前記バッファ
メモリの所定領域に前記データと対応づけて格納するこ
とを特徴とする信号処理回路。 - 【請求項４】 請求項１または請求項２に記載の信号処
理回路において、前記ＣＤインタフェース手段は前記前
置エラー検出手段によるエラー検出結果を前記システム
制御手段に通知することを特徴とする信号処理回路。 - 【請求項５】 光学式ディスクに記録されたデータに対
しＥＦＭ復調を行うデコード手段と、制御命令を出力す
るシステム制御手段と、データを一時的に格納するバッ
ファメモリとに接続され、前記デコード手段からＥＦＭ
復調後のデータをセクタ単位で入力し前記バッファメモ
リの所定領域に格納するＣＤインタフェース手段を備え
た信号処理回路において、 前記ＣＤインタフェース手段により前記バッファメモリ
に格納された前記データに対してエラー検出を行うエラ
ー検出手段と、該エラー検出手段によるエラー検出結果
に基づき、エラーが検出されたときに前記データに対し
て２系列の復号処理によりエラー訂正を行うＰＱ復号手
段とを有するエラー訂正処理手段と、 前記エラー訂正処理手段によるエラー検出結果に基づい
てエラー訂正処理の実行を制御する内部制御手段とを設
けたことを特徴とする信号処理回路。 - 【請求項６】 請求項２または請求項５に記載の信号処
理回路において、前記内部制御手段は、前記ＰＱ復号手
段にセクタ毎にデータのエラー訂正を行わせ、該エラー
訂正後、前記エラー訂正処理手段に前記セクタのデータ
が訂正されたか否かを示す訂正実施フラグを設定させ、
設定された前記訂正実施フラグを参照し、参照した結果
に基づいてデータが訂正されてない時に前記エラー訂正
処理手段内の前記エラー検出手段が前記セクタのデータ
に対してエラー訂正を行わないように前記エラー訂正処
理手段を制御することを特徴とする信号処理回路。 - 【請求項７】 請求項６に記載の信号処理回路におい
て、前記内部制御手段は、前記エラー訂正処理手段内の
前記エラー検出手段が前記データに対してエラーを検出
しなくなったときに、以降のエラー訂正処理を行わない
ように前記エラー訂正処理手段を制御することを特徴と
する信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28216696A JP3710232B2 (ja) | 1996-10-24 | 1996-10-24 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28216696A JP3710232B2 (ja) | 1996-10-24 | 1996-10-24 | 信号処理回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005155705A Division JP4166232B2 (ja) | 2005-05-27 | 2005-05-27 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10134526A true JPH10134526A (ja) | 1998-05-22 |
| JP3710232B2 JP3710232B2 (ja) | 2005-10-26 |
Family
ID=17648967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28216696A Expired - Fee Related JP3710232B2 (ja) | 1996-10-24 | 1996-10-24 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3710232B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003516598A (ja) * | 1999-09-10 | 2003-05-13 | 松下電器産業株式会社 | 誤り訂正装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119773A (ja) * | 1985-11-19 | 1987-06-01 | Sanyo Electric Co Ltd | 誤り訂正方法 |
| JPH0612791A (ja) * | 1992-06-30 | 1994-01-21 | Pioneer Electron Corp | Ｃｄ−ｒｏｍ再生装置 |
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