JPS6260319A - 誤り訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、誤り訂正能力を有するブロック符号データを
受入れて復号化する際に用いられる誤り訂正回路に関す
る。

〔発明の技術的背景とその問題点〕

近年、ディジタル通信技術の発展に伴い、誤り訂正符号
が盛んに利用されている。とりわけ衛星通信、移動通信
のように伝送路の信頼性が低い無線ディジタル通信にお
いては誤り訂正技術は不可欠の技術であり、さらに近年
は磁気記録装置へのディジタル信号の記録再生にも誤り
訂正技術が広く利用されている。誤り訂正符号は大きく
分けてブロック符号、畳込み符号に大別されるが、なか
でも巡回符号を用いたブロック符号は種々の冗長度や誤
り訂正能力をもつものが数多く知られており、広く利用
されている。

ところで、巡回符号のうちＢＣＨ（ポーズ・チョードリ
・オッケンジエム）符号は、ランダム誤りを訂正する符
号であり、２ビット以上の誤り位置決定のためのアルゴ
リズムとしてビーターソンの方法、バーレンカンブの方
法、あるいはマツシイの方法等、種々の方式が提案され
ている。しかし、これらの方法は、いずれも学術的には
ともかくとして極めて複雑な演算を必要とすることから
実用上有用な方法とは言い難く、一般には２ビット以上
の訂正にはあまり使用されていないというのが実状であ
った。

〔発明の目的〕

本発明は、このような事情に基づきなされたもので、そ
の目的とするところは、極めて簡易な方法で、２ビット
以上の誤り位置を確定することができる誤り訂正回路を
提供することにある。

〔発明の概要〕

本発明は、情報ビットと冗長ビットとで構成される受入
データを生成多項式で除算してシンドロームを求めるシ
ンドローム検出手段と、訂正可能なビット誤りに対応す
るシンドロームを順次出力する記憶装置と、この記憶装
置から順次出力されるシンドロームと前記シンドローム
検出手段で検出されたシンドロームとを比較して両者の
一致不一致を検出する比較手段と、前記２つのシンドロ
ームが一致したときの前記記憶手段のアドレスを用いて
前記受入信号の誤りビットを訂正する誤りビット訂正手
段とを具備したことを特徴としている。

〔発明の効果〕

本発明によれば、記憶装置から順次出力されるシンドロ
ームと、シンドローム検出手段で検出されたシンドロー
ムとを比較して、両者が一致したときの前記記憶装置の
アドレスを用いてビット誤りを訂正するようにしている
。このため、２ビット以上の誤り訂正を複雑なアルゴリ
ズムを用いることなく行なうことができる。したがって
、回路構成の簡単化、これによる通信システム、磁気記
録装置等の信頼性向上に寄与できる。このような効果は
訂正可能なビット数が増えれば増える程一層顕著に現れ
る。

また、この発明ではシンドロームから直接誤りビット位
置を示すデータを検出するのではなく、誤り訂正可能な
シンドロームのみを記憶した記憶装置のアドレスを用い
て誤り訂正を行なうようにしているので、記憶容量の低
減化および誤り位置データのサーチ時間の短縮化を図る
ことができる。

〔発明の実施例〕

以下、本発明の詳細な説明する。

ここでは−例としてＢＣＨ符号を用いる場合について考
える。

いま、誤り訂正符号の符号語Ｍ（×）がガロア体ＧＦ（
ＣＩ）の元で構成され、その生成多項式％式％）（７） 元により定められているとき、符号語Ｍ（Ｘ）はＧ（Ｘ
）で割切れる。このような符号語Ｍ（Ｘ）を採用すれば
、入力された符号ＩＭ’　　（Ｘ）が生成多項式でＧ（
ｘ＞で割切れるかどうかによって誤り発生の有無がわか
る。

いま、入力された符号１ｉＭ’　　（Ｘ）が伝送誤りを
含む場合、符号ＩＭ’　　（Ｘ）をＧ（Ｘ）で除算した
余りはＯにはならない。誤りが生じたビットを“１″、
その他を○”とする符号列をＥ　（Ｘ）とすると、 Ｍ’　　（Ｘ）＝Ｍ　（Ｘ）＋Ｅ　（Ｘ）（「±」は法
２加算）であるから、Ｍ’　　（Ｘ）をＧ（Ｘ）で除算
した余りは、Ｅ（Ｘ）／Ｇ（Ｘ）の余りと等しい。この
余りをシンドローム５（Ｘ）と呼ぶ。このシンドローム
Ｓ＜Ｘ＞がρビットまでの誤りの全てのパターンについ
て異なる値をとり得れば、シンドロームＳ　（Ｘ）から
λビットまでの誤りを訂正することができる。

第１図は本発明の一実施例を示す図である。すなわち、
この誤り訂正回路は、受入データＭ′（Ｘ＞をシンドロ
ーム検出回路１１に入力して前述したシンドロームＳ　
（Ｘ）を求める一方、カウンタ１２から順次出力される
誤り位置を示すデータをアドレスとしてシンドローム発
生ＲＯＭ１３から上記アドレスに対応したシンドローム
Ｓ′（Ｘ）を発生させる。そして、このシンドローム発
生ＲＯＭ１３から出力されるシンドロームＳ′（Ｘ＞と
上記シンドローム検出回路１１から出力されるシンドロ
ーム５（Ｘ）とを比較回路１４で比較し、両者が一致し
たときに上記シンドローム発生ＲＯＩＶ１１３のアドレ
スに基づき、誤りビット反転回路１５において受入デー
タＭ’　　（Ｘ）の誤りビットを反転させるようにした
ものである。

いま、受入データＭ’　　（Ｘ）が符号ビット長３１（
情報ビット長１６、冗長ビット長１５）で、３ビツトま
での誤りを訂正できる（３１．１６）のＢＣＨ符号であ
るとする。そして、生成多項式を、ｇ（Ｘ）　−Ｘｌ　
’　＋Ｘｌ　ｌ　＋Ｘ１０　＋Ｘ９＋　Ｘ　８　＋　Ｘ
　７　＋　Ｘ　＋１　＋　Ｘ　３　＋×２＋Ｘ＋１ とする。

このような３１ビツトの受入データＭ’　　（Ｘ）が、
シンドローム検出回路１１に入力されると、シンドロー
ム検出回路１１では受入データＭ’　　（Ｘ）を生成多
項式ｇ＜Ｘ）で除算してシンドローム５（Ｘ）を算出す
る。シンドロームＳ　（Ｘ）は、生成多項式ｇ（Ｘ）の
次数が１５であるから１５ビツトのデータとなる。

例えば下位１６ビツト目が誤ったとすると、シンドロー
ムは、ＸＩＳをｇ（ｘ）で除算した余りであるから、 Ｓ　（Ｘ）　＝Ｘ１１　＋Ｘ１０　＋Ｘ”　＋Ｘ”＋Ｘ
’　＋Ｘ’！　＋Ｘ３　＋Ｘ２　＋Ｘ＋１ となる。従って、シンドローム検出回路１１からは、 なるシンドロームが出力される。

また、例えば下位４ビツト目、１６ビツト目、１７ビツ
ト目の３ビツトのデータが誤ったとすると、シンドロー
ムＳ（×）は、Ｘｉ　Ｂ　＋Ｘｉ　＆　＋×３をＱ　（
Ｘ）で割った余りであるから、Ｓ　（Ｘ）＝Ｘ１２＋Ｘ
７＋Ｘ８＋Ｘ’＋Ｘ’　＋Ｘ３　＋１ となる。したがって、シンドローム検出回路１１からは
、 なるシンドロームが出力される。

第２図にシンドロームＳ　（Ｘ）検出の一例を示す。な
お、この例では簡単のために生成多項式が、ｏ’　　　
（Ｘ）　　＝Ｘ　５　＋Ｘ２　　＋１である場合の例を
示した。

すなわち、まずデータ入力に先だって遅延回路２１．２
２，２３，２４．２５が全てクリアされる。次に高次の
ビットから順次シリアルに入力された受入データは、Ｅ
Ｘ−ＯＲ回路２６において、遅延回路２５の出力信号と
排他的論理和され、遅延回路２１に与えられる。遅延回
路２１に入力されたビットデータは、所定のクロックに
従って遅延回路２′２〜２５まで順次シフトされるが、
遅延回路２２と２３との間のＥＸ−ＯＲ回路２７におい
て再び遅延回路２５の出力と排他的論理和がとられる。

シンドロームＳ　＜Ｘ＞は、受入データの最後のビット
がシンドローム検出回路１１に入光され、ざらにＥＸ−
ＯＲ回路２６を介して遅延回路２１から出力された時に
遅延回路２１〜２５の出力信号として得られる。上述し
た１５次の生成多項式（１（Ｘ）の場合にも、遅延回路
が１５段になるだけで第２図の回路と全く同じ原理の検
出回路を構成することができる。

このようにして得られたシンドローム５（Ｘ）は、比較
回路１４の第１入力端子に入力される。

一方、カウンタ１２は、高速クロックφを導入して順次
カウントアツプし、そのカウント値をシンドローム発生
ＲＯＭ１３にアドレスとして出力する。この実施例の場
合、（３１，１６）のＢＣＨ符号で３ビツトまでの誤り
を訂正できるから、訂正できる誤りの数は、１ビット誤
りが３ｔｃｔ＝３１通り、２ビット誤りが３　Ｉ　Ｃ２
＝４６５通り、３ビット誤りが３１０３　＝４４９５通
りである。したがつて、シンドローム発生ＲＯＭ１３に
は、約５０００通りのシンドロームが記憶されていれば
良く、カウンタ１２からのアドレスＡＤは１２ビツトで
与えられる。

シンドローム発生ＲＯＭ１３のアドレス（０）で規定さ
れる記憶場所には、受入データに誤りがなかったことを
知らせる（ＯＯ・・・００）のデータが記憶されている
。また、アドレス（１）で示される場所にはＸ３０に誤
りが発生したときのシンドロームが記憶されている。ま
た、アドレス（２）で示される記憶場所には、Ｘ２９に
誤りを生じたときのシンドロームが記憶されている。さ
らに、（４９９１’）のアドレスで示される記憶場所に
は、Ｘ２＋Ｘｌ　＋ＸＯに誤りが発生した時のシンドロ
ームが記憶されている。このように１ビット誤り、２ビ
ット誤り、３ピット誤りの全てのパターンに対応するシ
ンドロームがＲＯＭ１３に記憶されている。そして、こ
れらのシンドロームＳ’　　（Ｘ）は、比較回路１４の
第２入力端子に入力され、ここでシンドローム検出回路
１１がら出力されるシンドロームＳ　（Ｘ）と比較され
る。

カウンタ１２は、（０）から（４９９２）になったとき
にカウントを停止する。この間に比較回路１４において
両人力データの一致が検出されたら、比較回路１４はカ
ウンタ１２にカウント停止信号Ｃ８を出力する。このカ
ウント停止信号Ｏ８が入力すると、カウンタはカウント
動作を停止して、その時にＲＯＭ１３のアドレスＡＤを
保持する。

このアドレスＡＤは、誤りビット反転回路１５に与えら
れる。

誤りビット反転回路１５は、たとえば第３図に示すよう
構成されている。すなわち、カウンタ１２から出力され
た１２ビツトのアドレスＡＤは。

ＲＯＭなどで構成されたデコーダ３１によってビット誤
り位置を示す３１ビツトのビット誤り位置データＥ（Ｘ
）に変換される。

例えば下位１ビツト目、２ビツト目、３ビツト目の３ビ
ツトのデータが誤ったとすると、デコーダ３１の入力は
、 であり、その出力は、 となる。なお、デコーダ３１の入力が（０）であるとき
は、受入データに誤りが生じていないことを示す。この
場合、デコーダ３１の出力Ｅ（Ｘ）も（００・・・００
）となる。また、デコーダ３１の入力が（４９９２）で
ある場合には、４ビツト以上の誤りを生じたことを意味
するので、この場合には（１１・・・１１）なるデータ
を出力する。

一方、受入データＭ’（Ｘ）は、３１ビツトのシフトレ
ジスタ３２にシリアルに入力される。３１ビツトの受入
データの全てのビットがシフトレジスタ３２に格納され
たら、受入データはシフトレジスタ３２から３１ビツト
のラッチ回路３３にラッチされる。そして、各ビットデ
ータは各々ＥＸ−ＯＲ回路３４ｓ　、３４２、−．３４
３１　（７）一方の入力に与えられる。一方、デコーダ
３１がらの誤り位置データＥ（Ｘ＞の各ビットデータも
各々ＥＸ−ＯＲ回路３４１．３４２　、・・・、３４３
１の他方の入力に与えられる。また、デコーダ３１の出
力はＡＮＤ回路３５にも入力されている。

いま、受入データに誤りがないときは、デコーダ３１の
出力は、全て“ＯＩＴであるから、受入データは、ＥＸ
−０＾回路３４１、．３４２　、・・・。

３４３１によっては何等左右されず、そのまま出力され
る。

一方、受入データに３ビツト以下の誤りがある場合には
、デコーダ３１からは誤り位置に１″が立ったデータが
出力されるので、入力データは、ＥＸ−ＯＲ回路３４１
，３４２　、・・・、３４３１によって反転され、これ
によって誤りが訂正されたデータＭ（Ｘ＞がＸＥ−ＯＲ
回路３４ｉ　、３４２　。

・・・、３４３１から出力される。

また、４ビツト以上の誤りが生じた場合には、デコーダ
３１の出力が全て“１″になるので、ＡＮＤ回路３５の
出力が′Ｏ″から“１″に反転し、これが誤り検出信号
ＥＲＲとして出力される。

このように本実施例によれば、シンドローム発生ＲＯＭ
１３、カウンタなどを用いた極めて簡単な回路構成によ
り、また複雑なアルゴリズムを−切用いることなく２ビ
ツト以上のランダム誤りを訂正でき、誤り訂正符号の実
用化に大きく寄与することは明らかである。しかも、訂
正可能なシンドロームだけを比較する方式を採用してい
るので、シンドローム発生ＲＯＭ１３の容量を少なくで
き、検索時間も短縮できる。

なお、本発明は、上述した実施例に限定されるものでは
ない。

例えば、上述した実施例ではカウンタ１２から出力され
る１２ビツトのアドレスＡＤをＲＯＭなどからなるデコ
ーダ３１に導入して３１ビツトの誤り位置を示すデータ
Ｅ’（Ｘ）を出力させるようにしたが、第４図に示すよ
うにアドレスデータＡＤ杏１５ビットで構成し、このア
ドレスＡＤを５ビツトずつに３分割して各分割アドレス
ＡＤ！、ＡＤ２　。

ＡＣ３で１ビツトの誤り位置をバイナリ−表示するよう
にしても良い。

例えば３１ビツトの受入データのうち２ビツト目と６ビ
ツト目と７ビツト目とにビット誤りが生じたとすると、 Ａ　Ｄ　＝　００１１１　００１１０　０００１０Ａ　
Ｄ　１　　＝　０００１０ ＡＣ２＝００１１０ ＡＣ３＝００１１１ で与えるようにする。

これらアドレスＡＤｔ　、ＡＣ２、ＡＣ３は、コンパレ
ータ４１．４２．４３の第１入力端子にそれぞれ入力さ
れる。一方、コンパレータ４１〜４３の各第１入力端子
にはカウンタ４４がらの５とットデータが入力されてい
る。カウンタ４４は高速クロックφに従ってカウントア
ツプするので、高速クロックφの２番目のパルスがカウ
ンタに導入された時コンパレータ４１から１″が出力さ
れ、６番目のパルスがカウンタ４４に導入されたときコ
ンパレータ４２から“１″が出力され、７番目のパルス
がカウンタ４４に導入されたときコンパレータ４３から
“１″が出力される。これらコンパレータ４１〜４３は
、ＯＲ回路４５に導入されているので、ＯＲ回路４５か
らクロックφの２．６．７番目のパルスに対応して１１
１１１が出力される。

一方、受入データＭ’　　（Ｘ）は、シフトレジスタ４
６に導入され、このシフトレジスタも高速クロックφに
よって駆動されている。そして、シフトレジスタ４６の
出力とＯＲ回路４５の出力とをＥＸ−ＯＲ回路４７に導
入している。したがって、シフトレジスタ４６から出力
されるごットデータのうち誤りのあるビットがＥＸ−Ｏ
Ｒ回路４７に入力されるとき、ＯＲ回路４５から“１′
′が出力されるので、ＥＸ−ＯＲ回路４７からは誤りビ
ットの訂正された受入データＭ（Ｘ）が出力される。

このような構成であれば、アドレスＡＤのビット数は多
少増えるものの、カウンタ４４のカウントアツプに同期
してＯＲ回路４５から誤りビットに対応したデータがシ
リアルに出力されるので、第３図に示したような３１ビ
ツトのシフト１ノジスタ３２、ラッチ回路３３および３
１個のＥＸ−ＯＲ回路３４１〜３４３１を必要としない
という利点がある。

この他：本発明はシンドロームを発生させる記憶装置と
してＲＡ〜１や磁気ディスクなど他の記憶装置を用いる
ようにしてもよい。

また、巡回符号の種類はＢＣＨに限らず、シンドローム
からビット誤り位置を特定できる誤り訂正能力を有する
符号であれば、この発明を適用可能である。

【図面の簡単な説明】

第１図は本発明の一実施例に係る誤り訂正回路のブロッ
ク図、第２図は同誤り訂正回路におけるシンドローム検
出回路の一例を示すブロック図、第３図は同誤り訂正回
路における誤りビット反転回路の一例を示すブロック図
、第４図は本発明の他の実施例に係る誤り訂正回路の一
部を示すブロック図である。 ２１〜２５・・・遅延回路、３２・・・シフトレジスタ
、３３・・・ラッチ回路。

Claims (3)

【特許請求の範囲】
1. （１）情報ビットと冗長ビットとで構成された受入デー
   タを生成多項式で除算してシンドロームを求めるシンド
   ローム検出手段と、訂正可能なビット誤りに対応するシ
   ンドロームを順次出力する記憶装置と、この記憶装置か
   ら順次出力されるシンドロームと前記シンドローム検出
   手段で検出されたシンドロームとを比較して両者の一致
   不一致を検出する比較手段と、前記２つのシンドローム
   が一致したときの前記記憶手段のアドレスを用いて前記
   受入信号の誤りビットを訂正する誤りビット訂正手段と
   を具備したことを特徴とする誤り訂正回路。
2. （２）前記受入信号のシンドロームが０でなく、かつ訂
   正可能なシンドロームのいずれにも一致しないとき、前
   記受入データに誤りがあつたことだけを知らせるデータ
   を出力するものであることを特徴とする特許請求の範囲
   第１項記載の誤り訂正回路。
3. （３）前記記憶手段のアドレスは、受入データのビット
   数をバイナリー表示できるビット数で構成された分割ア
   ドレスを、訂正可能なビット数分だけ備えて構成され、
   前記誤りビット訂正手段は、前記各分割アドレスで示さ
   れるビット位置を順次訂正するものであることを特徴と
   する特許請求の範囲第１項記載の誤り訂正回路。