DE2827067C2 - Logikschaltung - Google Patents

Description

a) daß wenigstens eine Steuereinrichtung (66, 88; 122, 136; 180, 182; 204, 218) vorhanden ist, welcher das erste Eingangssignal zugeführt wird, um selektiv wenigstens ein Aktivierungssignal zu erzeugen,

b) daß das erste Eingangssignal ein digitales Signal ist, welches wenigstens drei diskrete logische Pegel aufweist,

c) daß eine Anordnung logischer Verknüpfungsglieder (64,68,70,72,74,78,82,84,86; 114,116,

J 118, 120, 124, 126, 132, 134, 146; 178, 186, 190, "■'' * 196, 200, 202) vorhanden ist, welcher das erste und das zweite Eingangssignal sowie das Aktivierungssignal zugeführt werden, um ein binäres Ausgangssignal zu erzeugen, welches für eine aus einer Vielzahl von logischen Funktionen repräsentativ ist,

d) daß das zweite Eingangssignal ein binäres Signal ist und

,e) daß die Anordnung logischer Verknüpfungsglieder auf das Aktivierungssignal, das binäre Signal und das digitale Signal anspricht, um ■ '■ festzulegen, welche logische Funktion aus der Vielzahl der logischen Funktionen durch das binäre Ausgangssignal dargestellt ist.

2. Logikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung (66, 88;

'Ί22, 136; 180, 182; 204, 218) eine erste Halbleiter-Schalteinrichtung aufweist, die auf das digitale Signal anspricht, damit das Aktivierungssignal das Vorhandensein des digitalen Signals auf einem ersten logischen Pegel unter den wenigstens drei diskreten logischen Pegeln anzeigt.

3. Logikschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Halbleiter-Schalteinrichtung ein ßezugssignal (Vim") empfängt und das digitale Signal mit dem Bezugssignal vergleicht, um das Vorhandensein des digitalen Signals auf dem ersten logischen Pegel zu erfassen.

4. Logikschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Anordnung logischer Verknüpfungsglieder (64,68,70,72,74,78,82,84,86; 114, 116, 118, 120, 124, 126, 132, 134, 146; 178, 186, 190, 196, 200, 202) eine zweite Halbleiter-Schalteinrichtung aufweist, die auf das digitale Signal anspricht, um wenigstens eine Funktion der Vielzahl der logischen Funktionen zu erzeugen, und daß die zweite Hälbleiter-Schalteinrichtung einen Übergang des digitalen Signals zwischen einem zweiten logischen Pegel und wenigstens einem dritten logischen Pegel unter den wenigstens drei logischen Pegeln erfaßt.

5. Logikschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die zweite Halbleiter-Schalteinrichtung ein Bezugssignal (Vob)empfängt und das digitale Signal mit dem Bezugssignal vergleicht, um den Übergang des digitalen Signals zwischen dem zweiten und dem wenigstens dritten logischen Pegel zu erfassen.

6. Logikschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Anordnung logischer Verknüpfungsglieder (64,68,70,72,74,78,82,84,86; 114, 116, 118, 120,124, 126,132, 134,146; 178, 186, i90, 196, 2O0, 202) wenigstens eine Funktion der Vielzahl der durch die zweite Halbleiter-Schalteinrichtung erzeugten logischen Funktionen zur Darstellung durch das binäre Ausgangssignal nur dann wählt, wenn das Aktivierungssignal anzeigt, daß das digitale Signal nicht auf dem ersten logischen Pegel ist.

Die Erfindung betrifft eine Logikschaltung nach dem Oberbegriff des Patentanspruchs 1.

Eine weit verbreitete integrierte Logikschaltung, bei welcher die Anschlüsse jeweils in zwei Reihen

20' angeordnet sind, hat vierzehn bis sechzehn Anschlußklemmen. Dies führt zu dem nachteiligen Ergebnis, daß die Anzahl der Eingänge und Ausgänge für eine solche Logikschaltung durch die Anzahl der Anschlüsse begrenzt ist. Daher sind dem Fachmann beim Entwurf von integrierten Logikschaltungen durch diese Gegebenheiten Grenzen gesetzt. Er ist also durch die Anzahl der Eingänge und der Ausgänge, welche durch die ausgewählte !.ogikschaltung verarbeitet werden können, bestimmten Beschränkungen unterworfen. Oftmals ermöglicht ein zusätzlicher Eingang, daß eine weitere logische Funktion in derselben Logikschaltung verwirklicht werden kann.

Weiterhin kann es vorkommen, daß zwei verschiedene Benutzer ähnliche Funktionen in einer integrierten Logikschaltung benötigen. Diese Funktionen sind jedoch oft so weit verschieden, daß der Hersteller nicht beiden Forderungen der Benutzer gerecht werden kann, zumindest nicht mit derselben integrierten Logikschaltung, und zwar wegen der Begrenzungen bei den Anschlüssen. Es ist bereits versucht worden, beide Funktionen auf einem einzigen Chip einer Logikschaltung unterzubringen, wobei jedoch die Metallisierung auf dem Chip für die zwei verschiedenen Anwendungsfälle verändert wurden, um die entsprechende logische Funktion zu ändern, damit die Anforderungen der Benutzer erfüllt werden konnten. Diese Vorgehensweise hat sich jedoch als unzweckmäßig erwiesen, weil unterschiedliche Typen von Schaltungen und entsprechende Prüfeinrichtungen erforderlich sind und außerdem auch die Verarbeitungsschrine sowie die Herstellungsschritte für diese Schaltungen unterschiedlich sind. Aus der US-PS 35 38 443 ist eine integrierte Logikschaitung bekannt, bei der einer Mehrzahl von Eingängen ebenso viele NAND-Gatter nachgeschaltet sind, um so wenigstens zwei binäre Eingangssignale aufnehmen und wenigstens ein binäres Ausgangssignal erzeugen zu können. Dieses binäre Ausgangssignal stellt dabei eine Funktion aus einer Mehrzahl von logischen Funktionen dar.

Weiterhin beschreibt die DE-OS 25 13 192 eine ähnliche Schaltungsanordnung mit mehreren Verknüpfungsgliedern für unterschiedliche Verknüpfungsfunktionen. Dieser Schaltungsanordnung werden zu verknüpfende EingangssignaJe zugeführt, um aufgrund eines Verknüpfungsergebnisses ein Ausgangssignal zu erhalten. Die Verknüpfungsfunktionen sind mittels eines über einen Steuereingang zugeführten Steuersignals umsteuerbar.

ίο

hine ähnliche Schaltungsanordnung zur Aufnahme von wenigstens zwei binären Eingangssignal und zur Erzeugung von wenigstens einem binären Ausgangssijsnal ist in IBM Techn. Discl. Bull.. Band 15. Nr. 1. Juni 1972. Seite II. beschrieben, wobei hwr drei oder vier -, Steuerleitungen vorgesehen sind, um verschiedene logische Kombinationen zu erzeugen.

Weiterhin beschreibt die DE-OS 25 09 731 ein sogenanntes universelles Schaltnetz zur Verknüpfung binärer Schaltvariabler, bei dem eine Anzahl steuerba- :<· rer Zellen mit je vier mit je einem Anschluß verbundenen Strompfaden vorgesehen ist. Zwischen die Strompfade sind Stromschalteinrichtungen gekoppelt, die mehrere Eingangsklemmen für ausgewählte Schaltvariable aufweisen. Dadurch soll eine Verknüpfung von ι, mehreren Schaltvariablen nach allen Schaltfunktionen ermöglicht werden.

Weiterhin ist es aus der US-PS 39 69 633 und der US-PS 38 32 576 bekannt, ein digitales Signal mit (mehreren Werten einer integrierten MOS-Schaltung ;u 'zuzuführen, um so die Anzahl der Eingangsanschlüsse zu , !verringern. In Abhängigkeit vom Wert des digitalen ; (Eingangssignals entsteht so an mehreren Ausgangsklemmen eine bestimmte Vereinigung von binären ' Ausgangssignalen. r>

Schließlich ist noch aus der DE-OS 22 03 875 eine Anordnung für ternäre Logik bekannt, mit der Nachrichten in drei Phasen verarbeitet und übermittelt werden können, um so eine verringerte Anzahl von Leitern oder Kanälen zu benötigen. jn

i Der Erfindung liegt dagegen die Aufgabe zugrunde, , feine Logikschaltung der eingangs näher genannten An zu schaffen, welche ohne Erhöhung der Anzahl der ■ Anschlüsse getrennte und verschiedene logische Funktionen ausführen kann, wie sie bei zwei verschiedenen hs Benutzern auftreten können.

Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.

Gemäß der Erfindung ist der wesentliche Vorteil erreichbar, daß eine Logikschaltung geschaffen ist, bei ad welcher die gewünschte logische Funktion über einen der Dateneingänge der Logikschaltung eingestellt werden kann.

Weiterhin ist gemäß der Erfindung der Vorteil erreichbar, daß mit einer einzigen integrierten Logik- a~> !schaltung zwei unterschiedliche Anwendungsfälle abgedeckt werden können, bei welchen für unterschiedliche ^Benutzer verschiedene bestimmte logische Funktionen von derselben Logikschaltung ausgeführt werden können.

Gernäß der Erfindung werden die Vielseitigkeit und die Flexibilität bei einer hinsichtlich ihrer Anschlüsse begrenzten integrierten Logikschaltung im Hinblick auf verschiedene einstellbare logische Funktionen wesentlich verbessert.

Die F i g. 1B ist ein elektrisches Schaltschema einer emittergekoppelt«! Logikschaltung, welche üblicherweise verwendet wird, um das Logikdiagramm der F i g. 1A gerätetechnisch zu verwirklichen. Die Schaltung arbeitet zwischen einer positiven Gleichspannung ω» VCC von 0 Volt oder Massepotential und einer negativen Versorgungsspannung VEE von — 5P Volt. Eine erste Logikstufe 28 weist Transistoren 30, jZ und 34 auf, die in einer Differentialanordnung geschaltet sind, um die logische Funktion A oder B zu bilden, wie es bei emittergekoppelten Logikschaltungen üblich ist. Die Bases, der drei Transistoren 30, 32 und 34 sind jeweils mit dem Eingang A, dem Eingang B und VBB verbunden, wobei VdB und VBB" Vorspannungen von - 1,3 Volt bzw. -2.8 Volt sind, welche durch ein (nicht dargestelltes) entsprechendes Vorspannungsnetzwerk innerhalb der Logikschaltung erzeugt werden. Der Block 36 enthält eine zweite Logikstufe, so daß der Eingang B mit einem Paar von Diffcrentialtransistoren 38 und 40 verbunden ist. wobei gemeinsam mit dem Kollektorwiderstand 42 und der Vorspannung VBB die Funktion /? in herkömmlicher Weise gebildet wird. Eine Aktivierungsstufe 43 empfängt den Eingang S an der Klemme 10 und verschiebt den Eingang über den Transistor 44 und die Diode 46 durch eine entsprechende Spannungsänderung auf das Paar von Differentialtransistoren 48 und 50. Diese drei Transistoren und die D^:odc gemeinsam mit dem Vorspannungswidcrstand 52 und der Stromquelle 54 bilden die Aktivierungsstufe herkömmlicher Art. um Aktivierungssignale an den Kollektoren der Transistoren 48 und 50 zu erzeugen, welche in selektiver Weise entweder_die Funktion A + B des Blockes 28 oder die Funktion B des Blockes 36 zu "aktivieren, indem ein Strom durch das entsprechende Differentialpaar erzeugt wird. Diese Aktivierung oder Reihenaktivierung ist herkömmlichen emittergekoppelten Logikschaltungen gemeinsam. Die Ausgangsstufe 56 nimmt das logische Signal von den Blöcken 28 und 36 an der Basis des Transistors 58 auf, um die Logikfunktion zu übertragen, welche an dem Vorspannungswiderstand 60 und der Ausgangsklemme 26 auftritt.

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen

Fig. IA, IB und IC ein Logikdiagramm, ein Schaltungsdiagramm und eine Wahrheitstabelle einer logischen Funktion, welche durch bekannte emittergekoppelie Logikschaltungen verwirklicht sind,

Fig.2A, 2B und 2C ein Logikdiagramm, ein Schaltungsdiagramm und eine Wahrheitstabelle der logischen Funktion nach Fig. 1, wobei ein Doppelfunktionseingang verwendet ist,

Fig.3A, 3B und 3C ein Logikdiagramm, ein Schaltungsdiagramm und eine Wahrheitstabelle einer Paritätsprüfschaltung, welche einen Doppelfunktionseingang verwendet,

Fig.4A und 4B ein Logikdiagramm und eine Wahrheitstabelle eines herkömmlichen Multiplexers mit drei Eingängen und

F i g. 5A, 5B und 5C ein Logikdiagramm, ein Schaltungsdiagramm und eine Wahrheitstabelle der logischen Funktion nach der Fig.4, welche den Doppelfunktionseingang verwendet.

In der F i g. 1 ist eine herkömmliche emittergekoppelte Logikfunktion symbolisch in dem Logikdiagramm der Fig. IA veranschaulicht, eine entsprechende elektrische Schaltung ist in dem Schaltungsdiagramm der F i g. 1B niedergelegt, und eine zugehörige Wahrheitstabelle ist in der Fi g. IC veranschaulicht. Die Logikschaltung hat einen Ausgang, welcher eine der _zwei Funktionen liefert, nämlich entweder A -Y B oder B, was durch den Eingang 5 bestimmt wird. In der Fi g. 1A ist die mit 5 bezeichnete Eingangsklemme iO mit einem Eingang eines Doppeleingangs-UND-Gliedes 12 verbunden, und auch mit einem Inverter H, welcher seinerseits eine Verbindung mit dem invertierten 5-Eingang zu einem weiteren Doppeleingangs-UND-Glied 16 hat. De£ andere Eingang des UND-Gliedes 16 ist die Funktion B, welche dadurch erzeugt wird, daß der Eingang B an der Klemme 18 über einen Inverter 20 angeschlossen wird. Der Eingang B an der Klemme 18 ist auch mit einem Eingang eines Doppeleingangs-

ODER-Gliedes 22 verbunden. Der zweite Eingang des ODER-Gliedes 22 ist der Eingang A an der Eingangsklemme 24. Der Ausgang des ODER-Gliedes 22, Welcher die Funktion A +B liefert, ist seinerseits mit üem zweiten Eingang des UND-Gliedes 12'verbunden. Die Ausgangssignale der UND-Glieder 12 und i5 werden den Eingängen ein.es Doppeleingangs-ODER-Gliedes 23 zugeführt. Der Ausgang des ODER-Gliedes 23 ist mit der Ausgangsklemme des logischen ^Verknüpfungsgliedes 26 verbunden.

\ Im Betrieb wird gemäß Fig. IA entweder das ,!UND-Glied 12 oder das UND-Glied 16 aktiviert, ,welches von dem logischen Zustand des Eingangs San ''der Klemme 10 abhängt. Wenn der Eingang S hoch 'gelegt ist oder einen logischen Status »1« aufweist, wird "das UND-Glied 12 aktiviert, und der Ausgang des !ODER-Gliedes 22, welches die Funktion A +B liefert, wird mit dem Ausgangsglied 23 verbunden, so daß dadurch eine Verbindung mit der Ausgangsklemme 26 ,hergestellt ist. Wenn der Eingang 5 tief gelegt ist oder ■einen logischen Status »0« aufweist, invertiert der Inverter 14 den Pegel »0« in einen Pegel »1«, um das UND-Glied^ 16 zu aktivieren, wodurch wiederum die 'Funktion B, welche am Ausgang des Inverters 20 auftritt, über das Ausgangs-ODER-GIied 23 zu der Ausgangsklemme 26 weitergeleitet wird.

Die Wahrheitstabelle der Fig. IC zeigt den Ausgang sowohl für das Logikdiagranm der F i g. 1A als auch für das Schaltungsdiagramm der F i g. 1B, und zwar für jeden der möglichen Zustände des Eingangs S, des Eingangs A und des Eingangs B.

Die F i g. 2 zeigt eine emittergekoppelte Logikschaltung, welche alle Funktionen der herkömmlichen Schaltung nach der Fi g. 1 ausführt und auch dazu in der Lage ist, ein Doppelfunktions-Eingangssignal zu verarbeiten. Der Doppelfunktionseingang ersetzt den Eingang S und den Eingang A der Fig.), um die Notwendigkeit für zwei getrennte Eingänge überflüssig werden zu lassen, so daß dadurch ein Eingangsanschluß bei der entsprechenden gerätetechnischen Logikschaitung eingespart wird. Dieser Doppelfunktions- oder Mehrfacheingang wird als Eingang A bezeichnet. Die entsprechende Logik ist in dem Logikdiagramrn der Fig.2A dargestellt. Die elektrische Realisierung ist in der Fig.2B dargestellt. Die entsprechende Wahrheitstabelle ist in der Fig.2C veranschaulicht. Das Logikdiagramm der F i g. 2A hdt einen Eingang A an der Klemme 62, welche mit einem Eingang eines Doppeleingangs-ODER-Gliedes 64 und auch mit dem Eingang eines speziellen logischen Verknüpfungsgliedes verbunden ist, welches als logisches Verknüpfungsglied 66 bezeichnet ist. Der Ausgang des logischen Verknüpfungsgliedes 66 ist mit einem Eingang eines Doppeleingangs-UND-Gliedes 68 verbunden, dessen anderer Eingang mit dem Ausgang des ODER-Gliedes 64 verbunden ist. Der Ausgang des ODER-Gliedes 66 ist auch über einen Inverter 70 mit einem Eingang eines Doppeleingangs-UN D-Gliedes 72 verbunden. Der andere Eingang des UND-Gliedes 72 kommt von einem Inverter 74, der seinerseits einen Eingang mit dem Eingang B verbunden hat, welcher an der Klemme 76 vorliegt. Der Eingang B ist auch mit dem zweiten Eingang des ODER-Gliedes 64 verbunden. Die Ausgänge der UND-Glieder 68 und 72 bilden die zwei Eingänge eines Doppel-ODER-Gliedes 78, dessen Ausgang mit der Ausgangsklemme 80 verbunden ist.

Im Betrieb empfängt das Logikdiagramm der F i g. 2A einen Eingang A an der Klemme 62 und ist mit dem Eingang B über die logische Funktion ODER verknüpft, und zwar an der Klemme 76 über das ODER-Glied 64, um die Funktion A +B zu bilden, welche einem Eingang des UND-Gliedes 68 zugeführt wird. Es wird auf die Funktion E am Ausgang des Inverters 74 bereitgestellt und einem Eingang des UND-Gliedes 72 zugeführt Die anderen Eingänge der UND-Glieder 68 und 72 werderrdürch den Ausgang des Speziallogikgliedes des logischen Verknüpfungsgliedes 66 gesteuert. Das logische .Verknüpfungsglied 66 empfängt einen Eingang A und liefert einen Ausgang mit einem bestimmten Pegel, wenn der Eingang A entweder im logischen Status »1« oder im logischen Status »0« ist. Dieser logische Ausgang »1« aktiviert dadurch das UND-Glied 68, um die Funktion A + B über das ODER-Glied 78 dem Ausgang 80 zuzuführen. Wenn der Eingang A zum logischen Verknüpfungsglied 66 sich in einem dritten logischen Zustand oder in einem logischen Status »2« befindet, welcher für diese Schaltung irgendeine Spannung von weniger als - 2,1 Volt darstellt (d. h. stärker negativ als -2,1 Volt), dann entspricht das Ausgangssignal des Blockes 66 einem logischen Status »0«. Dieses Ausgangss'ignal wird durch den Inverter 70 invertiert, um das UND-Glied 72 zu aktivieren, damit die Funktion B durch das Ausgangs-ODER-GIied 78 der Ausgangsklemme 80 zugeführt werden kann. Somit hat das logische Verknüpfungsglied 66 ein Aktivierungsglied, welches normale logische Pegel von einem dritten oder einem Spezial-Logikpegel differenziert bzw. unterscheidet, welcher an dem Eingang A auftreten kann.

Die Fig.2B ist ein Schaltungsdiagramm einer elektrischen Schaltung, welche eine gerätetechnische Verwirklichung für die Logikfunktion gemäß F i g. 2A darstellt. Die Schaltung der Fig.2B ist sehr ähnlich aufgebaut wie die Schaltung der F i g. 1 B. In der F i g. 2B sind die Logikstufe 82 für die Funktion A+ B, die Logikstufe 84 für die Funktion Sund die Ausgangsstufe 86 mit den Stufen 28, 36 und 56 der F i g. 1B jeweils identisch. Die Aktivierungsstufe 88 der F i g. 2B ist ebenfalls ähnlich aufgebaut wie die Aktivierungsstufe 43 der F i g. 1B, indem ein Paar von Differentialtransistoren 90 und 92 zusammen mit der Stromquelle 94 Aktivierungssignale für die Stufen 82 und 84 liefern, welche entweder die Funktion A + B oder die Funktion B auswählen. Anstatt des getrennten Eingangs S der F i g. 1B wird jedoch der Eingang A über den Transistor 96 der F i g. 2B geführt und mit der Basis des Transistors 90 des Aktivierungsstufen-Differentialpaares verbunden. Somit wird das Eingangssignal A über eine Basis-Emitter-Strecke der Basis des Transistors 90 zugeführt und mit der Vorspannung VBB" verglichen, welche der Basis des Transistors 92 zugeführt wird. Da die Vorspannung VBB" -2,8 V beträgt, werden die Differentialtransistoren 90 und 92 entweder durchlässig oder nichtdurchlässig, was davon abhängt, ob die Basis des Transistors 90 auf einem höheren Pegel liegt oder auf einem tieferen Pegel liegt als -2,8 Volt. Da der Basis-Emitter-Abfall des Transistors 96 etwa 0,7 Volt beträgt, bewirkt ein Eingangssignal A, welches größer (d. h. stärker positiv) ist als -2,1 Volt, daß die Stufe 88 aktiviert wird, so daß sie in einem ersten Status ist, während ein Eingangssignal von weniger als -2,1 Volt dazu führt, daß die Stufe 88 in einen zweiten Status gebracht wird. Genauer gesagt, wenn das Eingangssignal A größer als -2,1 Volt ist, wird der Transistor 90 durchlässig, so daß dadurch die Funktion A oder B der Logikstufe 82 aktiviert wird. Wenn das Eingangssignal

28 2^067

" ^'an der Klemme 62 kleiner ist als — 2,'i Volt, dann wird der Transistor 90 gesperrt, und der^ transistor 92 wird durchlässig, so daß die Funktion B der Logikstufe 84 .aktiviert wird. Somit dient' der Eingang A als • 'pqppelfunktipnseihgang, welcher entweder als normaler Binärlqgikeihgang arbeitet oder als Steüereingang 'wirkt, um eine andere Funktion für den logischen Status •tauszuwählen. Darüber hinaus ist die Funktion des logischen Verk'nüpfungsgliedes über einen der Datenieingänge der Schaltung-programmierbar. Somit ist die Vielseitigkeit der Logikschaltung, welche in einem Multiplexer eingebaut ist, dadurch vergrößert, daß zwei 'Eingänge die Funktion ausführen, welche bei einer herkömmlichen Logikschaltung von drei Eingängen ausgeführt wird. Zwei verschiedene Benutzer sind dazu 'in der Lage, dieselbe Logikschaltung zu verwenden, "obwohl die erforderlichen Funktionen, welche von beiden Benutzern benötigt werden, unterschiedlich sind.

Derjenige Benutzer, welcher die Funktion A +B ^realisieren möchte, würde normale emittergekoppelte ,Logikpegel den Eingängen A und B zuführen. Derjenige ^Benutzer, welcher die Funktion B benötigt, würde den ^Eingang A mit VEE ( — 5,2 V) beaufschlagen oder den Eingang A offen lassen, um dem Widerstand 98 die Möglichkeit zu geben, daß er VEE an den Eingang A legt, und es wurden normale emittergekoppelte ;Logikpegei dem Eingang Bzugeführt.

Ein Vergleich der herkömmlichen Schaltung gemäß ' *F i g. 1B und der Schaltung gemäß F i g. 2B, weiche eine bevorzugte Ausführungsform des Erfindungsgegenstandes darstellt, zeigt, daß die gerätetechnische Verwirklichung des Erfindungsgegenstandes nur geringfügige Veränderungen an der herkömmlichen Schaltung erfordert. Weiterhin können dieselben Herstellungsmethoden wie bei normalen emittergekoppelten Logikschaltungen verwendet werden.

Die Fig.2C ist eine Wahrheitstabelle, weiche den

"logischen Ausgang an der Klemme 80 für verschiedene Kombinationen der Eingänge A und B veranschaulicht.

Gemäß Fig.3 ist eine Adressenparitäts-Prüfschaltung vorhanden, welche einen Doppelfunktionseingang aufweist, der in Verbindung mit einer Qatenparitäts-Prüfeinriehiung dazu dient, den Systemparitätsstatus zu liefern. Das Logikdiagramm der Fig.3A zeigt einen Adrossenparitätseingang A 0 und fünf Adresseneingänge Ai, Al, A3, 4 4 und /4 5, welche auf den Eingangsleitungen 102, 104, 106, 108, 110 bzw. 112 auftreten. Die Eingänge A 0 und A i sind mit den zwei Eingängen eines Doppeleingangs-Exklusiv-ODER-Gliedes 114 verbunden, und die Eingänge A 2 und A 3 bilden die Eingänge für das Doppeleingangs-Exklusiv-ODER-Glied 116, und die Eingänge Λ 4 und Λ S bilden schließlich die Eingänge für das Doppeleingangs-Exklusiv-ODER-Glied 118. Die drei Ausgänge dieser drei - Exklusiv-ODER-Glieder sind ihrerseits mit den drei Eingängen eines Exklusiv-NOR-Gliedes 120 verbunden, dessen Ausgang den Adressenparitätsstatus der Eingänge A 0 bis A 5 liefert. Der Eingang A 0 ist auch mit dem ^:Eingang eines speziellen logischen Verknüpfungsgliedes 122 verbunden. Der Ausgang des logischen Verknüpjungsgliedes 122 ist über die logische Funktion UND mit 'dem Ausgang des logischen Verknüpfungsgliedes 120 über das UND-Glied 124 verbunden. Der Ausgang des logischen Verknüpfungsgliedes 124 ist einem Eingang eines Doppeleingangs-ODER-Gliedes 126 zugeführt. Der andere Eingang des Doppeleingangs-ODER-Gtie-"des 126 ist der Datenparitätsstatus, welcher an der Klemme 128 auftritt. Der Ausgang des ODER-Gliedes 126 ist mit der Ausgangsklemme 130 verbunden und stellt den Systemparitälsstatus dar.
• Im Betrieb sind der Paritätseingang AO und die Adresseneingänge A 1 bis A 5 gemäß F i g. 3A über die Funktion des Exklusiv-ODER zusammen mit den logischen Verknüpfungsgliedern 114, 116, 118 und 120 derart zusammengefaßt, daß der normale Paritätsstatus der Adresseneingänge geliefert wird. Wenn der Adressenparitätsstatus sich in dem Systemparitätsstatus widerspiegeln soll, dann werden die normalen emittergekoppelten logischen Binärpegel dem Paritätsbiteingang A 0 zugeführt. Der logische Eingang »1« oder »0«, nämlich das Eingangssignal A 0, welches dem speziellen logischen Verknüpfungsglied 122 zugeführt wird, würde zu einem logischen Pegel »1« am Ausgang des logischen Verknüpfungsgliedes 122 führen, um auf diese Weise das UND-Glied 124 zu aktivieren. Der Adressenparitätsstatus würde dem ODER-Glied 126 zugeführt, um mit dem Datenparitätsstatus über die logische Funktion ODER verknüpft zu werden, damit der Gesamtsystem- Paritätsstatus an der Ausgangsklemme 130 erscheint. Wenn jedoch der Systemparitätsstatus unabhängig vom Adressenparitätsstatus sein soll, dann würde der Eingang A 0 mit der negativen Versorgungsspannung VEE von - 5,2 Volt verbunden. Dies würde wiederum dazu führen, daß das spezielle logische Verknüpfungsglied 122 eine logische »0« am Ausgang des Verknüpfungsgliedes liefert und das UND-Glied 124 - abschaltet. Dadurch würde der Systemparitätsstatus nur eine Funktion des Datenparitätsstatus, und die Parität der Adressenbits würde ignoriert.

Die Fig.3B zeigt ein Schaltungsdiagramm der Adressenpaiitäts-Prüfeinrichtung, welche einen Doppelfunktionseingang verwendet. Das Exklusiv-ODER-Glied 132 wird dazu verwendet, die logische Funktion des Exklusiv-ODER von A 0 und AA (/4 0 ®A 1) zu bilden Zwei (nicht dargestellte) ähnliche Schaltungen bilden die logische Funktion des Exklusiv-ODER von A 2 und A 3 sovie von A 4 und A 5. Diese exklusiven ODER-Schaltungen haben die emittergekoppelte Logik gemeinsam und sind dem Fachmann an sich bekannt. Ein Drei-Eingangs-Exklusiv-NOR-Glied weist die logische Schaltung des Blockes 134 auf, in welchem die Funktionen des Exklusiv-ODER von A 0 © A 1, Al® A3, und A4 ®A 5 über die logische Funktion des Exklusiv-NOR zusammengefaßt werden, um den Adressenparitätsstatus zu bilden. Es ist darauf hinzuweisen, daß der Ausgang A 0 ® A 1 direkt mit dem Ausgang des Blockes 132 verbunden ist, daß jedoch bei

Al® A3 und A 4 ® A 5 eine Spannungsverschiebung vorhanden ist: ein Basis-Emitter-Abfall für /4 0 θ Α 3 und zwei Basis-Emitter-Abfälle für A4® A5 sind durch den Apostroph und den Doppelapostroph jeweils angegeben. Wiederum ist die Schaltung des Blockes 134

55< jn einer emittergekoppelten Logik aufgebaut, wie sie dem Fachmann bekannt ist. Der Block 136 ist die Aktivierungsschaltung der Paritäts-Prüfeinrichtung, weiche den mehrfach bewerteten Eingang von A 0 aufnimmt und die normalen logischen Zustände »1« und »0« von einem dritten logischen Zustand über Differentialtransistoren 138 und 140 differenziert, welche in Verbindung mit der Stromquelle 142 arbeiten, ■y/eiterhin ist ein Eingangs-Vorspannungswiderstand fl44 mit einer Vorspannung beaufschlagt, in diesem Fall

mit VEE. Das Aktivierungssignal von der Aktivierungsschaltung des Blockes 136 ist mit dem Ausgang des Exklusiv-NOR-Gliedes des Blockes 134 über eine

, * Kollektorschaltung verbunden und außerdem mit der

Basis des einen Transistors der Ausgangsstufe 146 verbunden. Der Datenparitätsstatus ist über die logische Funktion ODER mit der Ausgangsstufe 146 in ■herkömmlicher Weise verknüpft um einen Systemparitätsstatus an der Ausgangsklemme 130 zu liefern.

Im Betrieb liefert die Schaltung der Fig.3B ein Systemparitätsstatus-Ausgangssignal an der Klemme 130, welches eine Funktion des Adressenparitätsstatus ist, sobald der Eingang Λ 0 an der Klemme 102 den logischen Zustand »1« oder den logischen Zustand »0« ,einnimmt. Dies bedeutet, daß immer dann, wenn der Eingang A 0 höher ist als die Vorspannung VBB" von -2,8 Volt, der Ausgang des Differentialtransistorpaares 138 und 140 eine hohe Impedanz für den Ausgang des NOR-Gliedes des Blockes 134 aufweist, so daß der Block 134 in Verbindung mit dem Block 132 und den zwei Blöcken, weiche dem Block 132 ähnlich sind, als 'normale Exklusiv-NOR-Paritäts-Prüfschaltung arbeitet. Wenn der Eingang A 0 unter die Vorspannung VBB" abfällt, dann bewirkt der Ausgang des Differentialtransistorpaares 138 und 140, daß der Ausgang des Exklusiv-NOR-Gliedes 134 einen tiefen Pegel bekommt, unabhängig von den anderen Eingängen der Adressenparitätsstatus-Schaltung. In diesem Fall ist der Systemparitätsstatus nur eine Funktion des Datenparitätsstatus. Es ist zu bemerken, daß dann, wenn der Vorspannungswiderstand 144 mit VEE verbunden ist und ein Fehler im Eingangssignal für die Leitung A 0 auftritt, so daß das Eingangssignal A 0 getrennt wird, das System den Adressenparitätsstatus unbeachtet läßt, während in der Tat Paritätsfehler in den Adresseneingängen auftreten können. Somit dürfte es zweckmäßiger sein, den Vorspannungswiderstand 144 mit einem Pegel oberhalb von VBB" zu versorger., beispielsweise mit VBB' (-2,1 V), so daß eine unbeabsichtigte Trennung des Eingangs A 0 anzeigt, daß eine Reihe von Adressenparitätsfehlern vorliegen, damit der Benutzer auf einen Fehler im System aufmerksam gemacht wird.

Weiterhin ist zu bemerken, daß ein mehrfach bewerteter Eingang bei der Anordnung gemäß F i g. 3B dem Benutzer die Möglichkeit bietet, entweder den Vorteil der in die integrierte Logikschaltung eingebauten Adressenparitätsstatus-Anzeige auszunutzen oder die Adressenparitätsstatus-Anzeige zu ignorieren, indem ein entsprechendes Eingangssignal A 0 gewählt wird. Genauer gesagt, wenn der Benutzer wünscht, daß der Adressenparitätsstatus in seinen Systemparitätsstatus eingebaut wird, wird der Eingang A 0 als normales Paritätsbit betrieben. Wenn der Benutzer andererseits den Adressenparitätsstatus ignorieren möchte, würde er den Eingang A 0 mit einer Energieversorgung VEE von -5,2 Volt beaufschlagen, wodurch die Adressenpari-,tätsfunktion abgeschaltet wird. Somit ist es möglich, die ■ Notwendigkeiten von zwei verschiedenen Benutzern zu * erfüllen, ohne daß die Anzahl der Anschlüsse bei einer ": integrierten Schaltung verändert wird. Außerdem ist es auch möglich, beide Funktionen bei einer Schaltung mit einer begrenzten Anzahl von Anschlüssen zu realisieren, indem der Vorteil des Doppelfunktionseingangs ausgenutzt wird. Auf diese Weise zeigt sich die Vielseitigkeit der erfindungsgemäßen Schaltung, welche entsprechende logische Funktionen in die integrierte Schaltung eingebaut hat.

Die Wahrheitstabelle der Fig.3C zeigt einen Systemparitätsstatus als eine Funktion des Datenpari-■ tätsstatus und des Adressenparitätsstatus der Eingänge λ 0 bis A 5.

Die F i g. 4 zeigt ein Logikdiagramm und eine Wahrheitstabelle für eine Auswahleinrichtung Eins aus Drei. In der F i g. 4A ist der Ausgang an der Klemme 148 entweder der Eingang A an der Klemme 150 oder der Eingang B an der Klemme 152 oder aber der Eingang C an der Klemme 154, was von dem Status der zwei Auswahleingänge 51 an der Klemme 156 oder 52 an der Klemme 158 abhängt. Die Eingänge Sl und 52 werden durch ein Doppeleingangs-Inverter-UND-Glied 160 invertiert und durch die logische Funktion

ίο UND miteinander verknüpft, so daß das Ausgangssignal des logischen Verknüpfungsgliedes 160 einem Eingang des Doppeleingangs-UND-Gliedes 162 zugeführt wird.

, Der zweite Eingang des UND-Gliedes 162 ist der Eingang A der Klemme 150. Der Ausgang des UND-Gliedes 162 ist mit einem der drei Eingänge des ODER-Gliedes 166 verbunden, dessen Ausgang mit der Xusgangsklemme 148 verbunden ist. Der Eingang 51 wird invertiert und mit S 2 durch ein Doppeleingangs-

. UND-Glied 168 über die logische Funktion UND ,verknüpft. Der Ausgang des logischen Verknüpfungsgliedes 168 ist mit einem Eingang eines Doppeleingangs-UND-Gliedes 170 verbunden, um den Eingang B bei 152 auf das ODER-Glied 166 zu übertragen. Schließlich wird der Eingang 51 mit dem invertierten Wert des Eingangs 52 durch das Doppeleingangs-UND-Glied 172 über die logische Funktion UND verknüpft, wobei der Ausgang des logischen Verknüpfungsgliedes 172 einen Doppeleingangs-UND-GUed 174 aktiviert, um den Eingang C mit dem dritten Eingang des ODER-Gliedes 166 zu verbinden.

Die Arbeitsweise des Logikdiagramms in der F i g. 4A ist in der Wahrheitstabeile der F i g. 4B veranschaulicht. Der Eingang A wird dem Ausgang der Klemme 148 zugeführt, wenn die Eingänge 51 und 52 beide einen tiefen logischen Pegel oder einen logischen Pegel »0« einnehmen. Unter dieser Voraussetzung hat das UND-Glied 160 einen hohen logischen Pegel oder einen logischen Pegel »t« am Ausgang, um das UND-Glied 162 zu aktivieren und um die Daten A durch das Ausgangs-ODER-Glied 166 der Ausgangsklemme 148 zuzuführen. In ähnlicher Weise wird der Eingang B akiiviert, wenn der Eingang 51 tief gelegt ist und der Eingang S 2 hoch gelegt ist, wobei in diesem Fall das UND-Glied 168 aktiviert wird, so daß eine logische »1« dem UND-Glied 170 zugeführt wird, um den Eingang B über das ODER-Glied 166 der Ausgangsklemme 148 zuzuführen. Der Eingang C ist mit dem Ausgang verbunden, wenn der Eingang 51 hoch gelegt ist und der Eingang S2 tief gelegt ist, weil das UND-Güed 172

so einen logischen Ausgangspegel »1« aufweist, welcher das UND-Glied 174 akiiviert

Die Fig.5 zeigt eine dritte Ausführungsform des Doppelfunktionseingangs, wobei die logische Funktion, welche durch das herkömmliche Logikdiagramm der

.-55 iFig. 4 veranschaulicht ist, unter einer Verminderung

', der Anzahl der Eingangsklemmen von fünf auf drei gerätetechnisch realisiert wird. Die erfindungsgemäße Schaltung ist symbolisch in dem Logikdiagramm der F i g. 5A veranschaulicht, eine gerätetechnische Ausfüh-

60. rungsform der elektrischen Schaltung ist in der Fi g. 5B niedergelegt, und die logische Funktion ist in der Wahrheitstabelle der F i g. 5C erläutert. Der Eingang A der Fig.5A an der Klemme 176 ist mit drei logischen Verknüpfungsgliedern verbunden. Das erste logische

Verknüpfungsglied ist ein Drei-Eingangs-UND-Glied 178, das zweite ist ein erstes Aktivierungsglied 180 und ,das dritte ist ein zweites Aktivierungsglied 182. Der

', 'Eingang B an der Klemme 184 ist mit einem Eingang

eines Doppeleingangs-UND-Gliedes 186 verbunden, und ein Eingang C an der Klemme 188 ist mit einem Eingang eines weiteren Doppeleingangs-UND-Gliedes 190 verbunden. Der Ausgang des ersten Aktivierungsgliedes 180 ist mit dem zweiten der drei Eingänge des UND-Gliedes 178 verbunden und wird durch den Inverter 192 invertiert und anschließend an den zweiten Eingang des UND-Gliedes 186 geführt. Der Ausgang des zweiten Aktivierungsgatters 182 ist mit dem dritten Eingang des Drei-Eingangs-UND-Gliedes 178 verbunden und wird auch durch den Inverter 194 invertiert und anschließend dem zweiten Eingang des UND-Gliedes 190 zugeführt. Die Ausgänge der drei UND-Glieder 178, 186 und 190 bilden die drei Eingänge des Drei-Eingangs-ODER-Gliedes 1%, welches seinerseits die Ausgangsklemme 198 treibt.

Im Betrieb der Schaltung erfolgt die Auswahl von A öder B oder C durch den Eingang A. Wenn daher der Eingang A eine normale logische »0« oder logische »1« ist, dann hat das erste Aktivierungsgatter 180 einen Ausgang »1« und das zweite Aktivierungsgatter 182 hat einen Ausgang »1«, welcher wiederum das Drei-Eingangs-UND-Glied 178 aktiviert und auch die UND-Glieder 136 uno 190 abschaltet, um die Funktion A der Ausgangsklemme 198 zuzuführen. Der Eingang B wird zur Ausgangsklemme 198 geführt, wenn der Eingang A einen logischen Zustand »2« oder —5,2 Volt hat. Wenn 'der Eingang A einen logischen Status »2« aufweist, dann hat das erste Aktivierungsgatter 180 einen logischen

, Status »0« am Ausgang, wodurch das UND-Glied 178 abgeschaltet wird und das UND-Glied 186 über den Inverter 192 aktiviert wird. Das zweite Aktivieruiigsgatter 182 hat noch einen logischen Pegel »1« am Ausgang, welcher dann, wenn er durch den Inverter 194 invertiert ist, das UND-Glied 190 abschaltet. Somit ist das Ausgangssignal an der Klemme 198 dasselbe wie das Ausgangssignal des UND-Gliedes 186, welches wiederum dasselbe ist wie das Eingangssignal B. Schließlich wird das Eingangssignal C ausgewählt, wenn das Eingangssignal A einen logischen Pegel »3« oder ein Massepotentia! hat. Unter diesen Voraussetzungen hat das erste Aktivierungsglied 180 einen logischen Ausgangspegel »1«, welcher über den Inverter 192 das UND-Glied 186 abschaltet. Das zweite Aktivierungsgüed i82 hat einen logischen Ausgangspegel »0«, welcher das UND-Glied 178 abschaltet, jedoch das UND-Glied 190 über den Inverter 194 aktiviert. Somit wird der Eingang C über das UND-Glied 190 und das ODER-Glied 196 der Ausgangsklemme 198 zugeführt.

Die F i g. 5B stellt eine Schaltung dar, mit welcher das Logikdiagramm der Fig.5A gerätetechnisch verwirklicht werden kann. Die Logikschaltung des Blockes 200 ist ein Eingangspuffer bekannter Art, während die Schaltung des Blockes 202 die Funktionen von UND-Gliedern 178, 186 und 190 sowie eines ODER-

- Gliedes 196 der Fig.5A ausführt. Wiederum ist die Schaltung im Block 202 eine herkömmliche Schaltung mit einer emittergekoppelten Logik, wie sie dem

'' Fachmann bekannt ist. Neu ist jedoch das erste 'Aktivierungsglied des Blockes 204, welcher einen Spannungsshift-Transistor 206 aufweist, dessen Emitter mit dem Vorspannungswiderstand 208 und auch mit der Basis eines ersten Transistors 210 eines Differentialtransistorpaares verbunden ist. Der Transistor 210 ist in einer Differentialschaltung mit einem zweiten Trarisi-■stör 212 verbunden, dessen Basis mit der Vorspannung VBB"'von -2,8 Volt beaufschlagt wird. Das Transistorpaar 210 und 212 ist mit einer Stromquelle 214 verbunden, und der Kollektor des Transistors 212 ist mit einem Widerstand 216 verbunden, dessen anderes Ende mit VCC verbunden ist. Di«: Eingangsshiltspannung, welche am Emitter des Transistors 206 auftritt, ist auch mit dem Block 218 verbunden, welcher das zweite Aktivierungsglied aufweist. Der Shifteingang A ist mit der Basis des Transistors 220 verbunden, welcher mit dem Transistor 222 sowie mit der Stromquelle 224 zu einem Differentialtransistorpaar verbunden ist. Der Kollektor des Transistors 220 ist rr'·' einem ersten Widerstand 226 verbunden, und der Kollektor des Transistors 222 ist mit VCC verbunden, und es ist schließlich die Basis des Transistors 222 mit der Vorspannung VBB woi. Ί.1 " "?>-hunden. Die in der Schaltung angegebenen Vorspannungen .·. _,j·. ':ir"h Vorspannungsnetzwerke innerhalb der Schaltung erzeugt, die in dem Schaltschema nicht dargestellt sind.

Die Arbeitsweise des Puffers A des Blockes 200 der Fig.5B ist herkömmlicher Art und liefert den gepufferten Eingang A auf die K-Verbindm^ilLiiu;.^ Die erste Aktivierungsschaltung des Blockes 20* erkennt entweder Spannungen auf dem Eingang /,. welche größer sind als -2,1 Volt, um den Puffer des Blockes 200 zu aktivieren, oder Spannungen auf dem Eingang A, welche kleiner sind als —2,1 V, um den Puffer des Blockes 200 zu trennen, und sie liefert auch einen tiefen Pegel auf der Z-Verbindungsleitung. Das zweite Aktivierungsglied des Blockes 218 differenziert Eingänge A, welche größer oder kleiner sind als —0,7 Volt. Wenn der Eingang A größer ist als - 0,7 Volt, wird die X-Verbindungsle'itung tief gelegt, um den Eingang C mit der Ausgangsklemme 198 zu verbinden. Wenn der Eingang A jedoch unter —0,7 Volt abfällt, hört der Transistor 200 auf, durchlässig zu sein, wodurch ein hoher Eingangspegel an die Leitung X geführt wird, so daß dadurch der Eingang C abgeschaltet wird. Das Ausgangsglied des Blockes 202 kombiniert die Eingänge Sund Csowie X. Kund ZaIs Verbindungsleilungen der Schaltungsblöcke 200 und 204, nachdem die Leitungen X, Y und Z in ihrem Spannungspegel um einen Basis-Emitter-Abfall verschoben bzw. geshiftet wurden, um jeweils X'. Y' und Z' wie bei einer herkömmlichen emittergekoppelten Logik zu bilden, damit die richtigen Daten auf der Ausgangsklemme 198 vorhanden sind.

Die Fig.5C ist eine Wahrheitstabelle des Ausgangs für jeden Status von A, B und C als Eingängen der Logikschaltung der F i g. 5A sowie der F i g. 5B.

Die Schaltung der F i g. 5 weist einen Wehrfacheingang auf, welcher vier logische Zustände annehmen bzw. aufnehmen kann, von denen zwei die normalen emittergekoppelten Logikpege! »0« und »1« sind. Die anderen zwei Zustände sind ein hoher Pegel, welcher größer ist als -0,7 Volt und den ein Benutzer dazu verwenden würde, den Eingang auf VCC oder das Massepotential zu legen, und weiterhin ein vierter Pegel von weniger als —2,1 Volt, welchen ein Benutzer dazu verwenden würde, den Eingang auf VEEoder -5,2 Volt zu bringen. Ein sehr wesentlicher Vorteil der Schaltung der Fig.5 besteht darin, daß eine Logikschaltung mit fünf Eingängen durch eine Logikschaltung mit drei Eingängen ersetzt wurde, so daß dadurch zwei Eingangsanschlüsse bei einer integrierten logischen Schaltung eingespart werden.

Hierzu 4 Blatt Zeichnungen

Claims (1)

m 1~ f Γ U Patentansprüche:

1. Logikschaltung zur Aufnahme von wenigstens einem ersten und einem zweiten Eingangssigna! und zur Erzeugung von wenigstens einem Ausgangssignal, dadurch gekennzeichnet,