DE69012602T2

DE69012602T2 - Gegenüber einer Metastabilität immune Flip-Flop-Anordnung.

Info

Publication number: DE69012602T2
Application number: DE69012602T
Authority: DE
Inventors: Charles Edgar Dike
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1989-02-07
Filing date: 1990-02-01
Publication date: 1995-04-06
Anticipated expiration: 2010-02-02
Also published as: DE69012602D1; EP0382292A3; EP0382292B1; JPH02298114A; EP0382292A2; US4963772A

Description

Die vorliegende Erfindung betrifft eine Flipflop-Anordnung mit
- einem ersten Latch mit einem Dateneingang und einem Datenausgang, wobei der erste Latch zwischen einem aktivierten Zustand und einem deaktivierten Zustand umgeschaltet werden kann und so angeordnet ist, daß er in Reaktion auf die Initiierung des aktivierten Zustandes die am Dateneingang empfangenen Eingangsdatensignale erfaßt und bei der Erfassung für die Dauer des aktivierten Zustandes ein Ausgangssignal liefert, das mindestens eine vorgegebene Größe am Ausgang aufweist, und wobei der erste Latch während des deaktivierten Zustandes ein Ausgangssignal liefert, das am Ausgang eine kleinere als die vorgegebene Größe aufweist;
- einem zweiten Latch mit einem Dateneingang, der mit dem Ausgang des ersten Latch verbunden ist;
- Detektormitteln zur Steuerung des zweiten Latch in Abhängigkeit davon, ob der erste Latch die Eingangssignale erfaßt hat.
In der Technik der digitalen Signalverabeitung sind verschiedene Typen von Flipflop-Anordnungen bekannt. Einer dieser Typen, der allgemein als getaktetes Daten-Flipflop (oder D-Flipflop) bezeichnet wird, umfaßt zwei miteinander verbundene Latches und wird bei einer Reihe von Anwendungen mit praktischer Bedeutung eingesetzt.
Eine derartige getaktete Fipflop-Anordnung umfaßt typischerweise einen ersten Latch, dem Eingangsdatensignale und Taktsignale zugeführt werden. Die Ausgangssignale des ersten Latch werden ihrerseits einem zweiten Latch zugeführt, der die Ausgangssignale der Anordnung liefert.
Während des Betriebs treten am Eingang der getakteten Flipflop-Anordnung manchmal zweideutige Signale auf. Solche Signale können dazu führen, daß der erste Latch einen sogenannten metastabilen Zustand durchläuft. Dieser Zustand unterscheidet sich von den vorgegebenen digitalen Ausgangszuständen, die der erste Latch liefern soll. Wenn ein solcher metastabiler Zustand auftritt, werden dem zweiten Latch nicht vorgegebene Signale zugeführt. In Reaktion darauf kann der zweite Latch fehlerhafte oder zweideutige Signale liefern, die sich schädlich auf den Betrieb der an den Ausgang des zweiten Latch angeschlossenen Schaltungen auswirken.
Dementsprechend haben sich die Bemühungen auf diesem Gebiet darauf konzentriert, das obengenannte Problem der Metastabilität bei getakteten Flipflop- Anordnungen zu lösen. Man erkannte, daß diese Bemühungen im Falle des Erfolges erheblich dazu beitragen würden, den heutigen anspruchsvollen Forderungen nach zuverlässigen und betriebssicheren digitalen Schaltungen zu entsprechen.
In der Patentschrift Nr. 142 113 der Deutschen Demokratischen Republik wird eine Flipflop-Schaltung dieses Typs beschrieben, in der der erste Latch unter Verwendung von miteinander verbundenen logikgattern imiplementiert wird. Innerhalb dieses ersten Latch stehen Signale zur Verfügung, die es ermöglichen, im deaktivierten Zustand festzustellen, ob die Ausgangssignale einen metastabilen Zustand aufweisen werden, wenn der erste Latch in den aktivierten Zustand umgeschaltet wird. Wenn das der Fall ist, erfolgt das Umschalten vom deaktivierten Zustand in den aktivierten Zustand nicht unmittelbar nach dem Empfang des Eingangstaktsignals, sondern es erfolgt verzögert, wenn sichergestellt ist, daß die Ausgangssignale stabil sein werden.
Während diese Methode das Problem der Metastabilität für einen ersten aus einzelnen logikgattern aufgebauten Latch löst, in dem interne Signale verfügbar sind, ist sie nicht auf Latches anwendbar, in denen keine internen Signale verfügbar sind, und im deaktivierten Zustand steht kein gültiges logisches Ausgangssignal zur Verfügung. Der Einsatz derartiger Latches ist jedoch aufgrund ihrer geringen Transistoranzahl und ihrer Geschwindigkeit wünschenswert.
Der Erfindung liegt die Aufgabe zugrunde, das Problem der Metastabilität zu lösen, wobei nur das im aktivierten Zustand zur Verfügung stehende Ausgangssignal verwendet wird.
Die erfindungsgemäße Flipflop-Anordnung ist dadurch gekennzeichnet, daß
- die Detektormittel zwischen den Ausgang des ersten Latch und den Dateneingang des zweiten Latch geschaltet sind und den zweiten Latch beim Detektieren des Ausgangssignals vom ersten Latch mit mindestens der vorgegebenen Größe steuern, was der genannten Detektion entspricht;
- die Flipflop-Anordnung Aktivierungsmittel zum Umschalten des ersten Latch in Reaktion auf ein Eingangstaktsignal vom deaktivierten Zustand auf den aktivierten Zustand und zum Umschalten des ersten Latch auf den deaktivierten Zustand in Reaktion auf ein Rücksetzsignal umfaßt, das von den Detektormitteln empfangen wurde, die aktiv sind, um das Rücksetzsignal nach der genannten Detektion zu liefern.
Ein dem ersten Latch über die Schaltung mit getaktetem Latch zugeführtes aktivierendes Taktsignal bleibt solange bestehen, bis der erste Latch jeglichen möglichen metastabilen Zustand durchlaufen hat. Der Detektor leitet seinerseits kein dem Datensignal entsprechendes Signal an den zweiten Latch weiter, solange der erste Latch den metastabilen Zustand nicht durchlaufen hat. Erst wenn der erste Latch einen seiner vorgeschriebenen digitalen Zustände erreicht hat, ist sein Ausgang wirksam, um den Detektor zu veranlassen, ein Signal an den zweiten Latch zu liefern. Gleichzeitig liefert der Detektor auch ein Signal an die Schaltung mit getaktetem Latch, um diese in ihren nicht-aktivierenden Zustand zurückzusetzen, und bereitet so die Anordnung auf den Beginn eines neuen Taktzyklus vor.
Darüber hinaus ist die Flipflop-Anordnung erfindungsgemäß so ausgelegt, daß die Wahrscheinlichkeit, daß der erste Latch in einen metastabilen Zustand übergeht, minimiert wird. Außerdem ist der erste Latch dadurch gekennzeichnet, daß er in der Lage ist, jeglichen auftretenden metastabilen Zustand sehr schnell zu beenden.

KURZE BESCHREIBUNG DER ZEICHNUNG

Die vorliegende Erfindung einschließlich der obengenannten und weiteren Merkmale und Vorteile ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen:
Figur 1 ein Blockschaltbild einer Flipflop-Anordnung nach dem Stand der Technik darstellt;
Figur 2 ein Blockschaltbild einer speziellen beispielhaften Flipflop- Anordnung des in Figur 1 dargestellten Typs, jedoch entsprechend der vorliegenden Erfindung abgeändert;
Figur 3 eine spezielle beispielhafte Eingangsschaltung des Typs, die in der in Figur 2 dargestellten Anordnung enthalten sein kann;
Figur 4 eine spezielle beisipielhafte Schaltung des Typs, die als Latch Nr. 1 in der Anordnung aus Figur 2 fünktionieren kann;
Figur 5 ein Schaltbild einer speziellen beispielhaften Detektorschaltung des Typs, die in der in Figur 2 dargestellten Anordnung enthalten sein kann;
Figur 6 eine spezielle beisipielhafte Schaltung mit getaktetem Latch des Typs, die in der in Figur 2 dargestellten Anordnung enthalten sein kann, und
Figur 7 eine spezielle beisipielhalte Schaltung des Typs, die als Latch Nr. 2 in der Anordnung aus Figur 2 funktionieren kann.

AUSFÜHRLICHE BESCHREIBUNG

Die in Figur 1 dargestellte bekannte digitale Anordnung wird allgemein als getaktetes D-Flipflop bezeichnet. Wie gezeigt, umfaßt die Anordnung zwei Latches 10 und 12, eine Taktsignalquelle 14 und eine Eingangsschaltung 16. Datensignale werden dem Bingangsanschluß 18 zugeführt, und Ausgangssignale treten an den Anschlüssen 20 und 22 der Anordnung auf.
In einer Betriebsart der bekannten in Figur 1 dargestellten Anordnung werden asynchrone Datensignale, die am Eingangsanschluß 18 auftreten, über die Eingangsschaltung 16 dem Latch 10 zugeführt. Takt oder Referenzsignale von der Quelle 14 werden ebenfalls dem Latch 10 zugeführt. Die Vorderflanke jedes ansteigenden (oder abfallenden) Taktsignals aktiviert zum Beispiel den Latch 10, so daß dieser auf das ihm von der Eingangsschaltung 16 zugeführte Datensignal reagiert. Ein dem Zustand des Latch 10 entsprechendes Signal wird seinerseits dem Latch 12 zugeführt, der darauf reagiert, indem er ein differentielles oder "zweigieisiges" Ausgangssignal an die Anschlüsse 20 und 22 liefert. Die zugehörige Schaltung (nicht abgebildet), die einen Teil eines gesamten digitalen Systems enthält, ist mit den Ausgangsanschlüssen 20 und 22 verbunden.
Im Idealfall liefert jeder der in Figur 1 dargestellten Latches 10 und 12 ein Ausgangssignal, das den einen oder den anderen der beiden vorgegebenen binären Zuständen angibt. Der ordnungsgemäße Betrieb des gesamten Systems, von dem die in Figur 1 dargestellte Anordnung ein Bestandteil ist, hängt davon ab, daß diese Ausgangszustände durchweg nur den einen oder den anderen der beiden vorgegebenen Signalzustände aufweisen. Jeglicher andere Ausgangszustand an den Anschlüssen 20 und 22 kann dazu führen, daß das System auf zweideutige oder fehlerhafte Weise arbeitet.
Im tatsächlichen Betrieb kann in der bekannten Anordnung aus Figur 1 ein allgemein als Metastabilität bezeichneter Zustand auftreten. Ein derartiger Zustand entsteht zum Beispiel, wenn dem Latch 10 von der Quelle 14 ein aktivierendes Taktsignal zu einem Zeitpunkt zugeführt wird, zu dem sich das dem Latch 10 zugeführte Eingangsdatensignal im Übergang zwischen den Pegeln befindet, die die beiden vorgegebenen binären Werte darstellen und düfür bestimmt sind, die Datensignale 0 und 1 anzuzeigen.
Wenn der in Figur 1 dargestellte Latch 10 einen metastabilen Zustand einnimmt, liefert er ein abweichendes Signal an den Latch 12. Dieses Signal unterscheidet sich von den beiden vorgegebenen binären Signalwerten, die der Latch 12 empfangen soll. Bei dem Latch 12 kann daher selbst ein metastabiler Zustand ausgelöst werden, wodurch nicht-vorgegegebene Signalwerte an die Ausgangsanschlüsse 20 und 22 geliefert werden.
In Übereinstimmung mit den Prinzipien der vorliegenden Erfindung wird ein Auftreten des obengenannten metastabilen Zustands an den Ausgangsanschlüssen einer getakteten Flipflop-Anordnung wirksam verhindert. Erfindungsgemäß wird außerdem die Zeit, während der Metastabilität einer derartigen Anordnung auftreten kann, minimiert. Darüber hinaus ist die erfindungsgemäße Anordnung so ausgelegt, daß sich die Anordnung im Falle einer Metastabilität extrem schnell von dieser erholt.
Im Blockschaltbild aus Figur 2 ist eine spezielle beispielhafte Flipflop- Anordnung gemäß der vorliegenden Erfindung dargestellt. In jedem Block (mit Ausnahme der Taktsignalquelle 24) ist in Klammern eine Bezeichnung aus einer der Figuren 3 bis 7 angegeben. Figur 3 bis 7 stellen detaillierte spezielle beispielhafte Schaltbilder für die jeweils bezeichneten Blöcke dar.
Die in Figur 2 abgebildete Eingangsschaltung 26 ist dafür bestimmt, eine Schnittstelle zwischen der Eingangsdatenleitung 28 und dem Latch Nr. 1 zu bilden, der mit dem Bezugszeichen 30 bezeichnet ist. Die dem Eingangsanschluß 32 zugeführten binären Datensignale sind zum Beispiel "eingleisge" Signale. Solche Signale, die auf einer einzelnen Leitung entweder mit einem hohen oder einem niedrigen Spannungspegel vorliegen, sind zum Beispiel von der Art, wie sie von herkömmlichen Transistor- Transistor-Logik-(ITL-)Schaltungen geliefert werden. Zum Beispiel liegt ein hoher TTL-Signalpegel über ca. +2 Volt und ein niedriger TTL-Pegel unter ca. +0,8 Volt.
Die in Figur 2 dargestellte Eingangsschaltung 26 reagiert auf die ihr zugeführten obengenannten Eingangssignalpegel, indem sie sogenannte differentielle (oder zweigleisige) Ausgangssignale I und I' auf den entsprechenden Ausgangsleitungen 29 und 31 liefert. Bei dem einen Signalpegel (z.B. einem hohen Pegel), der dem Eingangsanschluß 32 zugeführt wird, ist der Pegel des Ausgangssignals auf der Leitung 29 der Schaltung 26 zum Beispiel hoch und der Pegel des Ausgangssignals auf der Leitung 31 niedrig. Bei dem anderen Eingangssignalpegel (einem niedrigen Pegel) sind die Pegel der Ausgangssignale auf den Leitungen 29 und 31 niedrig bzw. hoch.
Ein wichtiges Merkmal der Eingangsschaltung 26 (Figur 2) ist die Weise, in der sich ihre Ausgangssignale I und I' in Reaktion auf die Pegeländerung auf der Eingangsdatenleitung 28 ändern. Wenn eine Eingangspegeländerung auftritt, wird I zum Beispiel von hoch auf niedrig gesetzt und gleichzeitig I' von niedrig auf hoch gesetzt. Auf diese Weise wird die Dauer der Unsicherheit, während der der Latch 30 an seinen Eingängen andere als die vorgegebenen binären Signalpegel "sieht", minimiert. Somit wird auch die Zeitspanne, in der Metastabilität am Latch 30 auftreten kann, auf ein Minimum reduziert.
Vorteilhafterweise ist die Eingangsschaltung 26 außerdem so entworfen, daß sie eine relativ hohe Eingangsimpeanz aufweist. (Eine bestimmte Eingangsschaltung mit einer Eingangsimpedanz von ca. 100.000 Ohm ist in Figur 3 im Detail dargestellt und weiter unten beschrieben.) Eine derartige Impedanz bewirkt eine relativ kleine Last auf der Eingangsdatenleitung 28.
In Figur 3 ist in dem mit einer gestrichelten Linie umrandeten Block 26 ein spezielles beisipielhaftes Schaltbild der in Figur 2 abgebildeten Eingangsschaltung 26 dargestellt. Die in Figur 3 dargestellte Schaltung enthält die zuvor genannte Eingangsdatenleitung 28, den Eingangsanschluß 32 und die Ausgangsleitungen 29 und 31.
Der in Figur 3 dargestellte biipolare pnp-Eingangstransistor Q1 schafft die obengenannte hohe Eingangsimpedanz der Schaltung 26. Der biipolare npn-Transistor Q2, der mit einer Schottky-Diode geklemmte bipolare npn-Transistor Q3 und die bipolaren npn-Transistoren Q4 und Q5, die als Dioden geschaltet sind, liefern ein differentielles Signal an das differentielle Paar der mit einer Schottky-Diode geklemmten bipolaren npn-Transistoren Q6 und Q9. Die bipolaren npn-Transistoren Q7 und Q8 sind aufeinander abgestimmt und bilden einen Stromspiegel, Q10 verhindert, daß der Kollektor von Q7 unter einen Spannungsabfall am Basis-Emitter-Übergang fällt, und Q11 verhindert Signalschwankungen an den Basis-Elektroden von Q7 und Q8. Die Widerstände R1, R2 und R3 haben alle den gleichen Wert wie die in Figur 4 abgebildeten Widerstände R4 und R5. Jeder dieser Widerstände hat z.B. einen Wert von ca. 5.000 Ohm.
Der Anschluß 34, der in Figur 3 und auch in den Figuren 4 bis 7 abgebildet ist, ist mit einer positiven Versorgungsgleichspannung verbunden, die hier als VCC bezeichnet wird. In jeder der in den Figuren 3 bis 7 dargestellten Schaltungen hat diese Spannung einen Wert von ca. +5 Volt. Im weiteren Text bezeichnen die Kürzel Vbe, Vsat bzw. Vsch einen Sipannungsabfall am Basis-Emitter-Übergang des Transistors (typischerweise ca. 0,7 Volt), einen Spannungsabfall am Kollektor-Emitter-Übergang eines leitenden (gesättigten) Transistors (typischerweise ca. 0,3 Volt) bzw. den Spannungsabfall in Durchlaßrichtung an einer Schottky-Diode (ca. 0,4 Volt).
In der in Figur 3 abgebildeten Schaltung wird ein hoher Pegel auf einer der Ausgangsleitungen I und I' durch einen Sipannungspegel gleich VCC angezeigt. Ein niedriger Pegel auf der anderen Leitung wird durch einen Spannungspegel gleich 3Vbe - Vsat angegeben.
Wie in Figur 2 gezeigt, wird das differentielle Ausgangssignal I, I' der Schaltung 26 über die Leitungen 29, 31 dem Latch 30 zugeführt. Ein weiteres Eingangssignal wird dem Latch 30 von dem getakteten Latch 36 über die Leitung 38 zugeführt.
In Reaktion auf die Eingangsdaten- und Taktsignale liefert der in Figur 2 abgebildete Latch 30 ein differentielles Ausgangssignal L1 und L1' auf den Leitungen 40 bzw. 42. Dieses Ausgangssignal wird seinerseits der Detektorschaltung 44 zugeführt.
In Figur 4 ist in einem mit einer gestrichelten Linie umrandeten Block 30 ein spezielles beispielhaftes Schaltbild des Latch 30 dargestellt. Figur 4 zeigt die Schaltung mit den Leitungen 29 und 31, die von der Eingangsschaltung 26 ausgehen, mit der Leitung 38, die von dem getakteten Latch 36 ausgeht, und mit den Ausgangsleitungen L1 und L1'.
Der Bereich des Latch aus der Schaltung 30 in Figur 4 enthält die mit einer Schottky-Diode geklemmten bipolaren npn-Transistoren Q13 und Q14. Wie abgebildet ist der Kollektor von Q13 direkt mit der Basis von Q14 verbunden und der Kollektor von Q14 ist direkt mit der Basis von Q13 verbunden. Dies ist eine vorteilhafte Konfiguration, bei der die Verbindungswege zwischen den Latches so kurz wie möglich sind, so daß eine hohe Geschwindigkeit erreicht wird.
Die in Figur 4 abgebildeten mit einer Schottky-Diode geklemmten bipolaren npn-Transistoren Q12 und Q15 sind Vorrichtungen mit gemeinsamem Emitter-Ausgang und liefern die differentiellen Ausgangssignale L1 und L1'. Die Schottky-Dioden D1 und D2 verhindern, daß der Strom von der Eingangsschaltung 26 in die Basis-Elektroden von Q13 und Q14 26 fließt, wenn das an die Leitung 38 angelegte Taktsignal niedrig ist. Der bipolare npn-Transistor Q16, der als Diode geschaltete bipolare npn- Transistor Q17 und der Widerstand R6 dienen dazu, den Anstieg auf der Leitung 38 zu begrenzen, wenn das Taktsignal auf hoch gesetzt wird, wodurch die Arbeitsgeschwindigkeit des dargestellten Latch erhöht wird.
Die in Figur 4 dargestellte Schaltung ist so entworfen, daß die mit den Basis-Elektroden von Q13 und Q14 verbundenen Kapazitäten und Widerstände auf ein Minimum reduziert werden. Dadurch wird sichergestellt, daß die Zeit, die der Latch 30 benötigt, um sich von einer Metastabilität zu erholen, relativ kurz ist. Außerdem ist es vorteilhaft, die Transkonduktanz der Transistoren Q13 und Q14 zu maximieren. Dadurch wird die Erholung von einer Metastabilität weiter beschleunigt. Eine wirksame Methode zur Erhöhung der Transkonduktanz von Q13 und Q14 besteht darin, diese in einer Standard-Konfiguration mit doppelter Basis herzustellen.
In Figur 4 ist das Taktsignal auf Leitung 38 so vorgesehen, daß es entweder hoch (ca. 2 Vbe oder mehr) oder niedrig (Vsat) ist. Wenn das Taktsignal auf niedrig gesetzt wird, wird der Latch 30 aktiviert, um auf differentielle Datensignale, die auf den Eingangsleitungen 29 und 31 auftreten, zu reagieren. Aufgrund der Wirkung des getakteten Latch 36 (Figuren 2 und 6) bleibt die Taktleitung 38 zumindest so lange niedrig, bis die Detektorschaltung 44 (Figuren 2 und 5) erkennt, daß der Ausgang des Latch 30 einen seiner vorgegebenen binären Zustände erreicht hat.
Wenn das der Eingangsleitung 38 des in Figur 4 abgebildeten Latch 30 zugeführte Taktsignal hoch ist, sind die Ausgangspegel L1 und L1' auf den Leitungen 40 und 42 3 Vbe - Vsch und ca. 4 Vbe - Vsch. Diese Ausgangssignalzustände sind zusammen mit der auf hoch gesetzten Taktieitung 38 nicht wirksam, um die Detektorschaltung 44 (Figuren 2 und 5) zu veranlassen, ein Schaltsignal an den Latch Nr. 2 (der in Figur 2 mit dem Bezugszeichen 46 versehen ist und in Figur 7 im Detail gezeigt ist) zu liefern. Unter diesen Bedingungen liefert die Detektorschaltung 44 auch kein Rücksetzsignal an den getakteten Latch 36.
Wenn das der Eingangsieitung 38 des in Figur 4 abgebildeten Latch 30 zugeführte Taktsignal auf niedrig gesetzt wird, kann der Latch 30 in einen metastabilen Zustand eintreten. Während des metastabilen Zustandes wird die Differenz zwischen den Spannungspegeln auf den Ausgangsleitungen L1 und L1' immer kleiner sein als ein Schwellwert Vbe. In Reaktion auf diese unter einem Schwellwert liegende Differenz und auf die auf niedrig gesetzte Taktieitung kann die Detektorschaltung 44 kein Schaltsignal über die Leitungen 45 und 47 an den Latch 46 liefern. Sie kann auch kein Rücksetzsignal über die Leitungen 48 und 50 (Figur 2) an den getakteten Latch 36 liefern. Daraus ergibt sich, daß der getaktete Latch 36 weiterhin ein niedriges oder aktivierendes Taktsignal auf Leitung 38 an den Latch 30 liefert, bis der Latch 30 seine Metastabilität überwunden hat.
Wenn der durch das Taktsignal aktivierte, in Figur 4 abgebildete Latch 30 seinen metastabilen Zustand verläßt und einen seiner beiden vorgegebenen Ausgangszustände erreicht, sind die Signalpegel L1 und L1' auf den Leitungen 40 und 42 2 Vsat und 2 Vsat + Vbe. Zu diesem Zeitpunkt und aufgrund der Tatsache, daß die Differenz zwischen diesen Pegeln dem Schwellwert Vbe entspricht und daß die Taktleitung 38 immer noch auf niedrig gesetzt ist, liefert die Detektorschaltung 44 ein differentielles Schaltsignal an den Latch 46 und setzt den getakteten Latch 36 zurück. Bezeichnenderweise werden diese Schalt- und Rücksetzsignale von der Schaltung 44 erst geliefert, nachdem der Latch 30 eindeutig jeglichen metastabilen Zustand, in dem er sich befunden haben kann, verlassen hat.
Figur 5 zeigt innerhalb des mit einer gestrichelten Linie umrandeten Blocks 44 das Schaltbild einer speziellen asynchronen Detektorschaltung. Wie in Figur 2 sind die Eingangsleitungen in Figur 5 mit den Bezugszeichen 40 und 42 bezeichnet, die Ausgangsleitungen, die dem Latch 46 Schaltsignale zuführen, mit den Bezugszeichen 45 und 47 und die Ausgangsleitungen, die dem getakteten Latch 36 Rücksetzsignale zuführen, mit den Bezugszeichen 48 und 50.
Die in Figur 5 abgebildeten mit einer Schottky-Diode geklemmten bipolaren npn-Transistoren Q18 und Q19 enthalten einen Differenzdetektor ähllich dem Detektor, der in einer gleichzeitig anhängigen Patentanmeldung der Anmelderin, Seriennr. 167.599, angemeldet am 14. März 1988, dargestellt wurde. Die Schottky- Dioden D3 bis D5 und die als Dioden geschalteten bipolaren npn-Transistoren Q20 und Q21 dienen dazu, den großen Hub der Ausgangsspannungen der Detektorschaltung 44 zu klemmen und dadurch deren Betrieb zu beschleunigen.
Im Ruhezustand, d.h. bis der Signalpegel auf der Taktleitung 38 (Figur 4) auf niedrig gesetzt ist und die Differenz zwischen den Pegeln auf den in Figur 5 abgebildeten Eingangsleitungen 40 und 42 Vbe erreicht, sind die differentiellen Ausgangspegel, die auf den Leitungen 45 und 47 der Detektorschaltung 44 auftreten, nicht wirksam, um dem Latch 46 Signale zuzuführen, die ihn von seinen jeweiligen Setz- ?? und Rücksetzzuständen umschalten. Unter solchen Ruhebedingungen sind die Signalpegel auf den Ausgangs1eitungen 45 und 47 der Schaltung 44 2 Vbe + 2 Vsat und 2 Vbe + 2 Vsch. Wenn der Schwellwert Vbe erreicht ist und angenommen, die Taktieitung 38 ist auf niedrig gesetzt, ändern sich die von der Detektorschaltung 44 gelieferten Ausgangssignalpegel. Im besonderen werden die Pegel auf den Ausgangsleitungen 45 und 47 auf die Werte 3 Vsat und 2 Vbe + 2 Vsat gesetzt. Das Ausgangssignal von 3 Vsat ist wirksam, um den Latch 46 zu setzen ?? und rückzusetzen und den getakteten Latch 36 rückzusetzen. In der Praxis sind die Signalübertragungswege in der hier beschriebenen Anordnung so vorteilhaft proportioniert, daß der Latch 46 veranlaßt wird, in Reaktion auf ein Schaltsignal von der Detektorschaltung 44 umzuschalten, bevor der getaktete Latch 36 rückgesetzt wird.
Die in Figur 5 abgebildete Detektorschaltung 44 dient also dazu, dem Latch 46 nur dann Signale zuzuführen, wenn auf der Taktleitung 38 (Figur 4) ein aktivierendes Signal auftritt und der Ausgang des Latch 30 einen seiner vorgegebenen binären Zustände erreicht hat. Auf diese Weise werden jegliche Signalzustände, die auf einen metastabilen Zustand des Latch 30 hinweisen, durch die Detektorschaltung 44 wirksam daran gehindert, sich in und durch den Latch 46 auszubreiten und auf den Ausgangsleitungen 54 und 56 (Figur 2) aufzutreten.
Figur 6 zeigt im Detail ein Schaltbild eines herkömmlichen getakteten Latch, der für den Einsatz als getakteter Latch 36 in Figur 2 geeignet ist. In Reaktion auf die Zuführung eines hohen Taktsignals von der Quelle 24 (Figur 2) an den in Figur 6 dargestellten Eingangsanschluß 58 wird die in Figur 6 abgebildete Taktleitung 38 auf niedrig gesetzt und liefert dadurch ein aktivierendes Signal an den Latch 30. Die Leitung 38 bleibt auf niedrig gesetzt, bis der getaktete Latch anschließend dadurch rückgesetzt wird, daß einer der Ausgänge der Detektorschaltung 44 auf niedrig (auf 3 Vsat) gesetzt wird. Der Latchbereich des getakteten Latch 36 wird somit freigegeben. Wenn jedoch das dem Eingangsanschluß 58 zugeführte Taktsignal zum Zeitpunkt der Rücksetzung immer noch auf hoch gesetzt ist, bleibt das Signal auf der Taktieitung 38 niedrig. Da jedoch der Latch freigegeben wurde, wird das Taktsignal auf der Leitung 38 auf hoch gesetzt und wird der Latch 30 nicht länger aktiviert sein, um auf Eingangsdatensignalzustände zu reagieren, sobald der Eingang am Anschluß 58 auf niedrig gesetzt wird.
Figur 7 zeigt ein spezielles beispielhaftes Schaltbild eines herkömmlichen Latch der für den Einsatz als Latch 46 in Figur 2 geeignet ist. In Figur 7 kommen die Leitungen 45 und 47 vom Ausgang der Detektorschaltung 44. Die Leitungen 54 und 56 bilden den Ausgang des Latch 46 und auch, wie in Figur 2 dargestellt, auch den Ausgang der hier beschriebenen gesamten gegenüber einer Metastabilität immunen Flipflop-Anordnung.
Wenn die in Figur 7 abgebildete Eingangsleitung 45 auf niedrig (auf 3 Vsat) gesetzt wird, wird der dargestellte Latch 46 in seinen gesetzten ?? Zustand geschaltet oder bleibt gesetzt, falls er sich bereits in diesem Zustand befunden hat. In ihrem gesetzten Zustand ist die Ausgangsleitung 54 auf hoch und die Ausgangsleitung 56 auf niedrig gesetzt. Auf ähnliche Weise veranlaßt ein abfallendes Signal auf der Eingangsleitung 47 den Latch 46 dazu, auf seinen Rücksetzzustand zu schalten oder in diesem Zustand zu bleiben, falls er sich bereits im Rücksetzzustand befindet. In ihrem rückgesetzten Zustand ist die Ausgangsleitung 54 auf niedrig und die Ausgangsleitung auf hoch gesetzt.

Claims

1. Flipflop-Anordnung mit

- einem ersten Latch (30) mit einem Dateneingang (29, 31) und einem Datenausgang (40), wobei der erste Latch (30) zwischen einem aktivierten Zustand und einem deaktivierten Zustand umgeschaltet werden kann und so angeordnet ist, daß er in Reaktion auf die Initiierung des aktivierten Zustandes die am Dateneingang (29, 31) empfangenen Eingangsdatensignale erfaßt und bei der Erfassung für die verbleibende Dauer des aktivierten Zustandes ein Ausgangssignal liefert, das mindestens eine vorgegebene Größe am Ausgang (40, 42) aufweist, und wobei der erste Latch (30) während des deaktivierten Zustandes ein Ausgangssignal liefert, das am Ausgang eine kleinere als die vorgegebene Größe aufweist;

- einem zweiten Latch (46) mit einem Dateneingang (45, 47), der mit dem Ausgang (40, 42) des ersten Latch (30) verbunden ist;

- Detektormitteln (44) zur Steuerung des zweiten Latch (46) in Abhängigkeit davon, ob der erste Latch (30) die Eingangssignale erfaßt hat, dadurch gekennzeichnet, daß

- die Detektormittel (44) zwischen den Ausgang (40, 42) des ersten Latch (30) und den Dateneingang (45, 47) des zweiten Latch (46) geschaltet sind und den zweiten Latch (46) beim Detektieren des Ausgangssignals vom ersten Latch (30) mit mindestens der vorgegebenen Größe steuern, was der genannten Detektion entspricht;

- die Flipflop-Anordnung Aktivierungsniittel (36) zum Umschalten des ersten Latch (30) in Reaktion auf ein Eingangstaktsignal vom deaktivierten Zustand auf den aktivierten Zustand und zum Umschalten des ersten Latch (30) auf den deaktivierten Zustand in Reaktion auf ein Rücksetzsignal umfaßt, das von den Detektormitteln (44) empfangen wurde, die aktiv sind, um das Rücksetzsignal nach der genannten Detektion zu liefern.

2. Flipflop-Anordnung nach Anspruch 1, wobei die Detektormittel (44) einen asynchronen Differenzdetektor enthalten.

3. Flipflop-Anordnung nach Anspruch 2, wobei das Ausgangssignal vom ersten Latch (30) dem Differenzdetektor (44) als "zweigleisige" digitale Darstellung wgeführt wird.

4. Flipflop-Anordnung nach einem der Ansprüche 1 bis 3, wobei die Aktivierungsmittel (36) einen getakteten Latch enthalten, der durch das Eingangstaktsignal gesetzt und von den Detektormitteln bei genannter Detektion zurückgesetzt werden kann, wobei die Aktivierungsmittel dazu dienen, dem ersten Latch, nachdem er gesetzt ist und bis er zurückgesetzt ist, ein aktivierendes Signal zuzuführen.

5. Flipflop-Anordnung nach Anspruch 4, wobei die Signalübertragungswege in der genannten Anordnung so proportioniert sind, daß der genannte zweite Latch veranlaßt wird, in Reaktion auf ein von den genannten Detektormitteln empfangenes Schaltsignal umzuschalten, bevor der genannte getaktete Latch zurückgesetzt wird.