JPS60149251U - 2重機能入力を有する論理回路 - Google Patents
2重機能入力を有する論理回路Info
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- JPS60149251U JPS60149251U JP1985013011U JP1301185U JPS60149251U JP S60149251 U JPS60149251 U JP S60149251U JP 1985013011 U JP1985013011 U JP 1985013011U JP 1301185 U JP1301185 U JP 1301185U JP S60149251 U JPS60149251 U JP S60149251U
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- JP
- Japan
- Prior art keywords
- signal
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- logic circuit
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- coupled
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- Granted
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図A、 B及びCは、夫々、先行技術のエミッタ結
合論理回路によって実行される論理図、回路図及び論理
機能の真理値表を示す。第2図A。 B及びCは、夫々、2つの機能入力を利用する第1図の
論理機能の論理図、回路図及び真理値を示す。第3図A
、 B及びCは、夫々、2つの機能人 ・力を利用する
論理図、回路図及びパリティ検査回路の真理値表を示す
。第4図A、 Bは、夫々、3゛入力の通常のマ/L/
チプレクサの論理図及び真理値表を示す。第5図A、
B及びCは、夫々、2つの機能入力を利用する第4図′
の論理機能の論理図、回路図及び真理値表を示す。
合論理回路によって実行される論理図、回路図及び論理
機能の真理値表を示す。第2図A。 B及びCは、夫々、2つの機能入力を利用する第1図の
論理機能の論理図、回路図及び真理値を示す。第3図A
、 B及びCは、夫々、2つの機能人 ・力を利用する
論理図、回路図及びパリティ検査回路の真理値表を示す
。第4図A、 Bは、夫々、3゛入力の通常のマ/L/
チプレクサの論理図及び真理値表を示す。第5図A、
B及びCは、夫々、2つの機能入力を利用する第4図′
の論理機能の論理図、回路図及び真理値表を示す。
Claims (1)
- 【実用新案登録請求の範囲】 少な(とも第1、第2人力信号を受信し、少な、くとも
1個の出力信号を発生するのに適合した論理回路におい
て、 2通信号を含む少なくとも3個の別個の論理レベルと、
前記2通信号とは異なる電圧範囲と、を有する前記第1
人力信号に結合され、前記第1人力信号が前記電圧範囲
内にある場合、少なくとも1個の可能信号を選択的に発
生する少な(とも1個の可能化手段66.88;122
,136;180.182;204,218、 前記第1、第2人力信号に結合され、かつ少な−くとも
1個の可能化手段に結合され、前記第1、第2人力信号
によって決定される複数の論理機能のうちめ1つ舎示す
2進出力信号を発生する論理手段64,68,70,7
2,74.78,82.84.86;114.116,
118,120.124,126,132,134.1
46;178.186,190,196,200,20
2を具え、 前記第2人力信号は少な(とも2つの別個の論理レベル
を有し、 前記論理手段は少なくとも1個の可能信号、前
−記第1人力信号、前記第2人力信号に応答し、複数の
論理機能のうちの論理機能が2進出力信号によって示さ
れることを決定することを特徴とする ′2重
機能入力を統合する論理回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/814,057 US4167727A (en) | 1977-07-08 | 1977-07-08 | Logic circuits incorporating a dual function input |
US814057 | 1977-07-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60149251U true JPS60149251U (ja) | 1985-10-03 |
JPH0233411Y2 JPH0233411Y2 (ja) | 1990-09-07 |
Family
ID=25214080
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8282878A Pending JPS5419339A (en) | 1977-07-08 | 1978-07-07 | Logic circuit for unifying double function inputs |
JP1985013011U Granted JPS60149251U (ja) | 1977-07-08 | 1985-01-31 | 2重機能入力を有する論理回路 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8282878A Pending JPS5419339A (en) | 1977-07-08 | 1978-07-07 | Logic circuit for unifying double function inputs |
Country Status (8)
Country | Link |
---|---|
US (1) | US4167727A (ja) |
JP (2) | JPS5419339A (ja) |
DE (1) | DE2827067C2 (ja) |
FR (1) | FR2397107B1 (ja) |
GB (1) | GB1586140A (ja) |
HK (1) | HK51183A (ja) |
MY (1) | MY8400265A (ja) |
SG (1) | SG35783G (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1977-07-08 US US05/814,057 patent/US4167727A/en not_active Expired - Lifetime
-
1978
- 1978-05-30 GB GB24206/78A patent/GB1586140A/en not_active Expired
- 1978-06-20 DE DE2827067A patent/DE2827067C2/de not_active Expired
- 1978-06-26 FR FR7819051A patent/FR2397107B1/fr not_active Expired
- 1978-07-07 JP JP8282878A patent/JPS5419339A/ja active Pending
-
1983
- 1983-06-20 SG SG357/83A patent/SG35783G/en unknown
- 1983-11-03 HK HK511/83A patent/HK51183A/xx not_active IP Right Cessation
-
1984
- 1984-12-30 MY MY265/84A patent/MY8400265A/xx unknown
-
1985
- 1985-01-31 JP JP1985013011U patent/JPS60149251U/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
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MY8400265A (en) | 1984-12-31 |
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JPS5419339A (en) | 1979-02-14 |
JPH0233411Y2 (ja) | 1990-09-07 |
GB1586140A (en) | 1981-03-18 |
HK51183A (en) | 1983-11-11 |
FR2397107B1 (ja) | 1982-07-09 |
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