JPS61140637U - - Google Patents

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JPS61140637U
JPS61140637U JP2407385U JP2407385U JPS61140637U JP S61140637 U JPS61140637 U JP S61140637U JP 2407385 U JP2407385 U JP 2407385U JP 2407385 U JP2407385 U JP 2407385U JP S61140637 U JPS61140637 U JP S61140637U
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JP
Japan
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nand gate
input
input terminals
signal
supplied
Prior art date
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JP2407385U
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【図面の簡単な説明】
第１図はこの考案の一実施例のブロツク図、第
２図はこの考案の他の実施例のブロツク図、第３
図はエクスクルーシブＯＲゲートのブロツク図、
第４図はデータセレクタのブロツク図、第５図及
び第６図は従来の論理回路のブロツク図である。 図面における主要な符号の説明、１，２，３：
入力端子、４〜９：制御信号の入力端子、１０…
出力端子、１１〜１６，２０：ＮＡＮＤゲート。

Claims (1)

  1. 【実用新案登録請求の範囲】 夫々３個の入力端子を有する第１、第２、第３
    のＮＡＮＤゲートと、少なくとも２個の入力端子
    を有する第４のＮＡＮＤゲートとを有し、 上記第１のＮＡＮＤゲートの２個の入力端子に
    夫々第１及び第２の入力信号を供給し、上記第２
    のＮＡＮＤゲートの２個の入力端子に夫々上記第
    １の入力信号及び上記第１のＮＡＮＤゲートの出
    力信号を供給し、上記第３のＮＡＮＤゲートの２
    個の入力端子に夫々上記第２の入留信号及び上記
    第１のＮＡＮＤゲートの出力信号を供給し、上記
    第１のＮＡＮＤゲート、上記第２のＮＡＮＤゲー
    ト及び上記第３のＮＡＮＤゲートの夫々に第１、
    第２、第３の制御信号を供給し、上記第２のＮＡ
    ＮＤゲート及び上記第３のＮＡＮＤゲートの出力
    信号を上記第４のＮＡＮＤゲートに供給し、上記
    第１、第２、第３の制御信号に応じて上記第４の
    ＮＡＮＤゲートから上記第１の入力信号、上記第
    ２の入力信号又は上記第１及び上記第２の入力信
    号の排他的論理和出力を選択的に得るようにした
    ことを特徴とする論理回路。
JP2407385U 1985-02-21 1985-02-21 Pending JPS61140637U (ja)

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JP2407385U JPS61140637U (ja) 1985-02-21 1985-02-21

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Application Number Priority Date Filing Date Title
JP2407385U JPS61140637U (ja) 1985-02-21 1985-02-21

Publications (1)

Publication Number Publication Date
JPS61140637U true JPS61140637U (ja) 1986-08-30

Family

ID=30517888

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2407385U Pending JPS61140637U (ja) 1985-02-21 1985-02-21

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JP (1) JPS61140637U (ja)

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