JP3410560B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3410560B2 JP3410560B2 JP21427294A JP21427294A JP3410560B2 JP 3410560 B2 JP3410560 B2 JP 3410560B2 JP 21427294 A JP21427294 A JP 21427294A JP 21427294 A JP21427294 A JP 21427294A JP 3410560 B2 JP3410560 B2 JP 3410560B2
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- Japan
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- circuit
- output
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、クロスポイントスイッ
チ回路に係り、例えばＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏ
ｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）等に用いて有
効な空間分割スイッチ構成要素としてのスイッチ回路に
適用して有効な技術に関するものである。
チ回路に係り、例えばＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏ
ｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）等に用いて有
効な空間分割スイッチ構成要素としてのスイッチ回路に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】Ｂ−ＩＳＤＮ（Ｂｒｏａｄ−ｂａｎｄ
Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔ
ａｌ Ｎｅｔｗｏｒｋ）用に開発されたクロスポイント
スイッチ回路の例として、１９８９年５月「シー・アイ
・シー・シー（ＣＩＣＣ；Ｃｕｓｔｏｍ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ）」
論文の頁１０．７．１〜頁１０．７．４がある。同文献
においてクロスポイントスイッチは１６×８のスイッチ
マトリクスとされ、セレクトデコーダによってスイッチ
アレイのスイッチ状態が選択されるとものと予想され
る。ここで、クロスポイントスイッチ回路は別の呼び名
で空間スイッチと言われることもある。
Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔ
ａｌ Ｎｅｔｗｏｒｋ）用に開発されたクロスポイント
スイッチ回路の例として、１９８９年５月「シー・アイ
・シー・シー（ＣＩＣＣ；Ｃｕｓｔｏｍ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ）」
論文の頁１０．７．１〜頁１０．７．４がある。同文献
においてクロスポイントスイッチは１６×８のスイッチ
マトリクスとされ、セレクトデコーダによってスイッチ
アレイのスイッチ状態が選択されるとものと予想され
る。ここで、クロスポイントスイッチ回路は別の呼び名
で空間スイッチと言われることもある。
【０００３】また、クロスポイントスイッチ回路それ自
体の公知例ではないが、１９９４年２月の「アイ・エス
・エス・シー・シー（ＩＳＳＣＣ；Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ）」論文の頁２０８〜頁２０９
には、セルフデコーディングマルチプレクサ（Ｓｅｌｆ
−ｄｅｃｏｄｉｎｇ ｍｕｌｔｉｐｌｅｘｅｒ）と名付
けられた回路が示される。このセルフデコーディングマ
ルチプレクサは、図２２に示されるように６個のＣＭＯ
Ｓトランスファゲートをツリー状に配置して、４入力か
ら一つを選択信号ＳＥＬ１，ＳＥＬ２にて選択出力する
セレクタとして機能される。このセレクタはマイクロプ
ロセッサにおいて一つの論理ユニットとして利用され
る。
体の公知例ではないが、１９９４年２月の「アイ・エス
・エス・シー・シー（ＩＳＳＣＣ；Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ）」論文の頁２０８〜頁２０９
には、セルフデコーディングマルチプレクサ（Ｓｅｌｆ
−ｄｅｃｏｄｉｎｇ ｍｕｌｔｉｐｌｅｘｅｒ）と名付
けられた回路が示される。このセルフデコーディングマ
ルチプレクサは、図２２に示されるように６個のＣＭＯ
Ｓトランスファゲートをツリー状に配置して、４入力か
ら一つを選択信号ＳＥＬ１，ＳＥＬ２にて選択出力する
セレクタとして機能される。このセレクタはマイクロプ
ロセッサにおいて一つの論理ユニットとして利用され
る。
【０００４】
【発明が解決しようとする課題】半導体素子の微細加工
技術の進展とＳＯＮＥＴ等の伝送システムの大規模化が
相互に関連し合って、より大きなマトリックスを構成で
きるクロスポイントスイッチ回路の実現が要望されてい
る。しかし、通常のＣＭＯＳプロセス適用のＬＳＩにお
いては、上記公知のクロスポイントスイッチの例では、
マトリックスの規模は１６×８であった。このマトリッ
クスの規模を大きくするとトランジスタの数が飛躍的に
増大し、１チップへの集積化が困難となる。更に動作速
度も急激に劣化してくる。
技術の進展とＳＯＮＥＴ等の伝送システムの大規模化が
相互に関連し合って、より大きなマトリックスを構成で
きるクロスポイントスイッチ回路の実現が要望されてい
る。しかし、通常のＣＭＯＳプロセス適用のＬＳＩにお
いては、上記公知のクロスポイントスイッチの例では、
マトリックスの規模は１６×８であった。このマトリッ
クスの規模を大きくするとトランジスタの数が飛躍的に
増大し、１チップへの集積化が困難となる。更に動作速
度も急激に劣化してくる。
【０００５】本発明の目的は、入力信号数×出力信号数
で代表されるようなスイッチアレイの規模の大型化に最
適なクロスポイントスイッチ回路を提供することにあ
る。さらに詳しくは、第１に、構成要素の素子数を減ら
す工夫をして、クロスポイントスイッチ回路のスイッチ
アレイの規模を大きくしても、素子数が従来より格段に
少ないクロスポイントスイッチ回路を提供し、伝送シス
テムにおいて、この部分の１チップ化を可能にしようと
するものである。第２に、論理的な規模を大きくしても
あまり動作速度の劣化を起こさないクロスポイントスイ
ッチ回路を提供することにある。第３には、動作速度を
なるべく速くして、入力信号の速度に比べてアドレス信
号の速度をｎ倍化し、出力端子数を減らして、構成要素
を更に少くしたクロスポイントスイッチ回路を提供する
ことにある。第４には、ディジタルテスタのようなファ
ンクションテスト向きのテスタを用いてある程度のＡＣ
特性を評価可能にするための疑似ＡＣテスト機能を内蔵
させたクロスポイントスイッチ回路を提供することにあ
る。第５には、チップ内に埋込まれたクロスポイントス
イッチ回路をマクロセルとして扱う場合、当該クロスポ
イントスイッチ回路のマクロセルを何個か並べて利用す
るときの配線効率を向上させることができるクロスポイ
ントスイッチ回路を提供することにある。
で代表されるようなスイッチアレイの規模の大型化に最
適なクロスポイントスイッチ回路を提供することにあ
る。さらに詳しくは、第１に、構成要素の素子数を減ら
す工夫をして、クロスポイントスイッチ回路のスイッチ
アレイの規模を大きくしても、素子数が従来より格段に
少ないクロスポイントスイッチ回路を提供し、伝送シス
テムにおいて、この部分の１チップ化を可能にしようと
するものである。第２に、論理的な規模を大きくしても
あまり動作速度の劣化を起こさないクロスポイントスイ
ッチ回路を提供することにある。第３には、動作速度を
なるべく速くして、入力信号の速度に比べてアドレス信
号の速度をｎ倍化し、出力端子数を減らして、構成要素
を更に少くしたクロスポイントスイッチ回路を提供する
ことにある。第４には、ディジタルテスタのようなファ
ンクションテスト向きのテスタを用いてある程度のＡＣ
特性を評価可能にするための疑似ＡＣテスト機能を内蔵
させたクロスポイントスイッチ回路を提供することにあ
る。第５には、チップ内に埋込まれたクロスポイントス
イッチ回路をマクロセルとして扱う場合、当該クロスポ
イントスイッチ回路のマクロセルを何個か並べて利用す
るときの配線効率を向上させることができるクロスポイ
ントスイッチ回路を提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】複数個の入力端子から一つの出力端子に至
る２分岐を主体としたツリー構造のスイッチアレイと、
このスイッチアレイにおける同一階層のスイッチ素子を
１ビットの相補アドレス信号にて相補的にスイッチ動作
させるための複数ビットの相補アドレス信号を入力アド
レス信号に基づいて形成するアドレスバッファと、から
成るセレクタを一単位として、上記入力端子の数に等し
い数の複数単位の上記セレクタを含み、上記複数個の入
力端子が各セレクタに共通接続され、夫々のアドレス信
号の論理値の組み合わせに応じて、所望の一つの入力端
子を所望の単数もしくは複数の出力端子に接続可能にし
てクロスポイントスイッチ回路を構成する。
る２分岐を主体としたツリー構造のスイッチアレイと、
このスイッチアレイにおける同一階層のスイッチ素子を
１ビットの相補アドレス信号にて相補的にスイッチ動作
させるための複数ビットの相補アドレス信号を入力アド
レス信号に基づいて形成するアドレスバッファと、から
成るセレクタを一単位として、上記入力端子の数に等し
い数の複数単位の上記セレクタを含み、上記複数個の入
力端子が各セレクタに共通接続され、夫々のアドレス信
号の論理値の組み合わせに応じて、所望の一つの入力端
子を所望の単数もしくは複数の出力端子に接続可能にし
てクロスポイントスイッチ回路を構成する。
【０００９】アドレス信号などの時分割多重化により物
理的な回路規模を一層縮小することを企図した態様のク
ロスポイントスイッチ回路は、上記同様のセレクタを一
単位として、上記入力端子の数に対して正の整数分の一
の数の複数単位の上記セレクタを含み、上記複数個の入
力端子が各セレクタに共通接続され、上記入力端子に供
給される信号の信号周波数に対して上記正の整数倍され
た信号周波数を以て、外部から供給されるアドレス信号
を時分割多重化し、対応するセレクタに出力するアドレ
ス信号多重化回路を設け、外部から供給される夫々のア
ドレス信号の論理値の組み合わせに応じて、所望の一つ
の入力端子を所望の単数もしくは複数の出力端子に接続
可能にされて、入力端子からの信号が上記正の整数倍さ
れた信号周波数を以て多重化されて出力可能にされて成
る。
理的な回路規模を一層縮小することを企図した態様のク
ロスポイントスイッチ回路は、上記同様のセレクタを一
単位として、上記入力端子の数に対して正の整数分の一
の数の複数単位の上記セレクタを含み、上記複数個の入
力端子が各セレクタに共通接続され、上記入力端子に供
給される信号の信号周波数に対して上記正の整数倍され
た信号周波数を以て、外部から供給されるアドレス信号
を時分割多重化し、対応するセレクタに出力するアドレ
ス信号多重化回路を設け、外部から供給される夫々のア
ドレス信号の論理値の組み合わせに応じて、所望の一つ
の入力端子を所望の単数もしくは複数の出力端子に接続
可能にされて、入力端子からの信号が上記正の整数倍さ
れた信号周波数を以て多重化されて出力可能にされて成
る。
【００１０】上記スイッチアレイを構成するスイッチ素
子の素子数最大限に減少させるには、当該スイッチ素子
として、Ｎチャンネル型ＭＯＳトランジスタを採用する
ことが望ましい。
子の素子数最大限に減少させるには、当該スイッチ素子
として、Ｎチャンネル型ＭＯＳトランジスタを採用する
ことが望ましい。
【００１１】スイッチアレイはツリー構造故にアドレス
バッファが駆動すべき負荷は下位側階層ほど大きくされ
る。そのような駆動負荷の相違による選択動作の遅れを
解消するには、アドレスバッファの相補アドレス信号線
の負荷が相対的に重いものにはサブドライバを介在させ
るとよい。
バッファが駆動すべき負荷は下位側階層ほど大きくされ
る。そのような駆動負荷の相違による選択動作の遅れを
解消するには、アドレスバッファの相補アドレス信号線
の負荷が相対的に重いものにはサブドライバを介在させ
るとよい。
【００１２】上記各セレクタとその出力端子との間にＣ
ＭＯＳ出力バッファを設けた場合におけるスタンバイ状
態でのリーク電流テストを考慮すると、出力バッファを
正帰還制御するＰチャンネル型ＭＯＳトランジスタをプ
ルアップ接続して、出力バッファに貫通電流が流れない
ようにすることが望ましい。
ＭＯＳ出力バッファを設けた場合におけるスタンバイ状
態でのリーク電流テストを考慮すると、出力バッファを
正帰還制御するＰチャンネル型ＭＯＳトランジスタをプ
ルアップ接続して、出力バッファに貫通電流が流れない
ようにすることが望ましい。
【００１３】スタンバイ状態でのリーク電流テストと共
に擬似ＡＣテストを考慮する場合、上記各セレクタから
その出力端子に至る出力経路に順次、トランスファゲー
ト、このトランスファゲートのターンオフに同期してラ
ッチ動作されるラッチ回路、及び上記ラッチ回路の出力
を入力とするＣＭＯＳ出力バッファを配置することがで
きる。擬似ＡＣテストに際してクロスポイントスイッチ
回路が正常に動作するときの動作遅延時間よりも長い所
定時間経過後にラッチ回路をラッチ動作せ、ラッチされ
たデータが期待値に一致するかを判定することによって
スイッチアレイのＡＣ的な欠陥（例えばスイッチ素子パ
ターンの欠陥によるｇｍが異常に小さくなるような欠
陥）を判定できる。そのような動作遅延時間よりも長い
所定時間をクロスポイントスイッチ回路内部で形成し
て、それ自体で擬似ＡＣテストを支援できるようにする
には、外部から供給されるクロック信号の所定の変化か
ら所定の遅延時間を経過するまでの期間に応ずるパルス
幅を持つ内部クロックを形成して、上記ラッチ回路及び
トランスファゲートの動作制御信号を形成するクロック
発生部を設ける。そのような遅延時間は遅延回路によっ
て形成できる。
に擬似ＡＣテストを考慮する場合、上記各セレクタから
その出力端子に至る出力経路に順次、トランスファゲー
ト、このトランスファゲートのターンオフに同期してラ
ッチ動作されるラッチ回路、及び上記ラッチ回路の出力
を入力とするＣＭＯＳ出力バッファを配置することがで
きる。擬似ＡＣテストに際してクロスポイントスイッチ
回路が正常に動作するときの動作遅延時間よりも長い所
定時間経過後にラッチ回路をラッチ動作せ、ラッチされ
たデータが期待値に一致するかを判定することによって
スイッチアレイのＡＣ的な欠陥（例えばスイッチ素子パ
ターンの欠陥によるｇｍが異常に小さくなるような欠
陥）を判定できる。そのような動作遅延時間よりも長い
所定時間をクロスポイントスイッチ回路内部で形成し
て、それ自体で擬似ＡＣテストを支援できるようにする
には、外部から供給されるクロック信号の所定の変化か
ら所定の遅延時間を経過するまでの期間に応ずるパルス
幅を持つ内部クロックを形成して、上記ラッチ回路及び
トランスファゲートの動作制御信号を形成するクロック
発生部を設ける。そのような遅延時間は遅延回路によっ
て形成できる。
【００１４】上記クロスポイントスイッチ回路を複数個
並設して構成される半導体集積回路において、クロスポ
イントスイッチ回路へのアドレス信号配線などの配線効
率を向上させるには、夫々のクロスポイントスイッチ回
路を構成するセルの上層にスルー配線を並設し、当該ス
ルー配線を、夫々のクロスポイントスイッチ回路に共通
のアドレス信号を供給するためのアドレススルー配線、
又はその他の回路セルに接続されるセル渡りのスルー配
線として利用できる。
並設して構成される半導体集積回路において、クロスポ
イントスイッチ回路へのアドレス信号配線などの配線効
率を向上させるには、夫々のクロスポイントスイッチ回
路を構成するセルの上層にスルー配線を並設し、当該ス
ルー配線を、夫々のクロスポイントスイッチ回路に共通
のアドレス信号を供給するためのアドレススルー配線、
又はその他の回路セルに接続されるセル渡りのスルー配
線として利用できる。
【００１５】上記クロスポイントスイッチ回路はツリー
状のスイッチアレイ故にその論理規模（入力端子数×出
力端子数）が大きくてもその構成スイッチ素子数の増大
を最小限に抑えることができるため、ゲートアレイの敷
詰めゲート領域にクロスポイントスイッチ回路を構成す
ることが容易である。このときのクロスポイントスイッ
チ回路におけるセレクタを、上記敷詰めゲート領域がＣ
ＭＯＳ基本セルのセル列から成るとき、上記ＣＭＯＳ基
本セルの複数のセル列から成る所定の矩形領域にレイア
ウトする事が、敷詰めゲート領域を利用するときの面積
効率を向上させる。
状のスイッチアレイ故にその論理規模（入力端子数×出
力端子数）が大きくてもその構成スイッチ素子数の増大
を最小限に抑えることができるため、ゲートアレイの敷
詰めゲート領域にクロスポイントスイッチ回路を構成す
ることが容易である。このときのクロスポイントスイッ
チ回路におけるセレクタを、上記敷詰めゲート領域がＣ
ＭＯＳ基本セルのセル列から成るとき、上記ＣＭＯＳ基
本セルの複数のセル列から成る所定の矩形領域にレイア
ウトする事が、敷詰めゲート領域を利用するときの面積
効率を向上させる。
【００１６】
【作用】上記した手段によれば、２分岐を主体とするツ
リー構造のスイッチアレイは、階層的に経路を選択する
トランジスタがスイッチマトリクスにおけるスイッチト
ランジスタとデコーダトランジスタとの双方の機能を実
現し、且つ、階層的に多段接続されたそのような経路選
択トランジスタの数は上位階層ほど少なくされ、これが
クロスポイントスイッチ回路におけるスイッチアレイの
論理的な規模に比べてその物理的な回路規模を縮小す
る。
リー構造のスイッチアレイは、階層的に経路を選択する
トランジスタがスイッチマトリクスにおけるスイッチト
ランジスタとデコーダトランジスタとの双方の機能を実
現し、且つ、階層的に多段接続されたそのような経路選
択トランジスタの数は上位階層ほど少なくされ、これが
クロスポイントスイッチ回路におけるスイッチアレイの
論理的な規模に比べてその物理的な回路規模を縮小す
る。
【００１７】サブドライバは、２分岐を主体とするツリ
ー構造故にアドレスバッファが駆動すべき負荷の相違を
見かけ上均一化して動作速度を向上させる。
ー構造故にアドレスバッファが駆動すべき負荷の相違を
見かけ上均一化して動作速度を向上させる。
【００１８】アドレス信号多重化回路はその多重化数に
応じてセレクタの数を低減し、クロスポイントスイッチ
回路の物理的な規模をさらに減少させる。
応じてセレクタの数を低減し、クロスポイントスイッチ
回路の物理的な規模をさらに減少させる。
【００１９】トランスファゲート及びラッチ回路は擬似
ＡＣテスト機能を実現する。特に、外部から供給される
クロック信号の所定の変化から所定のパルス幅を持つ内
部クロックを形成するクロック発生部は、クロスポイン
トスイッチ回路それ自体で擬似ＡＣテストを支援する。
すなわち、テスト動作の遅いテスタを用いる場合にもラ
ッチ回路の制御は当該クロック発生部内蔵の遅延回路の
遅延時間で決定され、テスト動作周波数に依存すること
なくクロスポイントスイッチ回路のＡＣ特性を保証す
る。
ＡＣテスト機能を実現する。特に、外部から供給される
クロック信号の所定の変化から所定のパルス幅を持つ内
部クロックを形成するクロック発生部は、クロスポイン
トスイッチ回路それ自体で擬似ＡＣテストを支援する。
すなわち、テスト動作の遅いテスタを用いる場合にもラ
ッチ回路の制御は当該クロック発生部内蔵の遅延回路の
遅延時間で決定され、テスト動作周波数に依存すること
なくクロスポイントスイッチ回路のＡＣ特性を保証す
る。
【００２０】
【実施例】図２０には非同期転送モードにて実現される
Ｂ−ＩＳＤＮに従った一例システムであるＳＯＮＥＴの
システム構成図が示される。同図に示されるシステム
は、多数のＡＤＭ（Ａｄｄ Ｄｒｏｐ Ｍｕｌｔｉｐｌ
ｅｘｅｒ）１００を介して光ファイバーケーブルＯＬで
成る網が構成され、網は中央センタ１０１のディジタル
交換機１０２とＡＤＭ１００を介して接続される。ディ
ジタル交換機１０２は図示しない別の中央センタのディ
ジタル交換機などに接続される。上記各ＡＤＭ１００は
本発明の一実施例に係るクロスポイントスイッチ回路が
適用される。
Ｂ−ＩＳＤＮに従った一例システムであるＳＯＮＥＴの
システム構成図が示される。同図に示されるシステム
は、多数のＡＤＭ（Ａｄｄ Ｄｒｏｐ Ｍｕｌｔｉｐｌ
ｅｘｅｒ）１００を介して光ファイバーケーブルＯＬで
成る網が構成され、網は中央センタ１０１のディジタル
交換機１０２とＡＤＭ１００を介して接続される。ディ
ジタル交換機１０２は図示しない別の中央センタのディ
ジタル交換機などに接続される。上記各ＡＤＭ１００は
本発明の一実施例に係るクロスポイントスイッチ回路が
適用される。
【００２１】図２１には上記ＡＤＭ１００の一例が示さ
れる。同図において３０はスイッチ部であり、例えば６
００Ｍｂ（メガビット）／ｓ（ｓｅｃｏｎｄ）のデータ
速度の信号８チャネルを切り換えられる。すなわち６０
０Ｍｂ／ｓで８×８の機能（８個の各入力は８個の内の
任意の出力に接続可能）、また１５０Ｍｂ／ｓで３２×
３２の機能を持つ。ここに３３は受信側回線インタフェ
ース、３４は送信側回線インタフェース、３５は受信側
低速インタフェース、３６は送信側低速インタフェース
であり、マルチプレクサ３１は受信側低速インタフェー
ス３５からの低速入力を多重化してスイッチ部３０に供
給し、デマルチプレクサ３２はスイッチ部３０からの出
力を分離して上記送信側低速インタフェース３６に供給
する。このように構成されたＡＤＭ１００により、信号
の送入、分岐若しくは分配が可能にされる。
れる。同図において３０はスイッチ部であり、例えば６
００Ｍｂ（メガビット）／ｓ（ｓｅｃｏｎｄ）のデータ
速度の信号８チャネルを切り換えられる。すなわち６０
０Ｍｂ／ｓで８×８の機能（８個の各入力は８個の内の
任意の出力に接続可能）、また１５０Ｍｂ／ｓで３２×
３２の機能を持つ。ここに３３は受信側回線インタフェ
ース、３４は送信側回線インタフェース、３５は受信側
低速インタフェース、３６は送信側低速インタフェース
であり、マルチプレクサ３１は受信側低速インタフェー
ス３５からの低速入力を多重化してスイッチ部３０に供
給し、デマルチプレクサ３２はスイッチ部３０からの出
力を分離して上記送信側低速インタフェース３６に供給
する。このように構成されたＡＤＭ１００により、信号
の送入、分岐若しくは分配が可能にされる。
【００２２】上記ＡＤＭ１００のスイッチ部３０に本発
明に係るクロスポイントスイッチ回路が適用される。そ
の主な機能は例えば４×４のスイッチの場合、各４つの
出力には、各４つの入力信号のうちから１つが自由に接
続される。したがって、例えば１つの入力の信号が各４
つの出力へ同時に接続されることも可能にされなければ
ならない。
明に係るクロスポイントスイッチ回路が適用される。そ
の主な機能は例えば４×４のスイッチの場合、各４つの
出力には、各４つの入力信号のうちから１つが自由に接
続される。したがって、例えば１つの入力の信号が各４
つの出力へ同時に接続されることも可能にされなければ
ならない。
【００２３】図１には本発明に係るクロスポイントスイ
ッチ回路の一実施例回路図が示されている。この図の場
合の例では、入力端子と出力端子の構成は４×４（入力
端子がＩ１〜Ｉ４、出力端子がＯ１〜Ｏ４）である。１
がスイッチ及びデコーダ一体部、２がアドレスバッファ
部である。スイッチ及びデコーダ一体部１は出力端子Ｏ
１〜Ｏ４に対応する４個のスイッチ及びデコーダ単位ユ
ニット１（１）〜１（４）にて構成され、各スイッチ及
びデコーダ単位ユニット１（１）〜１（４）には入力端
子Ｉ１〜Ｉ４が共通接続される。アドレスバッファ部２
は各スイッチ及びデコーダ単位ユニット１０〜１１に対
応するアドレスバッファ単位ユニット２（１）〜２
（４）にて構成され、夫々には２進のアドレス信号Ａ１
（１），Ａ２（１），Ａ１（２），Ａ２（２），Ａ１
（３），Ａ２（３），Ａ１（４），Ａ２（４）が供給さ
れ、夫々が相補アドレス信号とされ、相補アドレス信号
は対応するスイッチ及びデコーダ単位ユニット１（１）
〜１（４）に供給される。各スイッチ及びデコーダ単位
ユニット１（１）〜１（４）ではスイッチ及びデコーダ
兼用のＮＭＯＳ（Ｎチャンネル型ＭＯＳ）トランジスタ
Ｑ１（１）〜Ｑ６（１），…，Ｑ１（４）〜Ｑ６（４）
が、アドレス２進桁数の多段接続構成とされて、デコー
ドすべき対応相補アドレス信号を受けてオン・オフさ
れ、出力端子に対して入力端子が選択されるように信号
パスが形成される。
ッチ回路の一実施例回路図が示されている。この図の場
合の例では、入力端子と出力端子の構成は４×４（入力
端子がＩ１〜Ｉ４、出力端子がＯ１〜Ｏ４）である。１
がスイッチ及びデコーダ一体部、２がアドレスバッファ
部である。スイッチ及びデコーダ一体部１は出力端子Ｏ
１〜Ｏ４に対応する４個のスイッチ及びデコーダ単位ユ
ニット１（１）〜１（４）にて構成され、各スイッチ及
びデコーダ単位ユニット１（１）〜１（４）には入力端
子Ｉ１〜Ｉ４が共通接続される。アドレスバッファ部２
は各スイッチ及びデコーダ単位ユニット１０〜１１に対
応するアドレスバッファ単位ユニット２（１）〜２
（４）にて構成され、夫々には２進のアドレス信号Ａ１
（１），Ａ２（１），Ａ１（２），Ａ２（２），Ａ１
（３），Ａ２（３），Ａ１（４），Ａ２（４）が供給さ
れ、夫々が相補アドレス信号とされ、相補アドレス信号
は対応するスイッチ及びデコーダ単位ユニット１（１）
〜１（４）に供給される。各スイッチ及びデコーダ単位
ユニット１（１）〜１（４）ではスイッチ及びデコーダ
兼用のＮＭＯＳ（Ｎチャンネル型ＭＯＳ）トランジスタ
Ｑ１（１）〜Ｑ６（１），…，Ｑ１（４）〜Ｑ６（４）
が、アドレス２進桁数の多段接続構成とされて、デコー
ドすべき対応相補アドレス信号を受けてオン・オフさ
れ、出力端子に対して入力端子が選択されるように信号
パスが形成される。
【００２４】上記スイッチ及びデコーダ単位ユニット１
（１）〜１（４）は、複数個の入力端子から一つの出力
端子に至る２分岐を主体としたツリー構造のスイッチア
レイの一例とされる。上記アドレスバッファ単位ユニッ
ト２（１）〜２（４）は、上記スイッチアレイにおける
同一階層のスイッチ素子を１ビットの相補アドレス信号
にて相補的にスイッチ動作させるための複数ビットの相
補アドレス信号を入力アドレス信号に基づいて形成する
アドレスバッファの一例とされる。相互に対応されるス
イッチ及びデコーダ単位ユニットとアドレスバッファ単
位ユニットはセレクタを構成することになる。
（１）〜１（４）は、複数個の入力端子から一つの出力
端子に至る２分岐を主体としたツリー構造のスイッチア
レイの一例とされる。上記アドレスバッファ単位ユニッ
ト２（１）〜２（４）は、上記スイッチアレイにおける
同一階層のスイッチ素子を１ビットの相補アドレス信号
にて相補的にスイッチ動作させるための複数ビットの相
補アドレス信号を入力アドレス信号に基づいて形成する
アドレスバッファの一例とされる。相互に対応されるス
イッチ及びデコーダ単位ユニットとアドレスバッファ単
位ユニットはセレクタを構成することになる。
【００２５】上記一つのアドレスバッファ単位ユニット
２（１）は、直列２段のインバータＩＶ１（１），ＩＮ
Ｖ３（１）と、双方のインバータの結合点に入力が結合
されたノンインバータＮＩ１（１）によってアドレス信
号Ａ２（１）の内部相補アドレス信号を形成し、直列２
段のインバータＩＶ２（１），ＩＮＶ４（１）と、双方
のインバータの結合点に入力が結合されたノンインバー
タＮＩ２（１）によってアドレス信号Ａ１（１）の内部
相補アドレス信号を形成する。その他のアドレスバッフ
ァ単位ユニット２（２）〜２（４）も同様に構成され
る。
２（１）は、直列２段のインバータＩＶ１（１），ＩＮ
Ｖ３（１）と、双方のインバータの結合点に入力が結合
されたノンインバータＮＩ１（１）によってアドレス信
号Ａ２（１）の内部相補アドレス信号を形成し、直列２
段のインバータＩＶ２（１），ＩＮＶ４（１）と、双方
のインバータの結合点に入力が結合されたノンインバー
タＮＩ２（１）によってアドレス信号Ａ１（１）の内部
相補アドレス信号を形成する。その他のアドレスバッフ
ァ単位ユニット２（２）〜２（４）も同様に構成され
る。
【００２６】上記一つのスイッチ及びデコーダ単位ユニ
ット１（１）は、出力端子Ｏ１から入力端子Ｉ１〜Ｉ４
に至る２分岐の各経路に経路選択用のＮＭＯＳトランジ
スタＱ１（１）Ｑ６（１）が配置され、上位側より同一
階層のトランジスタのゲートには対応する内部相補アド
レス信号が供給されて構成される。例えば、アドレス信
号Ａ２（１），Ａ１（１）が１，０のとき、Ｑ６（１）
のゲートに“Ｈ”レベル（ハイレベルとも記す）、Ｑ５
（１）のゲートに“Ｌ”レベル（ローレベルとも記す）
が印加され、Ｑ６（１）がオン、Ｑ５（１）はオフす
る。更にＱ２（１）とＱ４（１）のゲートに“Ｌ”レベ
ルが印加され、Ｑ１（１）とＱ３（１）のゲートに
“Ｈ”レベルが印加されるので、Ｑ１（１）とＱ３
（１）がオン、Ｑ２（１）とＱ４（１）はオフする。従
って出力端子Ｏ１においては出力と入力が通じる信号パ
スはＱ６（１）とＱ３（１）の経路であり、入力端子の
うちＩ３が選択され、Ｉ３の信号が出力端子０１へ伝達
される。出力の他のポートにおいても同様にアドレス信
号により信号パスが設定されて、自由に入力端子の選択
ができるようにされる。
ット１（１）は、出力端子Ｏ１から入力端子Ｉ１〜Ｉ４
に至る２分岐の各経路に経路選択用のＮＭＯＳトランジ
スタＱ１（１）Ｑ６（１）が配置され、上位側より同一
階層のトランジスタのゲートには対応する内部相補アド
レス信号が供給されて構成される。例えば、アドレス信
号Ａ２（１），Ａ１（１）が１，０のとき、Ｑ６（１）
のゲートに“Ｈ”レベル（ハイレベルとも記す）、Ｑ５
（１）のゲートに“Ｌ”レベル（ローレベルとも記す）
が印加され、Ｑ６（１）がオン、Ｑ５（１）はオフす
る。更にＱ２（１）とＱ４（１）のゲートに“Ｌ”レベ
ルが印加され、Ｑ１（１）とＱ３（１）のゲートに
“Ｈ”レベルが印加されるので、Ｑ１（１）とＱ３
（１）がオン、Ｑ２（１）とＱ４（１）はオフする。従
って出力端子Ｏ１においては出力と入力が通じる信号パ
スはＱ６（１）とＱ３（１）の経路であり、入力端子の
うちＩ３が選択され、Ｉ３の信号が出力端子０１へ伝達
される。出力の他のポートにおいても同様にアドレス信
号により信号パスが設定されて、自由に入力端子の選択
ができるようにされる。
【００２７】図２には別の実施例に係るクロスポイント
スイッチの回路図が示される。図１の実施例に対してデ
ータの入力バッファ部３と出力バッファ部４を付加した
点が相違され、その他の構成は図１の実施例と同じであ
るのでその詳細な説明は省略する。本実施例によれば、
入出力のファンイン・ファンアウトを基準化できる。換
言すれば、クロスポイントスイッチ回路の出力の駆動能
力と必要な入力レベルとを規定することができる。
スイッチの回路図が示される。図１の実施例に対してデ
ータの入力バッファ部３と出力バッファ部４を付加した
点が相違され、その他の構成は図１の実施例と同じであ
るのでその詳細な説明は省略する。本実施例によれば、
入出力のファンイン・ファンアウトを基準化できる。換
言すれば、クロスポイントスイッチ回路の出力の駆動能
力と必要な入力レベルとを規定することができる。
【００２８】図３にはさらに別の実施例に係るクロスポ
イントスイッチ回路の回路図が示される。図２の実施例
に対してスイッチ及びデコーダ一体部１のスイッチをＮ
ＭＯＳトランスファゲートからＣＭＯＳトランスファゲ
ートに置き換えた点が相違され、その他の構成は上記実
施例と同じである。この構成を採用すると、スイッチ及
びデコーダ一体部１のスイッチ素子の数は上記実施例に
比べて２倍になるが、伝達される信号レベルがＮＭＯＳ
トランジスタのしきい値電圧に応じて降下する点を改善
できて、トランスファスゲートのイッチ特性を向上させ
ることができる。本実施例のように４×４程度の規模の
クロスポイントスイッチ回路の場合にはＣＭＯＳトラン
スファゲートにすることによる素子数の増加は半導体集
積回路全体では左程ではない。但し、スイッチ及びデコ
ーダ一体部１の規模が大きいときは素子の倍増は物理的
回路規模の増大と言う点において無視し得なくなること
が予想される。その場合には製造プロセスに０．３μｍ
ルールを採用するなど、高集積化を考慮しなければなら
ないこともあり、ゲートアレイのような形式で容易に大
規模なクロスポイントスイッチ回路を構成することが制
限されることが予想される。
イントスイッチ回路の回路図が示される。図２の実施例
に対してスイッチ及びデコーダ一体部１のスイッチをＮ
ＭＯＳトランスファゲートからＣＭＯＳトランスファゲ
ートに置き換えた点が相違され、その他の構成は上記実
施例と同じである。この構成を採用すると、スイッチ及
びデコーダ一体部１のスイッチ素子の数は上記実施例に
比べて２倍になるが、伝達される信号レベルがＮＭＯＳ
トランジスタのしきい値電圧に応じて降下する点を改善
できて、トランスファスゲートのイッチ特性を向上させ
ることができる。本実施例のように４×４程度の規模の
クロスポイントスイッチ回路の場合にはＣＭＯＳトラン
スファゲートにすることによる素子数の増加は半導体集
積回路全体では左程ではない。但し、スイッチ及びデコ
ーダ一体部１の規模が大きいときは素子の倍増は物理的
回路規模の増大と言う点において無視し得なくなること
が予想される。その場合には製造プロセスに０．３μｍ
ルールを採用するなど、高集積化を考慮しなければなら
ないこともあり、ゲートアレイのような形式で容易に大
規模なクロスポイントスイッチ回路を構成することが制
限されることが予想される。
【００２９】図４には本発明の他の実施例に係るクロス
ポイントスイッチ回路の回路図が示される。今まで説明
した実施例では入力と出力の数が同数であったが、本実
施例では、入力が４個に対して出力が２個とされ、出力
の数が入力の数の１／２とされる。この構成において図
１や図２と同様の４×４と同等の機能を実現するため
に、アドレス信号は入力端子の入力信号周波数の２倍で
動作（変化）され、出力は入力信号の２倍の周波数で多
重化された形式を以って出力される。本実施例では、ス
イッチ動作とともに多重化動作も加わるので、スイッチ
及びデコーダ一体部１は２個の単位ユニット１（１），
１（２）から構成すれば済み、その分だけ更に素子数を
減らしてクロスポイントスイッチ回路を構成することが
できる。
ポイントスイッチ回路の回路図が示される。今まで説明
した実施例では入力と出力の数が同数であったが、本実
施例では、入力が４個に対して出力が２個とされ、出力
の数が入力の数の１／２とされる。この構成において図
１や図２と同様の４×４と同等の機能を実現するため
に、アドレス信号は入力端子の入力信号周波数の２倍で
動作（変化）され、出力は入力信号の２倍の周波数で多
重化された形式を以って出力される。本実施例では、ス
イッチ動作とともに多重化動作も加わるので、スイッチ
及びデコーダ一体部１は２個の単位ユニット１（１），
１（２）から構成すれば済み、その分だけ更に素子数を
減らしてクロスポイントスイッチ回路を構成することが
できる。
【００３０】本実施例では、アドレスバッファ２の前段
にはアドレス信号多重化回路５が設けられている。この
アドレス信号多重化回路５は上記実施例におけるアドレ
ス信号Ａ１（１），Ａ２（１），Ａ１（２），Ａ２
（２），Ａ１（３），Ａ２（３），Ａ１（４），Ａ２
（４）による入力端子Ｉ１〜Ｉ４の選択と互換性を持た
せる構成とされる。即ち、アドレス信号多重化回路５は
アドレスバッファ単位ユニット２（１），２（２）の入
力に対応して多重化単位ユニット５（ａ）〜５（ｄ）が
設けられ、それぞれの出力Ａ１〔１〕，Ａ２〔１〕，Ａ
１〔２〕，Ａ２〔２〕が対応するアドレスバッファ単位
ユニットの入力に結合される。例えば多重化単位ユニッ
ト５ａはアドレスＡ１（１）とＡ１（２）とを多重化す
るものであり、例えばその一例論理構成は図６に示され
る。その論理はマルチプレクス論理を基本とし、切り換
えパルスＭＰのハイレベル期間にアドレスＡ１（１）を
通過させるアンドゲートＡＮＤ１、切り換えパルスＭＰ
のローレベル期間にアドレスＡ１（２）を通過させるア
ンドゲートＡＮＤ２、双方のアンドゲートＡＮＤ１，Ａ
ＮＤ２の論理和をとって多重化アドレス信号Ａ１〔１〕
を出力するオアゲートＯＲ１にて構成される。上記切り
換えパルスＭＰはアドレス信号Ａ１（１），Ａ２
（１），Ａ１（２），Ａ２（２），Ａ１（３），Ａ２
（３），Ａ１（４），Ａ２（４）の周波数に対して２倍
の周波数を以て変化される。したがって、当該多重化単
位ユニット５ａの多重化アドレス信号Ａ１〔１〕はアド
レス信号Ａ１（１），Ａ１（２）をその２倍の周波数を
以て多重化する。多重化されるアドレス信号の組み合わ
せからも明らかなように、当該多重化単位ユニット５ａ
の多重化アドレス信号Ａ１〔１〕を受けるアドレスバッ
ファ単位ユニット２（１）及びスイッチ及びでコード単
位ユニット１（１）の回路部分は、図１におけるアドレ
スＡ１（１）を受けるアドレスバッファ単位ユニット２
（１）及びスイッチ及びでコード単位ユニット１（１）
の回路部分と、アドレスＡ１（２）を受けるアドレスバ
ッファ単位ユニット２（２）及びスイッチ及びでコード
単位ユニット１（２）の回路部分との機能を兼用するこ
とになる。多重化単位ユニット５ｂはアドレスＡ２
（１）とＡ２（２）とを多重化し、多重化単位ユニット
５ｃはアドレスＡ１（３）とＡ１（４）とを多重化し、
多重化単位ユニット５ｄはアドレスＡ２（３）とＡ２
（４）とを多重化して、同様の機能を実現する。
にはアドレス信号多重化回路５が設けられている。この
アドレス信号多重化回路５は上記実施例におけるアドレ
ス信号Ａ１（１），Ａ２（１），Ａ１（２），Ａ２
（２），Ａ１（３），Ａ２（３），Ａ１（４），Ａ２
（４）による入力端子Ｉ１〜Ｉ４の選択と互換性を持た
せる構成とされる。即ち、アドレス信号多重化回路５は
アドレスバッファ単位ユニット２（１），２（２）の入
力に対応して多重化単位ユニット５（ａ）〜５（ｄ）が
設けられ、それぞれの出力Ａ１〔１〕，Ａ２〔１〕，Ａ
１〔２〕，Ａ２〔２〕が対応するアドレスバッファ単位
ユニットの入力に結合される。例えば多重化単位ユニッ
ト５ａはアドレスＡ１（１）とＡ１（２）とを多重化す
るものであり、例えばその一例論理構成は図６に示され
る。その論理はマルチプレクス論理を基本とし、切り換
えパルスＭＰのハイレベル期間にアドレスＡ１（１）を
通過させるアンドゲートＡＮＤ１、切り換えパルスＭＰ
のローレベル期間にアドレスＡ１（２）を通過させるア
ンドゲートＡＮＤ２、双方のアンドゲートＡＮＤ１，Ａ
ＮＤ２の論理和をとって多重化アドレス信号Ａ１〔１〕
を出力するオアゲートＯＲ１にて構成される。上記切り
換えパルスＭＰはアドレス信号Ａ１（１），Ａ２
（１），Ａ１（２），Ａ２（２），Ａ１（３），Ａ２
（３），Ａ１（４），Ａ２（４）の周波数に対して２倍
の周波数を以て変化される。したがって、当該多重化単
位ユニット５ａの多重化アドレス信号Ａ１〔１〕はアド
レス信号Ａ１（１），Ａ１（２）をその２倍の周波数を
以て多重化する。多重化されるアドレス信号の組み合わ
せからも明らかなように、当該多重化単位ユニット５ａ
の多重化アドレス信号Ａ１〔１〕を受けるアドレスバッ
ファ単位ユニット２（１）及びスイッチ及びでコード単
位ユニット１（１）の回路部分は、図１におけるアドレ
スＡ１（１）を受けるアドレスバッファ単位ユニット２
（１）及びスイッチ及びでコード単位ユニット１（１）
の回路部分と、アドレスＡ１（２）を受けるアドレスバ
ッファ単位ユニット２（２）及びスイッチ及びでコード
単位ユニット１（２）の回路部分との機能を兼用するこ
とになる。多重化単位ユニット５ｂはアドレスＡ２
（１）とＡ２（２）とを多重化し、多重化単位ユニット
５ｃはアドレスＡ１（３）とＡ１（４）とを多重化し、
多重化単位ユニット５ｄはアドレスＡ２（３）とＡ２
（４）とを多重化して、同様の機能を実現する。
【００３１】図５には図４に示されるクロスポイントス
イッチ回路の一例タイミングチャートが示される。同図
において多重化アドレス信号Ａ１〔１〕，Ａ２〔１〕は
切り換えパルスＭＰのレベル変化に同期して順次入力端
子Ｉ３，Ｉ２，Ｉ１，Ｉ３…を選択する情報とされとさ
れ、多重化アドレス信号Ａ１〔２〕，Ａ２〔２〕は切り
換えパルスＭＰのレベル変化に同期して順次入力端子Ｉ
４，Ｉ１，Ｉ２，Ｉ４…を選択する情報とされている。
このときの出力端子Ｏ１にはＩ３，Ｉ２，Ｉ１，Ｉ３…
からの入力が、出力端子Ｏ２にはＩ４，Ｉ１，Ｉ２，Ｉ
４…からの入力が順次切り換えパルスＭＰの変化に同期
して出力される。この図から明らかなように、本実施例
においても上記実施例と同様に入力端子Ｉ１〜Ｉ４は任
意のアドレスの指定に従って所要の出力端子Ｏ１，Ｏ
２，Ｏ３，Ｏ４に接続されることが理解されよう。特に
この実施例では、入力信号の動作周波数に対してアドレ
ス周波数は２倍になっており、入力信号の１サイクルの
間に出力信号は２サイクルで出力される。スイッチ及び
デコーダ一体部の回路規模縮小と共に時分割多重化も併
せて実現されている。なお、図４の実施例において時分
割多重化された出力を逆多重化するには上記切り換えパ
ルスに同期動作される図示しないがデマルチプレクサ及
びラッチ回路を用いればよい。
イッチ回路の一例タイミングチャートが示される。同図
において多重化アドレス信号Ａ１〔１〕，Ａ２〔１〕は
切り換えパルスＭＰのレベル変化に同期して順次入力端
子Ｉ３，Ｉ２，Ｉ１，Ｉ３…を選択する情報とされとさ
れ、多重化アドレス信号Ａ１〔２〕，Ａ２〔２〕は切り
換えパルスＭＰのレベル変化に同期して順次入力端子Ｉ
４，Ｉ１，Ｉ２，Ｉ４…を選択する情報とされている。
このときの出力端子Ｏ１にはＩ３，Ｉ２，Ｉ１，Ｉ３…
からの入力が、出力端子Ｏ２にはＩ４，Ｉ１，Ｉ２，Ｉ
４…からの入力が順次切り換えパルスＭＰの変化に同期
して出力される。この図から明らかなように、本実施例
においても上記実施例と同様に入力端子Ｉ１〜Ｉ４は任
意のアドレスの指定に従って所要の出力端子Ｏ１，Ｏ
２，Ｏ３，Ｏ４に接続されることが理解されよう。特に
この実施例では、入力信号の動作周波数に対してアドレ
ス周波数は２倍になっており、入力信号の１サイクルの
間に出力信号は２サイクルで出力される。スイッチ及び
デコーダ一体部の回路規模縮小と共に時分割多重化も併
せて実現されている。なお、図４の実施例において時分
割多重化された出力を逆多重化するには上記切り換えパ
ルスに同期動作される図示しないがデマルチプレクサ及
びラッチ回路を用いればよい。
【００３２】図７にはアドレスバッファの分散駆動に関
する実施例が示される。図１〜図４の実施例からも明ら
かなように、スイッチ及びでコーダ一体部１に含まれる
スイッチは２分岐（ツリー状）の構成とされるので、入
力端子数が増えるそれぞれの単位スイッチ及びデコード
単位ユニットにおいてアドレス下位側ビットのアドレス
バッファの負荷は非常に重くなる。例えば一つのスイッ
チ及びデコーダ単位ユニットに供給される相補アドレス
信号が例えば７ビットの場合、ＮＭＯＳトランスファゲ
ートのスイッチトランジスタは７段（７階層）構造とな
り、アドレス最上位ビットの相補アドレス線はそれぞれ
１個のスイッチＭＯＳトランジスタを駆動すればよい
が、下位側になるに従って駆動すべきスイッチＭＯＳト
ランジスタの数が増え、第７ビット目のアドレス最下位
ビットの相補アドレス線は夫々最大で６４個のスイッチ
ＭＯＳトランジスタを駆動しなければならない。そこ
で、図７に示されるようにＡ１（ｊ）で代表されるよう
な下位アドレス側に関してはアドレスバッファの負荷を
分散する。例えば同図に示されるようにアドレスバッフ
ァ単位ユニットの終段インバータＩＶ１０及び終段ノン
インバータＮＩ１１の出力に結合されたアドレス線を適
宜の複数箇所で分岐させ、各分岐基端部にノンインバー
タのようなサブドライバＮＩ１２を配置し、サブドライ
バＮＩ１２の出力に所定個数づつスイッチＭＯＳトラン
ジスタのゲートを接続する。これにより、下位側の相補
アドレス信号によるスイッチＭＯＳトランジスタの選択
動作が高速化されるので、大きなマトリックス（入出力
端子数の多いクロスポイントスイッチ回路）を構成した
場合でも、全体としての選択動作の高速化を実現でき
る。
する実施例が示される。図１〜図４の実施例からも明ら
かなように、スイッチ及びでコーダ一体部１に含まれる
スイッチは２分岐（ツリー状）の構成とされるので、入
力端子数が増えるそれぞれの単位スイッチ及びデコード
単位ユニットにおいてアドレス下位側ビットのアドレス
バッファの負荷は非常に重くなる。例えば一つのスイッ
チ及びデコーダ単位ユニットに供給される相補アドレス
信号が例えば７ビットの場合、ＮＭＯＳトランスファゲ
ートのスイッチトランジスタは７段（７階層）構造とな
り、アドレス最上位ビットの相補アドレス線はそれぞれ
１個のスイッチＭＯＳトランジスタを駆動すればよい
が、下位側になるに従って駆動すべきスイッチＭＯＳト
ランジスタの数が増え、第７ビット目のアドレス最下位
ビットの相補アドレス線は夫々最大で６４個のスイッチ
ＭＯＳトランジスタを駆動しなければならない。そこ
で、図７に示されるようにＡ１（ｊ）で代表されるよう
な下位アドレス側に関してはアドレスバッファの負荷を
分散する。例えば同図に示されるようにアドレスバッフ
ァ単位ユニットの終段インバータＩＶ１０及び終段ノン
インバータＮＩ１１の出力に結合されたアドレス線を適
宜の複数箇所で分岐させ、各分岐基端部にノンインバー
タのようなサブドライバＮＩ１２を配置し、サブドライ
バＮＩ１２の出力に所定個数づつスイッチＭＯＳトラン
ジスタのゲートを接続する。これにより、下位側の相補
アドレス信号によるスイッチＭＯＳトランジスタの選択
動作が高速化されるので、大きなマトリックス（入出力
端子数の多いクロスポイントスイッチ回路）を構成した
場合でも、全体としての選択動作の高速化を実現でき
る。
【００３３】図８には本発明に係るクロスポイントスイ
ッチ回路のさらに別の実施例が示される。本実施例は、
出力バッファ部４のＣＭＯＳ出力バッファに帰還用ＰＭ
ＯＳ（Ｐチャンネル型ＭＯＳ）トランジスタＱｐを設け
てある点が図２の実施例と相違される。ＰＭＯＳトラン
ジスタＱｐはそのソースが電源端子ＶＤＤに、ドレイン
がＣＭＯＳ出力バッファＯｂｕｆｆの入力に、ゲートが
ＣＭＯＳ出力バッファＯｂｕｆｆの入力に結合される。
これにより、スイッチ及びデコーダ一体部１において出
力バッファに伝達される、ＮＭＯＳトランジスタのしき
い電圧分分だけ電圧降下した“Ｈ”レベルの信号を電源
電圧ＶＤＤまで引き上げることができる。
ッチ回路のさらに別の実施例が示される。本実施例は、
出力バッファ部４のＣＭＯＳ出力バッファに帰還用ＰＭ
ＯＳ（Ｐチャンネル型ＭＯＳ）トランジスタＱｐを設け
てある点が図２の実施例と相違される。ＰＭＯＳトラン
ジスタＱｐはそのソースが電源端子ＶＤＤに、ドレイン
がＣＭＯＳ出力バッファＯｂｕｆｆの入力に、ゲートが
ＣＭＯＳ出力バッファＯｂｕｆｆの入力に結合される。
これにより、スイッチ及びデコーダ一体部１において出
力バッファに伝達される、ＮＭＯＳトランジスタのしき
い電圧分分だけ電圧降下した“Ｈ”レベルの信号を電源
電圧ＶＤＤまで引き上げることができる。
【００３４】ＣＭＯＳ−ＬＳＩにおいては製品テスト
時、非動作状態でリーク電流テスト（ＩＤＤＳテストと
も記す）が行われる。ＩＤＤＳテストとは非動作時に流
れるＬＳＩの電源電流（実質的にはリーク電流）を測定
するテストである。ＣＭＯＳ−ＬＳＩでは本来、非動作
時には電源電流は流れないから、もし製造時に欠陥が生
じているとリーク電流が大きくなり、それを検出するこ
とによってそのようなＬＳＩを不良品として排除するこ
とができるため、ＬＳＩの信頼度を確保する上で重要な
テストである。クロスポイントスイッチ回路をＣＭＯＳ
−ＬＳＩとして構成するとき、スイッチ及びデコーダ一
体部１のトランスファゲートをＮＭＯＳトランジスタで
構成したときは、ＮＭＯＳトランジスタのドレイン−ソ
ース間にはそのしきい電圧分の電位降下が起きるので、
その信号を受けるＣＭＯＳインバータ（本実施例に従え
ばＣＭＯＳ出力バッファＯｂｕｆｆ）では、ＩＤＤＳテ
ストを行うと、もし信号が“Ｈ”レベルの場合、上記帰
還用のＰＭＯＳトランジスタＱｐを用いなければ過大な
リーク電流が流れることになって、ＩＤＤＳテストを不
能にする。図８のようなＣＭＯＳインバータで構成され
るような出力バッファＯｂｕｆｆにおいてプルアップさ
れた帰還用ＰＭＯＳトランジスタＱｐは、スイッチアレ
イがＮＭＯＳトランジスタから成るクロスポイントスイ
ッチ回路には必須の回路とされる。
時、非動作状態でリーク電流テスト（ＩＤＤＳテストと
も記す）が行われる。ＩＤＤＳテストとは非動作時に流
れるＬＳＩの電源電流（実質的にはリーク電流）を測定
するテストである。ＣＭＯＳ−ＬＳＩでは本来、非動作
時には電源電流は流れないから、もし製造時に欠陥が生
じているとリーク電流が大きくなり、それを検出するこ
とによってそのようなＬＳＩを不良品として排除するこ
とができるため、ＬＳＩの信頼度を確保する上で重要な
テストである。クロスポイントスイッチ回路をＣＭＯＳ
−ＬＳＩとして構成するとき、スイッチ及びデコーダ一
体部１のトランスファゲートをＮＭＯＳトランジスタで
構成したときは、ＮＭＯＳトランジスタのドレイン−ソ
ース間にはそのしきい電圧分の電位降下が起きるので、
その信号を受けるＣＭＯＳインバータ（本実施例に従え
ばＣＭＯＳ出力バッファＯｂｕｆｆ）では、ＩＤＤＳテ
ストを行うと、もし信号が“Ｈ”レベルの場合、上記帰
還用のＰＭＯＳトランジスタＱｐを用いなければ過大な
リーク電流が流れることになって、ＩＤＤＳテストを不
能にする。図８のようなＣＭＯＳインバータで構成され
るような出力バッファＯｂｕｆｆにおいてプルアップさ
れた帰還用ＰＭＯＳトランジスタＱｐは、スイッチアレ
イがＮＭＯＳトランジスタから成るクロスポイントスイ
ッチ回路には必須の回路とされる。
【００３５】図９には本発明の更に別の実施例が示され
る。この実施例は図８の出力バッファ部４に代えて、Ｉ
ＤＤテスト時における出力バッファ部での貫通電流防止
と擬似ＡＣテスト機能を実現するための、出力バッファ
部７及びクロック発生部６を備える。
る。この実施例は図８の出力バッファ部４に代えて、Ｉ
ＤＤテスト時における出力バッファ部での貫通電流防止
と擬似ＡＣテスト機能を実現するための、出力バッファ
部７及びクロック発生部６を備える。
【００３６】出力バッファ部７は出力端子Ｏ１〜Ｏ４に
一対一対応される出力単位ユニット７（１）〜７（４）
にて構成され、代表的にその詳細が示される出力単位ユ
ニット７（１）は、スイッチ及びデコーダ単位ユニット
１（１）の出力に結合されたＣＭＯＳトランスファゲー
トＴＧ１、出力端子Ｏ１に結合されたＣＭＯＳインバー
タから成る出力バッファＩＮ５１（１）、出力バッファ
ＩＮ５１（１）の入力とＣＭＯＳトランスファゲートＴ
Ｇ１の出力との間に配置されたラッチ回路ＬＡＴにて構
成される。ラッチ回路ＬＡＴは、逆並列接続されたＣＭ
ＯＳインバータＩＶ５０（１）及びＩＶ５２（１）とＣ
ＭＯＳトランスファゲートＴＧ２から構成される。
一対一対応される出力単位ユニット７（１）〜７（４）
にて構成され、代表的にその詳細が示される出力単位ユ
ニット７（１）は、スイッチ及びデコーダ単位ユニット
１（１）の出力に結合されたＣＭＯＳトランスファゲー
トＴＧ１、出力端子Ｏ１に結合されたＣＭＯＳインバー
タから成る出力バッファＩＮ５１（１）、出力バッファ
ＩＮ５１（１）の入力とＣＭＯＳトランスファゲートＴ
Ｇ１の出力との間に配置されたラッチ回路ＬＡＴにて構
成される。ラッチ回路ＬＡＴは、逆並列接続されたＣＭ
ＯＳインバータＩＶ５０（１）及びＩＶ５２（１）とＣ
ＭＯＳトランスファゲートＴＧ２から構成される。
【００３７】クロック発生部６は、クロック信号ＣＬＫ
とＩＤＤテストイネーブル信号ＩＤＥＮ＊（記号＊はそ
れが付加された信号がローアクティブの信号であること
を意味する）を受けて、上記トランスファゲートＴＧ
１，ＴＧ２をスイッチ制御する。クロック信号ＣＬＫは
２入力アンドゲートＡＮＤ３の一方の入力に供給される
と共に、遅延素子としての直列５段のＣＭＯＳインバー
タＩＶ６２〜ＩＶ６８を介してアンドゲートＡＮＤ３の
他方の入力に供給される。これによってアンドゲートＡ
ＮＤ３はクロック信号ＣＬＫが変化されると、そのハイ
レベルへの変化に同期してハイレベルにされ、直列５段
のＣＭＯＳインバータＩＶ６２〜ＩＶ６８によって規定
される遅延時間を待ってローレベルに変化される。アン
ドゲートＡＮＤ３の出力（内部クロックの一例）は、２
入力ノアゲートＮＲ１の一方の入力に供給されるＩＤＤ
テストイネーブル信号ＩＤＥＮ＊のローレベル期間にお
いて当該ノアゲートＮＲ１の反転通過が許容される。Ｉ
ＤＤテストイネーブル信号ＩＤＥＮ＊のハイレベル期間
において当該ノアゲートＮＲ１の出力はローレベル固定
とされる。ノアゲートＮＲ１の出力は、ＣＭＯＳトラン
スファゲートＴＧ１に含まれるＰＭＯＳトランジスタＱ
７（１）とＣＭＯＳトランスファゲートＴＧ２に含まれ
るＮＭＯＳトランジスタＱ１０（１）のそれぞれのゲー
トにノンインバータＮＩ６０を介して供給され、また、
ＣＭＯＳトランスファゲートＴＧ１に含まれるＮＭＯＳ
トランジスタＱ９（１）とＣＭＯＳトランスファゲート
ＴＧ２に含まれるＰＭＯＳトランジスタＱ８（１）のそ
れぞれのゲートにインバータＩＶ６１を介して供給さ
れ、双方のトランスファゲートＴＧ１，ＴＧ２はノアゲ
ートＮＲ１の出力レベルに従って相補的にスイッチ動作
される。
とＩＤＤテストイネーブル信号ＩＤＥＮ＊（記号＊はそ
れが付加された信号がローアクティブの信号であること
を意味する）を受けて、上記トランスファゲートＴＧ
１，ＴＧ２をスイッチ制御する。クロック信号ＣＬＫは
２入力アンドゲートＡＮＤ３の一方の入力に供給される
と共に、遅延素子としての直列５段のＣＭＯＳインバー
タＩＶ６２〜ＩＶ６８を介してアンドゲートＡＮＤ３の
他方の入力に供給される。これによってアンドゲートＡ
ＮＤ３はクロック信号ＣＬＫが変化されると、そのハイ
レベルへの変化に同期してハイレベルにされ、直列５段
のＣＭＯＳインバータＩＶ６２〜ＩＶ６８によって規定
される遅延時間を待ってローレベルに変化される。アン
ドゲートＡＮＤ３の出力（内部クロックの一例）は、２
入力ノアゲートＮＲ１の一方の入力に供給されるＩＤＤ
テストイネーブル信号ＩＤＥＮ＊のローレベル期間にお
いて当該ノアゲートＮＲ１の反転通過が許容される。Ｉ
ＤＤテストイネーブル信号ＩＤＥＮ＊のハイレベル期間
において当該ノアゲートＮＲ１の出力はローレベル固定
とされる。ノアゲートＮＲ１の出力は、ＣＭＯＳトラン
スファゲートＴＧ１に含まれるＰＭＯＳトランジスタＱ
７（１）とＣＭＯＳトランスファゲートＴＧ２に含まれ
るＮＭＯＳトランジスタＱ１０（１）のそれぞれのゲー
トにノンインバータＮＩ６０を介して供給され、また、
ＣＭＯＳトランスファゲートＴＧ１に含まれるＮＭＯＳ
トランジスタＱ９（１）とＣＭＯＳトランスファゲート
ＴＧ２に含まれるＰＭＯＳトランジスタＱ８（１）のそ
れぞれのゲートにインバータＩＶ６１を介して供給さ
れ、双方のトランスファゲートＴＧ１，ＴＧ２はノアゲ
ートＮＲ１の出力レベルに従って相補的にスイッチ動作
される。
【００３８】上記出力バッファ部７及びクロック発生部
６を用いたＩＤＤテスト時の動作を説明する。ＩＤＤテ
スト時においてＩＤＤテストイネーブル信号ＩＤＥＮ＊
は“Ｌ”レベル、クロック信号ＣＬＫは変化されず”
Ｈ”レベルまたは”Ｌ”レベルに固定される。この状態
においてアンドゲートＡＮＤ３の出力は“Ｌ”レベルと
なり、ノアゲートＮＲ１の出力は“Ｈ”レベル、インバ
ータＩＶ６１の出力は、“Ｌ”レベル、ノンインバータ
ＮＩ６０の出力は“Ｈ”レベルとされる。これによっ
て、出力バッファ部７のＣＭＯＳトランスファゲートＴ
Ｇ１がオフ状態にされて、スイッチ及びデコーダ一体部
１と出力バッファ部７が分離され、これに同期してラッ
チ回路ＬＡＴのＣＭＯＳトランスファゲートＴＧ２がオ
ン状態にされるので、そのときスイッチ及びデコーダ一
体部１から与えられていた中間レベルは電源電圧ＶＤＤ
又は接地電位ＧＮＤに強制され、欠陥がない限り出力バ
ッファ部７ではスタンバイ時にリーク電流が一切流れな
いようにされる。
６を用いたＩＤＤテスト時の動作を説明する。ＩＤＤテ
スト時においてＩＤＤテストイネーブル信号ＩＤＥＮ＊
は“Ｌ”レベル、クロック信号ＣＬＫは変化されず”
Ｈ”レベルまたは”Ｌ”レベルに固定される。この状態
においてアンドゲートＡＮＤ３の出力は“Ｌ”レベルと
なり、ノアゲートＮＲ１の出力は“Ｈ”レベル、インバ
ータＩＶ６１の出力は、“Ｌ”レベル、ノンインバータ
ＮＩ６０の出力は“Ｈ”レベルとされる。これによっ
て、出力バッファ部７のＣＭＯＳトランスファゲートＴ
Ｇ１がオフ状態にされて、スイッチ及びデコーダ一体部
１と出力バッファ部７が分離され、これに同期してラッ
チ回路ＬＡＴのＣＭＯＳトランスファゲートＴＧ２がオ
ン状態にされるので、そのときスイッチ及びデコーダ一
体部１から与えられていた中間レベルは電源電圧ＶＤＤ
又は接地電位ＧＮＤに強制され、欠陥がない限り出力バ
ッファ部７ではスタンバイ時にリーク電流が一切流れな
いようにされる。
【００３９】次に出力バッファ部７及びクロック発生部
６における疑似ＡＣテスト機能を説明する。高いテスト
動作周波数を以て回路をアナログ的にテストしてそのＡ
Ｃ特性をテストするアナログテスタは高価である。低い
テスト動作周波数でテストを行えばその目的を達するこ
とができるようなＤＣファンクションテストなどに専ら
用いられるディジタルテスタはその動作速度などの点に
おいてアナログテスタよりも安価である。擬似ＡＣテス
ト機能とは、そのようなディジタルテスタを用いてある
程度のＡＣ特性をテストできるようにする、被テストデ
バイス側のテスト支援機能である。
６における疑似ＡＣテスト機能を説明する。高いテスト
動作周波数を以て回路をアナログ的にテストしてそのＡ
Ｃ特性をテストするアナログテスタは高価である。低い
テスト動作周波数でテストを行えばその目的を達するこ
とができるようなＤＣファンクションテストなどに専ら
用いられるディジタルテスタはその動作速度などの点に
おいてアナログテスタよりも安価である。擬似ＡＣテス
ト機能とは、そのようなディジタルテスタを用いてある
程度のＡＣ特性をテストできるようにする、被テストデ
バイス側のテスト支援機能である。
【００４０】擬似ＡＣテスト機能を用いたテストを行う
場合には、図１０に示されるように、ＩＤＥＮ＊は
“Ｌ”レベルとされ、クロック信号ＣＬＫはアドレス信
号の変化に同期した周波数のクロック信号とされる。そ
うすると、クロック信号ＣＬＫの周波数とは独立にイン
バータＩＶ６２〜ＩＶ６８の遅延時間に相当するパルス
幅を持つ内部発生のパルスがアンドゲートＡＮＤ１で生
成される。アンドゲートＡＮＤ１の出力がハイレベルに
される期間においてトランスファゲートＴＧ１はオン状
態、トランスファゲートＴＧ２はオフ状態にされ、その
ときのスイッチ及びデコーダ一体部１の出力は出力バッ
ファ部７に伝達される。そして、アンドゲートＡＮＤ１
の出力がローレベルに反転されると、トランスファゲー
トＴＧ１がカット・オフ状態にされ、それまでの間に出
力バッファ部７に伝達された信号がラッチ回路ＬＡＴに
ラッチされ、それ以降スイッチ及びデコーダ一体部１の
出力が変化されても出力端子Ｏ１〜Ｏ４はその影響を受
けないようにされる。したがって、インバータＩＶ６２
〜ＩＶ６８による遅延時間を、アドレスを変化させてか
ら出力バッファ部７にデータが伝達されるまでの許容上
限時間もしくはその近傍の時間に設定しておけば、ラッ
チされたデータが期待値に一致しているか否かを以てク
ロスポイントスイッチ回路のＡＣ特性を判定することが
可能になる。例えばスイッチ及びデコーダ一体部１に含
まれる特定のＮＭＯＳトランジスタにｇｍ（相互コンダ
クタンス）が特に小さくなるような不良が存在する場合
（例えばゲートのパターン不良などによって発生す
る）、そのＮＭＯＳトランジスタを含む信号伝達経路が
アドレス信号にて選ばれると、信号伝達が著しく遅延す
る。したがって、そのような不良は、一定の時間内に正
規のデータがラッチ回路ＬＡＴにラッチされないことを
以て検出することができる。これにより、テスタによる
テスト時、たとえクロックに同期されるテスト動作の速
度が遅くても、内部パルス幅（アンドゲートＡＮＤ３の
ハイレベル期間）以上に入力端子からの信号伝達が遅れ
るとトランスファゲートＴＧ１がオフしてしまい、この
ことにより、入力信号の遅延時間を選別テストできるの
で、そのような意味でのクロスポイントスイッチ回路の
ＡＣ特性のテストを、チップに内蔵した簡単な回路によ
って支援する事ができる。換言すれば、ＡＣ特性保証機
能をＬＳＩチップそれ自体に持たせることができる。図
９においては直列インバータＩＶ６２〜ＩＶ６８の段数
によって上記遅延時間を設定したが、例えば、実際のス
イッチ及びデコーダ一体部１の信号パスと等価なダミー
回路を採用し、その実際の伝播遅延時間をもって上記遅
延時間に代えることができ、プロセスばらつきの影響を
受けずに上記遅延時間を正確に実現できる。
場合には、図１０に示されるように、ＩＤＥＮ＊は
“Ｌ”レベルとされ、クロック信号ＣＬＫはアドレス信
号の変化に同期した周波数のクロック信号とされる。そ
うすると、クロック信号ＣＬＫの周波数とは独立にイン
バータＩＶ６２〜ＩＶ６８の遅延時間に相当するパルス
幅を持つ内部発生のパルスがアンドゲートＡＮＤ１で生
成される。アンドゲートＡＮＤ１の出力がハイレベルに
される期間においてトランスファゲートＴＧ１はオン状
態、トランスファゲートＴＧ２はオフ状態にされ、その
ときのスイッチ及びデコーダ一体部１の出力は出力バッ
ファ部７に伝達される。そして、アンドゲートＡＮＤ１
の出力がローレベルに反転されると、トランスファゲー
トＴＧ１がカット・オフ状態にされ、それまでの間に出
力バッファ部７に伝達された信号がラッチ回路ＬＡＴに
ラッチされ、それ以降スイッチ及びデコーダ一体部１の
出力が変化されても出力端子Ｏ１〜Ｏ４はその影響を受
けないようにされる。したがって、インバータＩＶ６２
〜ＩＶ６８による遅延時間を、アドレスを変化させてか
ら出力バッファ部７にデータが伝達されるまでの許容上
限時間もしくはその近傍の時間に設定しておけば、ラッ
チされたデータが期待値に一致しているか否かを以てク
ロスポイントスイッチ回路のＡＣ特性を判定することが
可能になる。例えばスイッチ及びデコーダ一体部１に含
まれる特定のＮＭＯＳトランジスタにｇｍ（相互コンダ
クタンス）が特に小さくなるような不良が存在する場合
（例えばゲートのパターン不良などによって発生す
る）、そのＮＭＯＳトランジスタを含む信号伝達経路が
アドレス信号にて選ばれると、信号伝達が著しく遅延す
る。したがって、そのような不良は、一定の時間内に正
規のデータがラッチ回路ＬＡＴにラッチされないことを
以て検出することができる。これにより、テスタによる
テスト時、たとえクロックに同期されるテスト動作の速
度が遅くても、内部パルス幅（アンドゲートＡＮＤ３の
ハイレベル期間）以上に入力端子からの信号伝達が遅れ
るとトランスファゲートＴＧ１がオフしてしまい、この
ことにより、入力信号の遅延時間を選別テストできるの
で、そのような意味でのクロスポイントスイッチ回路の
ＡＣ特性のテストを、チップに内蔵した簡単な回路によ
って支援する事ができる。換言すれば、ＡＣ特性保証機
能をＬＳＩチップそれ自体に持たせることができる。図
９においては直列インバータＩＶ６２〜ＩＶ６８の段数
によって上記遅延時間を設定したが、例えば、実際のス
イッチ及びデコーダ一体部１の信号パスと等価なダミー
回路を採用し、その実際の伝播遅延時間をもって上記遅
延時間に代えることができ、プロセスばらつきの影響を
受けずに上記遅延時間を正確に実現できる。
【００４１】実使用時にはＩＤＥＮ＊は“Ｈ”レベルと
され、トランスファゲートＴＧ１はオン、トランスファ
ゲートＴＧ２はオフとされ、出力バッファ部７はスルー
モードで動作される。尚、実使用時においても擬似ＡＣ
テスト時と同様に動作させて利用することも可能であ
る。専らそのような利用だけを考えるならば、アンドゲ
ートＡＮＤ３の出力をインバータＩＶ６１，ノンインバ
ータＮＩ６０の入力に供給すればよい。
され、トランスファゲートＴＧ１はオン、トランスファ
ゲートＴＧ２はオフとされ、出力バッファ部７はスルー
モードで動作される。尚、実使用時においても擬似ＡＣ
テスト時と同様に動作させて利用することも可能であ
る。専らそのような利用だけを考えるならば、アンドゲ
ートＡＮＤ３の出力をインバータＩＶ６１，ノンインバ
ータＮＩ６０の入力に供給すればよい。
【００４２】図１１にはクロスポイントスイッチ回路セ
ルのレイアウトに関する実施例が示される。９はクロス
ポイントスイッチ回路セルであり、その上層には例えば
アルミニウム第３層目の配線を用いた配線（アドレスス
ルー配線）８が施される。すなわち上記実施例における
アドレス信号Ａ１（１），Ａ２（１），Ａ１（２），Ａ
２（２），Ａ１（３），Ａ２（３），Ａ１（４），Ａ２
（４）のような２進のアドレス信号の配線層をクロスポ
イントスイッチ回路セル９の上をスルーで並設する。通
常上記実施例に示されるようなクロスポイントスイッチ
回路はチップ上に複数個並べられて並列動作されるよう
に利用される。例えば１チャネルが８ビットのときクロ
スポイントスイッチ回路は深さ方向に８面存在される状
態を想定されたい。そのときのアドレス信号は各クロス
ポイントスイッチ回路に共通に供給されることになる。
したがって、共通のアドレス線をセル９の上空に配置し
ておくと、並べたセル間の短い距離を結ぶだけで、セル
９の周辺を迂回することなくアドレス信号を各セル７に
供給でき、高密度に実装が可能となる。クロスポイント
スイッチ回路をマクロセルもしくはスタンダードセルと
してライブラリ化しておく場合には、上記アドレススル
ー配線８も当該クロスポイントスイッチ回路の一部とし
てライブラリに登録されることになる。尚、Ａ１
（１）′，Ａ２（１）′，Ａ１（２）′，Ａ２
（２）′，Ａ１（３）′，Ａ２（３）′，Ａ１
（４）′，Ａ２（４）′で示される各端子はアドレスス
ルー配線８の端部を示すものと理解されたい。
ルのレイアウトに関する実施例が示される。９はクロス
ポイントスイッチ回路セルであり、その上層には例えば
アルミニウム第３層目の配線を用いた配線（アドレスス
ルー配線）８が施される。すなわち上記実施例における
アドレス信号Ａ１（１），Ａ２（１），Ａ１（２），Ａ
２（２），Ａ１（３），Ａ２（３），Ａ１（４），Ａ２
（４）のような２進のアドレス信号の配線層をクロスポ
イントスイッチ回路セル９の上をスルーで並設する。通
常上記実施例に示されるようなクロスポイントスイッチ
回路はチップ上に複数個並べられて並列動作されるよう
に利用される。例えば１チャネルが８ビットのときクロ
スポイントスイッチ回路は深さ方向に８面存在される状
態を想定されたい。そのときのアドレス信号は各クロス
ポイントスイッチ回路に共通に供給されることになる。
したがって、共通のアドレス線をセル９の上空に配置し
ておくと、並べたセル間の短い距離を結ぶだけで、セル
９の周辺を迂回することなくアドレス信号を各セル７に
供給でき、高密度に実装が可能となる。クロスポイント
スイッチ回路をマクロセルもしくはスタンダードセルと
してライブラリ化しておく場合には、上記アドレススル
ー配線８も当該クロスポイントスイッチ回路の一部とし
てライブラリに登録されることになる。尚、Ａ１
（１）′，Ａ２（１）′，Ａ１（２）′，Ａ２
（２）′，Ａ１（３）′，Ａ２（３）′，Ａ１
（４）′，Ａ２（４）′で示される各端子はアドレスス
ルー配線８の端部を示すものと理解されたい。
【００４３】図１２にはそのようなレイアウトを採用し
たチップ全体のレイアウト図が示される。図１２におい
てクロスポイントスイッチ回路セルは１４〜１７で示さ
れるように４個並設されている。８は例えばアルミニウ
ム第３層目を用いた共通のアドレススルー線、ＣＨＰは
チップ、１０はボンディングパッド、１１は入出力バッ
ファ部、１２は敷詰めゲート領域、１３は敷詰めゲート
領域の拡大図でありトランジスタが敷詰められている。
図１２においてアドレススルー配線８以外の配線は図示
が省略されているが、実際には同一アドレス信号が供給
されるべきアドレススルー配線８は共通接続されてアド
レス入力バッファに割り当てられる入出力バッファ部１
１に結合される。尚、１３で示される敷詰めゲート領域
の拡大図において、１３０で示される破線の矩形領域は
４個のＰＭＰＳトランジスタと４個のＮＭＯＳトランジ
スタから成る基本セルを構成する。クロスポイントスイ
ッチ回路セル１４〜１７はそのような基本セルにて構成
することも可能であり、また、予じめライブラリにマク
ロセルとして用意されたパターンを埋め込んで構成する
ことも可能である。前者による半導体集積回路を単なる
ゲートアレイを呼ぶ場合には、後者はエンベデッドアレ
イ（Ｅｍｂｅｄｄｅｄ Ａｒｒａｙ）と呼ぶことができ
る。
たチップ全体のレイアウト図が示される。図１２におい
てクロスポイントスイッチ回路セルは１４〜１７で示さ
れるように４個並設されている。８は例えばアルミニウ
ム第３層目を用いた共通のアドレススルー線、ＣＨＰは
チップ、１０はボンディングパッド、１１は入出力バッ
ファ部、１２は敷詰めゲート領域、１３は敷詰めゲート
領域の拡大図でありトランジスタが敷詰められている。
図１２においてアドレススルー配線８以外の配線は図示
が省略されているが、実際には同一アドレス信号が供給
されるべきアドレススルー配線８は共通接続されてアド
レス入力バッファに割り当てられる入出力バッファ部１
１に結合される。尚、１３で示される敷詰めゲート領域
の拡大図において、１３０で示される破線の矩形領域は
４個のＰＭＰＳトランジスタと４個のＮＭＯＳトランジ
スタから成る基本セルを構成する。クロスポイントスイ
ッチ回路セル１４〜１７はそのような基本セルにて構成
することも可能であり、また、予じめライブラリにマク
ロセルとして用意されたパターンを埋め込んで構成する
ことも可能である。前者による半導体集積回路を単なる
ゲートアレイを呼ぶ場合には、後者はエンベデッドアレ
イ（Ｅｍｂｅｄｄｅｄ Ａｒｒａｙ）と呼ぶことができ
る。
【００４４】図１３にはクロスポイントスイッチ回路を
構成する半導体集積回路の別のレイアウトに関する実施
例が示される。１８〜２１はクロスポイントスイッチ回
路セルであり、各セルには第４層目アルミニウム配線を
用いてセル渡りのスルー配線２２を配線チャネルに実装
している。配線２２は例えば敷詰めゲート領域１２に構
成された別の回路への配線をクロスポイントスイッチ回
路を迂回させずに敷設できるという点において高集積化
に寄与する。
構成する半導体集積回路の別のレイアウトに関する実施
例が示される。１８〜２１はクロスポイントスイッチ回
路セルであり、各セルには第４層目アルミニウム配線を
用いてセル渡りのスルー配線２２を配線チャネルに実装
している。配線２２は例えば敷詰めゲート領域１２に構
成された別の回路への配線をクロスポイントスイッチ回
路を迂回させずに敷設できるという点において高集積化
に寄与する。
【００４５】図１４にはクロスポイントスイッチ回路を
構成する半導体集積回路のさらに別のレイアウトに関す
る実施例が示される。これは、図９で説明した実施例の
クロック発生部６においてＩＤＤＳテストを可能とする
ためのＩＤＤＳイネーブル信号ＩＤＤＳ＊のための外部
端子を設けた例である。各セルのＩＤＤＳイネーブル信
号ＩＤＤＳ＊の入力区端子は、相互に共通接続され、所
定の入出力バッファ部１１を通過させた配線２３により
所定のボンディングパッド１０を通してＬＳＩの外部端
子へ導かれる。これによりＬＳＩ外部よりＩＤＤＳテス
ト及び疑似ＡＣテストを簡単に制御することができる。
構成する半導体集積回路のさらに別のレイアウトに関す
る実施例が示される。これは、図９で説明した実施例の
クロック発生部６においてＩＤＤＳテストを可能とする
ためのＩＤＤＳイネーブル信号ＩＤＤＳ＊のための外部
端子を設けた例である。各セルのＩＤＤＳイネーブル信
号ＩＤＤＳ＊の入力区端子は、相互に共通接続され、所
定の入出力バッファ部１１を通過させた配線２３により
所定のボンディングパッド１０を通してＬＳＩの外部端
子へ導かれる。これによりＬＳＩ外部よりＩＤＤＳテス
ト及び疑似ＡＣテストを簡単に制御することができる。
【００４６】図１５にはＬＳＩのアルミニウム配線層の
断面構造の一例が示されている。図において下地の拡散
層は図示が省略されている。ＡＬ１は第１層目のアルミ
ニウム配線、ＡＬ２は第２層目のアルミニウム配線、Ａ
Ｌ３は第３層目のアルミニウム配線、ＡＬ４は第４層目
のアルミニウム配線である。２４及び２５は層間絶縁
膜、２６は保護膜である。ここにＡＬ１とＡＬ３は紙面
の表裏方向に延在し、ＡＬ２とＡＬ４は紙面の左右方向
に延在される。
断面構造の一例が示されている。図において下地の拡散
層は図示が省略されている。ＡＬ１は第１層目のアルミ
ニウム配線、ＡＬ２は第２層目のアルミニウム配線、Ａ
Ｌ３は第３層目のアルミニウム配線、ＡＬ４は第４層目
のアルミニウム配線である。２４及び２５は層間絶縁
膜、２６は保護膜である。ここにＡＬ１とＡＬ３は紙面
の表裏方向に延在し、ＡＬ２とＡＬ４は紙面の左右方向
に延在される。
【００４７】次に敷詰めゲート領域の上記基本セル１３
０を用いてクロスポイントスイッチ回路特にそのスイッ
チ及びデコーダ一体部１を構成する場合の具体的なレイ
アウトを図１６及び図１７を参照しながら説明する。図
１６には４入力（ＩＮ１〜ＩＮ４）１出力（ＯＵＴ）の
２階層ツリー構造スイッチ回路の単位ユニットが示され
る。この回路はＮＭＯＳトランジスタ６個を用いた２段
積のセレクタ回路であり、以下単にセレクタ４−１ＳＥ
ＬＳＷとも記す。このセレクタ４−１ＳＥＬＳＷは図に
示すように、基本セル１３０を２個用いて構成できる。
ＰＭＯＳトランジスタは利用されていない。
０を用いてクロスポイントスイッチ回路特にそのスイッ
チ及びデコーダ一体部１を構成する場合の具体的なレイ
アウトを図１６及び図１７を参照しながら説明する。図
１６には４入力（ＩＮ１〜ＩＮ４）１出力（ＯＵＴ）の
２階層ツリー構造スイッチ回路の単位ユニットが示され
る。この回路はＮＭＯＳトランジスタ６個を用いた２段
積のセレクタ回路であり、以下単にセレクタ４−１ＳＥ
ＬＳＷとも記す。このセレクタ４−１ＳＥＬＳＷは図に
示すように、基本セル１３０を２個用いて構成できる。
ＰＭＯＳトランジスタは利用されていない。
【００４８】図１７には入力×出力が９６×９６の規模
のクロスポイントスイッチ回路におけるスイッチ及びデ
コーダ一体部１のセルレイアウト例が示されている。同
図においてＯ１〜Ｏ９６は出力端子、Ｉ１〜Ｉ９６は入
力端子である。この規模のクロスポイントスイッチ回路
においては、一つの出力に対応されるスイッチ及びデコ
ーダ単位ユニットＳＤ−Ｕは９６段必要とされ、各段は
７ビットの相補アドレス信号ａ１〜ａ７（ａ１，…，ａ
７は夫々反転及び非反転の２本の相補信号を意味する）
によって選択動作が行われなければならない。すなわち
夫々のスイッチ及びデコーダ単位ユニットＳＤ−Ｕは７
階層の２分岐スイッチアレイによって構成され、階層毎
に１ビットの相補アドレス信号を受けてスイッチ動作さ
れる。図１７においてこれを満足するためのレイアウト
として、各スイッチ及びデコーダ単位ユニットＳＤ−Ｕ
を、６６個の基本セル１３０の列を用いて構成する。す
なわち、６６個の基本セル列の左右に夫々１２個のセレ
クタ４−１ＳＥＬＳＷを構成して相補アドレスａ７，ａ
６でスイッチ制御される下位側第１及び第２段目のスイ
ッチアレイを実現し、残りの中央部の１８個の基本セル
にて９個のセレクタ４−１ＳＥＬＳＷを構成して相補ア
ドレスａ１〜ａ５でスイッチ制御される上層側のスイッ
チアレイを実現する。
のクロスポイントスイッチ回路におけるスイッチ及びデ
コーダ一体部１のセルレイアウト例が示されている。同
図においてＯ１〜Ｏ９６は出力端子、Ｉ１〜Ｉ９６は入
力端子である。この規模のクロスポイントスイッチ回路
においては、一つの出力に対応されるスイッチ及びデコ
ーダ単位ユニットＳＤ−Ｕは９６段必要とされ、各段は
７ビットの相補アドレス信号ａ１〜ａ７（ａ１，…，ａ
７は夫々反転及び非反転の２本の相補信号を意味する）
によって選択動作が行われなければならない。すなわち
夫々のスイッチ及びデコーダ単位ユニットＳＤ−Ｕは７
階層の２分岐スイッチアレイによって構成され、階層毎
に１ビットの相補アドレス信号を受けてスイッチ動作さ
れる。図１７においてこれを満足するためのレイアウト
として、各スイッチ及びデコーダ単位ユニットＳＤ−Ｕ
を、６６個の基本セル１３０の列を用いて構成する。す
なわち、６６個の基本セル列の左右に夫々１２個のセレ
クタ４−１ＳＥＬＳＷを構成して相補アドレスａ７，ａ
６でスイッチ制御される下位側第１及び第２段目のスイ
ッチアレイを実現し、残りの中央部の１８個の基本セル
にて９個のセレクタ４−１ＳＥＬＳＷを構成して相補ア
ドレスａ１〜ａ５でスイッチ制御される上層側のスイッ
チアレイを実現する。
【００４９】図１８には図１の基本的な回路構成を以て
９６×９６の大規模なクロスポイントスイッチ回路を図
１７で説明したレイアウト形式のゲートアレイで構成し
た場合と図１９に示されるような回路形式を以て同規模
のクロスポイントスイッチ回路を構成した場合とにおけ
る全所要トランジスタ数とチップ専有面積との比較例が
示される。図１９の回路は公知ではないが本実施例との
比較例として挙げるものである。図１９において４１は
図１のスイッチ及びデコーダ一体部１に対応される回
路、４２は図１のアドレスバッファ部２に対応される回
路である。図１９に示されるスイッチ及びデコーダ部４
１は、入力信号線と出力信号線との各交点部分にＮＭＯ
Ｓトランジスタ４１０が配置され、どのＮＭＯＳトラン
ジスタ４１０をオン状態にすべきかをアドレスバッファ
部４２からの相補アドレス信号に従ってデコードするデ
コーダが配置されている。デコーダは、夫々のＮＭＯＳ
トランジスタ４１０に一対一対応で設けられたインバー
タ４１１及びナンドゲート４１２にて構成され、極めて
多くのＭＯＳトランジスタを費やしている。双方を比較
した結果、本実施例に係るクロスポイントスイッチ回路
は図１９のような回路構成に比べ、トランジスタ数で１
／６、面積で１／３と大幅に優れた特性を得ることが明
らかにされた。したがって、図１に代表されるような回
路構成をスイッチ及びデコーダ一体部に採用すること
は、回路規模が大きければ大きいほど面積効率を向上さ
れることができる。換言すれば、０．３μｍというよう
なデバイスプロセス技術を用いたのと同様のチップサイ
ズを保ちつつ０．８μｍのようなデバイスプロセス技術
に係るゲートアレイのような手法にて同一機能のクロス
ポイントスイッチ回路を実現できる。このことは、クロ
スポイントスイッチ回路用の半導体集積回路のコストを
著しく低減させる。
９６×９６の大規模なクロスポイントスイッチ回路を図
１７で説明したレイアウト形式のゲートアレイで構成し
た場合と図１９に示されるような回路形式を以て同規模
のクロスポイントスイッチ回路を構成した場合とにおけ
る全所要トランジスタ数とチップ専有面積との比較例が
示される。図１９の回路は公知ではないが本実施例との
比較例として挙げるものである。図１９において４１は
図１のスイッチ及びデコーダ一体部１に対応される回
路、４２は図１のアドレスバッファ部２に対応される回
路である。図１９に示されるスイッチ及びデコーダ部４
１は、入力信号線と出力信号線との各交点部分にＮＭＯ
Ｓトランジスタ４１０が配置され、どのＮＭＯＳトラン
ジスタ４１０をオン状態にすべきかをアドレスバッファ
部４２からの相補アドレス信号に従ってデコードするデ
コーダが配置されている。デコーダは、夫々のＮＭＯＳ
トランジスタ４１０に一対一対応で設けられたインバー
タ４１１及びナンドゲート４１２にて構成され、極めて
多くのＭＯＳトランジスタを費やしている。双方を比較
した結果、本実施例に係るクロスポイントスイッチ回路
は図１９のような回路構成に比べ、トランジスタ数で１
／６、面積で１／３と大幅に優れた特性を得ることが明
らかにされた。したがって、図１に代表されるような回
路構成をスイッチ及びデコーダ一体部に採用すること
は、回路規模が大きければ大きいほど面積効率を向上さ
れることができる。換言すれば、０．３μｍというよう
なデバイスプロセス技術を用いたのと同様のチップサイ
ズを保ちつつ０．８μｍのようなデバイスプロセス技術
に係るゲートアレイのような手法にて同一機能のクロス
ポイントスイッチ回路を実現できる。このことは、クロ
スポイントスイッチ回路用の半導体集積回路のコストを
著しく低減させる。
【００５０】上記実施例によれば以下の効果がある。
（１）２分岐を主体とするツリー構造のスイッチアレイ
から成るスイッチ及びデコーダ一体部１は、階層的に経
路を選択するＮＭＯＳトランジスタが、図１９のような
スイッチマトリクスにおけるスイッチトランジスタとデ
コーダトランジスタとの双方の機能を実現し、且つ、階
層的に多段接続されたそのような経路選択用ＮＭＯＳト
ランジスタの数は上位階層ほど少なくされ、これによ
り、クロスポイントスイッチ回路におけるスイッチアレ
イの論理的な規模に比べてその物理的な回路規模を縮小
することができる。例えば、各セレクタのアドレスが７
ビットとされる規模の９６×９６クロスポイントスイッ
チ回路においてスイッチ部を図１９のようなスイッチマ
トリクス構成に比べて１／６程度のトランジスタ数で構
成でき、素子数低減の効果が大きい。またゲートアレイ
上に実現した場合でもチップ上に占める面積が１／３と
なり大幅に高集積化できる。
から成るスイッチ及びデコーダ一体部１は、階層的に経
路を選択するＮＭＯＳトランジスタが、図１９のような
スイッチマトリクスにおけるスイッチトランジスタとデ
コーダトランジスタとの双方の機能を実現し、且つ、階
層的に多段接続されたそのような経路選択用ＮＭＯＳト
ランジスタの数は上位階層ほど少なくされ、これによ
り、クロスポイントスイッチ回路におけるスイッチアレ
イの論理的な規模に比べてその物理的な回路規模を縮小
することができる。例えば、各セレクタのアドレスが７
ビットとされる規模の９６×９６クロスポイントスイッ
チ回路においてスイッチ部を図１９のようなスイッチマ
トリクス構成に比べて１／６程度のトランジスタ数で構
成でき、素子数低減の効果が大きい。またゲートアレイ
上に実現した場合でもチップ上に占める面積が１／３と
なり大幅に高集積化できる。
【００５１】（２）アドレス信号多重化回路５はその多
重化数に応じてセレクタの数を低減し、クロスポイント
スイッチ回路の物理的な規模をさらに減少させることが
できる。
重化数に応じてセレクタの数を低減し、クロスポイント
スイッチ回路の物理的な規模をさらに減少させることが
できる。
【００５２】（３）経路選択用トランジスタとしてＮＭ
ＯＳトランジスタを採用することにより、スタスイッチ
アレイを構成するスイッチ素子の素子数最大限に減少さ
せることができる。
ＯＳトランジスタを採用することにより、スタスイッチ
アレイを構成するスイッチ素子の素子数最大限に減少さ
せることができる。
【００５３】（４）スイッチアレイはツリー構造故にア
ドレスバッファが駆動すべき負荷は下位側階層ほど大き
くされる。アドレスバッファの相補アドレス信号線の負
荷が相対的に重いものにはサブドライバＮＩ１２を介在
させることにより、そのような駆動負荷の相違による選
択動作の遅れを解消することができる。換言すれば、ア
ドレスバッファが駆動すべき負荷の相違を見かけ上均一
化して動作速度を向上させることができる。
ドレスバッファが駆動すべき負荷は下位側階層ほど大き
くされる。アドレスバッファの相補アドレス信号線の負
荷が相対的に重いものにはサブドライバＮＩ１２を介在
させることにより、そのような駆動負荷の相違による選
択動作の遅れを解消することができる。換言すれば、ア
ドレスバッファが駆動すべき負荷の相違を見かけ上均一
化して動作速度を向上させることができる。
【００５４】（５）ＣＭＯＳ出力バッファＯｂｕｆｆを
設けた場合におけるスタンバイ状態でのリーク電流テス
トを考慮すると、出力バッファＯｂｕｆｆを正帰還制御
するＰＭＯＳトランジスタＱｐをプルアップ接続するこ
とにより、出力バッファＯｂｕｆｆに貫通電流が流れる
ことを防止することができ、信頼性に高いリーク電流テ
ストを保証することができるようになる。
設けた場合におけるスタンバイ状態でのリーク電流テス
トを考慮すると、出力バッファＯｂｕｆｆを正帰還制御
するＰＭＯＳトランジスタＱｐをプルアップ接続するこ
とにより、出力バッファＯｂｕｆｆに貫通電流が流れる
ことを防止することができ、信頼性に高いリーク電流テ
ストを保証することができるようになる。
【００５５】（６）擬似ＡＣテストに際してクロスポイ
ントスイッチ回路が正常に動作するときの動作遅延時間
よりも長い所定時間経過後にラッチ回路ＬＡＴをラッチ
動作せ、ラッチされたデータが期待値に一致するかを判
定することによってスイッチアレイのＡＣ的な欠陥（例
えばスイッチ素子パターンの欠陥によるｇｍが異常に小
さくなるような欠陥）を判定できる。外部から供給され
るクロック信号ＣＬＫの所定の変化から所定の遅延時間
を経過するまでの期間に応ずるパルス幅を持つ内部クロ
ック（アンドゲートＡＮＤ３の出力）を形成して、上記
ラッチ回路ＬＡＴ及びトランスファゲートＴＧ１の動作
制御信号を形成するクロック発生部６を設けることによ
り、そのような動作遅延時間よりも長い所定時間をクロ
スポイントスイッチ回路内部で形成して、それ自体で擬
似ＡＣテストを支援できるようになる。換言すれば、テ
スト動作の遅いテスタを用いる場合にもラッチ回路ＬＡ
Ｔの制御は当該クロック発生部６内蔵の遅延回路（ＩＶ
６２〜ＩＶ６８）の遅延時間で決定され、テスト動作周
波数に依存することなくクロスポイントスイッチ回路の
ＡＣ特性を保証することができる。
ントスイッチ回路が正常に動作するときの動作遅延時間
よりも長い所定時間経過後にラッチ回路ＬＡＴをラッチ
動作せ、ラッチされたデータが期待値に一致するかを判
定することによってスイッチアレイのＡＣ的な欠陥（例
えばスイッチ素子パターンの欠陥によるｇｍが異常に小
さくなるような欠陥）を判定できる。外部から供給され
るクロック信号ＣＬＫの所定の変化から所定の遅延時間
を経過するまでの期間に応ずるパルス幅を持つ内部クロ
ック（アンドゲートＡＮＤ３の出力）を形成して、上記
ラッチ回路ＬＡＴ及びトランスファゲートＴＧ１の動作
制御信号を形成するクロック発生部６を設けることによ
り、そのような動作遅延時間よりも長い所定時間をクロ
スポイントスイッチ回路内部で形成して、それ自体で擬
似ＡＣテストを支援できるようになる。換言すれば、テ
スト動作の遅いテスタを用いる場合にもラッチ回路ＬＡ
Ｔの制御は当該クロック発生部６内蔵の遅延回路（ＩＶ
６２〜ＩＶ６８）の遅延時間で決定され、テスト動作周
波数に依存することなくクロスポイントスイッチ回路の
ＡＣ特性を保証することができる。
【００５６】（７）上記クロスポイントスイッチ回路を
複数個並設して構成される半導体集積回路において、夫
々のクロスポイントスイッチ回路を構成するセルの上層
にスルー配線を並設し、当該スルー配線を、夫々のクロ
スポイントスイッチ回路に共通のアドレス信号を供給す
るためのアドレススルー配線８、又はその他の回路セル
に接続されるセル渡りのスルー配線２２として利用する
ことにより、クロスポイントスイッチ回路へのアドレス
信号配線などの配線効率を向上させることができる。
複数個並設して構成される半導体集積回路において、夫
々のクロスポイントスイッチ回路を構成するセルの上層
にスルー配線を並設し、当該スルー配線を、夫々のクロ
スポイントスイッチ回路に共通のアドレス信号を供給す
るためのアドレススルー配線８、又はその他の回路セル
に接続されるセル渡りのスルー配線２２として利用する
ことにより、クロスポイントスイッチ回路へのアドレス
信号配線などの配線効率を向上させることができる。
【００５７】（８）上記クロスポイントスイッチ回路は
ツリー状のスイッチアレイ故にその論理規模（入力端子
数×出力端子数）が大きくてもその構成スイッチ素子数
の増大を最小限に抑えることができるため、ゲートアレ
イの敷詰めゲート領域にクロスポイントスイッチ回路を
構成することが容易である。このときのクロスポイント
スイッチ回路におけるセレクタを、上記敷詰めゲート領
域がＣＭＯＳ基本セルのセル列から成るとき、上記ＣＭ
ＯＳ基本セルの複数のセル列から成る所定の矩形領域に
レイアウトする事が、敷詰めゲート領域を利用するとき
の面積効率を向上させることができる。
ツリー状のスイッチアレイ故にその論理規模（入力端子
数×出力端子数）が大きくてもその構成スイッチ素子数
の増大を最小限に抑えることができるため、ゲートアレ
イの敷詰めゲート領域にクロスポイントスイッチ回路を
構成することが容易である。このときのクロスポイント
スイッチ回路におけるセレクタを、上記敷詰めゲート領
域がＣＭＯＳ基本セルのセル列から成るとき、上記ＣＭ
ＯＳ基本セルの複数のセル列から成る所定の矩形領域に
レイアウトする事が、敷詰めゲート領域を利用するとき
の面積効率を向上させることができる。
【００５８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
スイッチアレイは完全に２分岐構造である必要はなく、
入力端子の数が２のべき乗以外の場合には上位側階層に
おいて部分的に２分岐でない部分が存在することにな
る。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
スイッチアレイは完全に２分岐構造である必要はなく、
入力端子の数が２のべき乗以外の場合には上位側階層に
おいて部分的に２分岐でない部分が存在することにな
る。
【００５９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００６０】すなわち、クロスポイントスイッチ回路の
スイッチアレイの規模を大きくしても、素子数の増大を
格段に少なく抑えることができ、例えば伝送システムに
おいて、クロスポイントスイッチ回路を含む部分の１チ
ップ化を可能にすることができる。しかも、ゲートアレ
イを利用できる程度の素子数増大で済むからそのような
半導体集積回路を安価に且つ容易に提供可能にすること
ができる。動作速度が低下してくるが、スイッチアレイ
の規模を大きくしてもサブワードドライバにてあまり動
作速度の劣化を起こさないクロスポイントスイッチ回路
を実現できる。アドレス信号の多重化を採用することに
より、多重化数に応じてスイッチアレイの数を削減で
き、回路の物理的な規模を一層削減することができる。
擬似ＡＣテスト機能によってディジタルテスタのような
ファンクションテスト向きのテスタを用いてある程度の
ＡＣ特性を評価可能にできる。クロスポイントスイッチ
回路の上層にスルー配線を施すことによりクロスポイン
トスイッチ回路を何個か並べて利用するときの配線効率
を向上させることができる。上記効果により、入力信号
数×出力信号数で代表されるようなスイッチアレイの規
模の大型化に最適なクロスポイントスイッチ回路を実現
できる。
スイッチアレイの規模を大きくしても、素子数の増大を
格段に少なく抑えることができ、例えば伝送システムに
おいて、クロスポイントスイッチ回路を含む部分の１チ
ップ化を可能にすることができる。しかも、ゲートアレ
イを利用できる程度の素子数増大で済むからそのような
半導体集積回路を安価に且つ容易に提供可能にすること
ができる。動作速度が低下してくるが、スイッチアレイ
の規模を大きくしてもサブワードドライバにてあまり動
作速度の劣化を起こさないクロスポイントスイッチ回路
を実現できる。アドレス信号の多重化を採用することに
より、多重化数に応じてスイッチアレイの数を削減で
き、回路の物理的な規模を一層削減することができる。
擬似ＡＣテスト機能によってディジタルテスタのような
ファンクションテスト向きのテスタを用いてある程度の
ＡＣ特性を評価可能にできる。クロスポイントスイッチ
回路の上層にスルー配線を施すことによりクロスポイン
トスイッチ回路を何個か並べて利用するときの配線効率
を向上させることができる。上記効果により、入力信号
数×出力信号数で代表されるようなスイッチアレイの規
模の大型化に最適なクロスポイントスイッチ回路を実現
できる。
【図１】本発明に係るクロスポイントスイッチ回路の一
実施例回路図である。
実施例回路図である。
【図２】データの入力バッファ部と出力バッファ部を追
加したクロスポイントスイッチ回路の一実施例回路図で
ある。
加したクロスポイントスイッチ回路の一実施例回路図で
ある。
【図３】ツリー状のスイッチをＣＭＯＳ化したクロスポ
イントスイッチ回路の一実施例回路図である。
イントスイッチ回路の一実施例回路図である。
【図４】入力アドレスと出力データの時分割多重機能を
追加したクロスポイントスイッチ回路の一実施例回路図
である。
追加したクロスポイントスイッチ回路の一実施例回路図
である。
【図５】図４の一例動作タイムチャートである。
【図６】図４におけるアドレス信号多重論理の一例論理
説明図である。
説明図である。
【図７】アドレスバッファの負荷を分散駆動する回路構
成の一例説明図である。
成の一例説明図である。
【図８】リーク電流テストを考慮した出力バッファ部を
備えたクロスポイントスイッチ回路の一実施例回路図で
ある。
備えたクロスポイントスイッチ回路の一実施例回路図で
ある。
【図９】疑似ＡＣテスト可能な出力バッファ部を備えた
クロスポイントスイッチ回路の一実施例回路図である。
クロスポイントスイッチ回路の一実施例回路図である。
【図１０】擬似ＡＣテスト時の一例動作タイムチャート
である。
である。
【図１１】アドレス信号用のスルー配線を上層に設けた
クロスポイントスイッチ回路の一例レイアウト図であ
る。
クロスポイントスイッチ回路の一例レイアウト図であ
る。
【図１２】アドレス信号用のスルー配線を上層に設けた
複数のクロスポイントスイッチ回路セルを搭載して成る
半導体集積回路の一例チップレイアウト図である。
複数のクロスポイントスイッチ回路セルを搭載して成る
半導体集積回路の一例チップレイアウト図である。
【図１３】アドレス信号用スルー配線と共にセル渡りの
ためのスルー配線を施した複数のクロスポイントスイッ
チ回路セルを搭載して成る半導体集積回路の一例チップ
レイアウト図である。
ためのスルー配線を施した複数のクロスポイントスイッ
チ回路セルを搭載して成る半導体集積回路の一例チップ
レイアウト図である。
【図１４】信号ＩＤＤＳ＊を半導体集積回路の外部端子
に引き出す様子を示した一例レイアウト図である。
に引き出す様子を示した一例レイアウト図である。
【図１５】アルミニウム多層配線構造の一例断面図であ
る。
る。
【図１６】クロスポイントスイッチ回路の構成要素であ
る４入力１出力セレクタをゲートアレイで実現する場合
における単位セルとの対応関係一例説明図である。
る４入力１出力セレクタをゲートアレイで実現する場合
における単位セルとの対応関係一例説明図である。
【図１７】クロスポイントスイッチ回路における９６×
９６の規模のスイッチ及びデコーダ一体部を基本セルで
構成する場合におけるセル配置の一例説明図である。
９６の規模のスイッチ及びデコーダ一体部を基本セルで
構成する場合におけるセル配置の一例説明図である。
【図１８】９６×９６の規模を持つクロスポイントスイ
ッチ回路に図１に代表的に示される回路構成を採用した
場合と図１９に代表的に示される回路構成を採用した場
合とにおける所要トランジスタ数とチップ面積との比較
例を示す説明図である。
ッチ回路に図１に代表的に示される回路構成を採用した
場合と図１９に代表的に示される回路構成を採用した場
合とにおける所要トランジスタ数とチップ面積との比較
例を示す説明図である。
【図１９】スイッチマトリクスをアドレスデコーダの出
力で選択する形式のクロスポイントスイッチ回路の一例
説明図である。
力で選択する形式のクロスポイントスイッチ回路の一例
説明図である。
【図２０】本発明に係るクロスポイントスイッチ回路の
応用システムの一例であるＳＯＮＥＴのシステム構成図
である。
応用システムの一例であるＳＯＮＥＴのシステム構成図
である。
【図２１】図２０のシステムにおいて本発明に係るクロ
スポイントスイッチ回路が適用されるＡＤＭの一例ブロ
ック図である。
スポイントスイッチ回路が適用されるＡＤＭの一例ブロ
ック図である。
【図２２】公知のセルフデコーディングマルチプレクサ
の回路図である。
の回路図である。
Ｉ１〜Ｉ４ 入力端子
Ｏ１〜Ｏ４ 出力端子
Ａ１（１），Ａ２（１），Ａ１（２），Ａ２（２），Ａ
１（３），Ａ２（３），Ａ１（４），Ａ２（４） アド
レス信号 １ スイッチ及びデコーダ一体部 １（１）〜１（４） スイッチ及びデコーダ単位ユニッ
ト(スイッチアレイ) Ｑ１（１）〜Ｑ６（１） スイッチ及びデコーダ単位ユ
ニット構成用ＮＭＯＳトランジスタ ２ アドレスバッファ部 ２（１）〜２（４） アドレスバッファ単位ユニット
（アドレスバッファ） ＮＩ１２ サブドライバ ３ 入力バッファ部 ４ 出力バッファ部 Ｏｂｕｆｆ ＣＭＯＳ出力バッファ Ｑｐ 帰還用ＰＭＯＳトランジスタ ５ アドレス信号多重化回路 ６ クロック発生部 ７ 疑似ＡＣテスト機能を持つ出力バッファ部 ＬＡＴ ラッチ回路 ＴＧ１ トランスファゲート ８ クロスポイントスイッチ回路セル上に配置したアド
レススルー配線 ９ クロスポイントスイッチ回路セル ＣＨＰ チップ １０ ボンディングパッド １１ 入出力バッファ部 １２ 敷詰めゲート領域 １３ 敷詰めゲート領域拡大図 １４〜１７ クロスポイントスイッチ回路セル １８〜２１ クロスポイントスイッチ回路セル ２２ セル渡りのスルー配線
１（３），Ａ２（３），Ａ１（４），Ａ２（４） アド
レス信号 １ スイッチ及びデコーダ一体部 １（１）〜１（４） スイッチ及びデコーダ単位ユニッ
ト(スイッチアレイ) Ｑ１（１）〜Ｑ６（１） スイッチ及びデコーダ単位ユ
ニット構成用ＮＭＯＳトランジスタ ２ アドレスバッファ部 ２（１）〜２（４） アドレスバッファ単位ユニット
（アドレスバッファ） ＮＩ１２ サブドライバ ３ 入力バッファ部 ４ 出力バッファ部 Ｏｂｕｆｆ ＣＭＯＳ出力バッファ Ｑｐ 帰還用ＰＭＯＳトランジスタ ５ アドレス信号多重化回路 ６ クロック発生部 ７ 疑似ＡＣテスト機能を持つ出力バッファ部 ＬＡＴ ラッチ回路 ＴＧ１ トランスファゲート ８ クロスポイントスイッチ回路セル上に配置したアド
レススルー配線 ９ クロスポイントスイッチ回路セル ＣＨＰ チップ １０ ボンディングパッド １１ 入出力バッファ部 １２ 敷詰めゲート領域 １３ 敷詰めゲート領域拡大図 １４〜１７ クロスポイントスイッチ回路セル １８〜２１ クロスポイントスイッチ回路セル ２２ セル渡りのスルー配線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 芦 賢浩
神奈川県横浜市戸塚区戸塚町216番地
株式会社日立製作所 情報通信事業部内
(56)参考文献 特開 昭60−201795（ＪＰ，Ａ)
特開 昭63−76694（ＪＰ，Ａ)
特開 平５−199255（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04Q 3/52 101
H04L 12/28
H04Q 3/00
Claims (9)
- 【請求項１】 信号入力のための複数個の入力端子と、
信号出力のための複数個の出力端子とを備えたクロスポ
イントスイッチ回路を含む半導体集積回路において、 上記クロスポイントスイッチ回路は、 複数の入力端子から一つの出力端子に至る経路に設けら
れ、経路選択用の複数個のスイッチ素子の組み合わせに
よって形成された２分岐を主体とするツリー構造のスイ
ッチアレイから成るスイッチ及びデコーダ単位ユニット
と、 上記 スイッチアレイにおける同一階層の上記スイッチ素
子を相補的に動作させるための相補アドレス信号を入力
アドレス信号に基づいて形成するためのアドレスバッフ
ァ単位ユニットと、を含んで成るセレクタを備え、 上記セレクタは上記入力端子の個数に等しい数だけ配置
され、 上記複数個の入力端子は上記各セレクタに共通接続さ
れ、 上記入力 アドレス信号の論理値の組合せに応じて、所望
の一つの入力端子を所望の単数若しくは複数の出力端子
に接続可能にされて成るものであることを特徴とする半
導体集積回路。 - 【請求項２】 信号入力のための複数個の入力端子と、
信号出力のための複数個の出力端子とを備えたクロスポ
イントスイッチ回路を含む半導体集積回路において、 上記クロスポイントスイッチ回路は、 複数の入力端子から一つの出力端子に至る経路に設けら
れ、経路選択用の複数個のスイッチ素子の組み合わせに
よって形成された２分岐を主体とするツリー構造のスイ
ッチアレイから成るスイッチ及びデコーダ単位ユニット
と、 上記 スイッチアレイにおける同一階層の上記スイッチ素
子を相補的に動作させるための相補アドレス信号を入力
アドレス信号に基づいて形成するためのアドレスバッフ
ァ単位ユニットと、を含むセレクタと、 上記入力端子に供給される信号の信号周波数に対して上
記正の整数倍された信号周波数を以て、外部から供給さ
れるアドレス信号を時分割多重化し、対応するセレクタ
に出力するアドレス信号多重化回路と、を設け、上記セレクタは、上記入力端子の個数に対して正の整数
分の一だけ配置され、 上記複数個の入力端子は上記各セレクタに共通接続さ
れ、 上記入力アドレス信号の論理値の組み合わせに応じて、
所望の一つの入力端子を所望の単数もしくは複数の出力
端子に接続可能にされて、入力端子からの信号が上記正
の整数倍された信号周波数を以て多重化されて出力可能
にされて成るものであることを特徴とする半導体集積回
路。 - 【請求項３】 上記スイッチアレイを構成するスイッチ
素子はＮチャンネル型ＭＯＳトランジスタであることを
特徴とする請求項１又は２記載の半導体集積回路。 - 【請求項４】 上記アドレスバッファの相補アドレス信
号線の負荷が相対的に重いものにはサブドライバを介在
させて成るものであることを特徴とする請求項１乃至３
の何れか１項記載の半導体集積回路。 - 【請求項５】 上記各セレクタとその出力端子との間に
ＣＭＯＳ出力バッファを設け、出力バッファを正帰還制
御するＰチャンネル型ＭＯＳトランジスタをプルアップ
接続して成るものであることを特徴とする請求項３又は
４記載の半導体集積回路。 - 【請求項６】 上記各セレクタからその出力端子に至る
出力経路に順次、トランスファゲート、このトランスフ
ァゲートのターンオフに同期してラッチ動作されるラッ
チ回路、及び上記ラッチ回路の出力を入力とするＣＭＯ
Ｓ出力バッファを配置して成るものであることを特徴と
する請求項３又は４記載の半導体集積回路。 - 【請求項７】 外部から供給されるクロック信号の所定
の変化から所定の遅延時間を経過するまでの期間に応ず
るパルス幅を持つ内部クロックを形成して、上記ラッチ
回路及びトランスファゲートの動作制御信号を形成する
クロック発生部を設け、該クロック発生部は、クロスポ
イントスイッチ回路の動作遅延時間より長い所定の遅延
時間を上記所定の遅延時間として形成する遅延回路を含
んで成るものであることを特徴とする請求項６記載の半
導体集積回路。 - 【請求項８】 上記クロスポイントスイッチ回路は、１
個の半導体基板に複数個配置され、上記夫々のクロスポ
イントスイッチ回路を構成するセルの上層にはスルー配
線が並設され、当該スルー配線は、夫々のクロスポイン
トスイッチ回路に共通のアドレス信号を供給するための
アドレススルー配線、又はその他の回路セルに接続され
るセル渡りのスルー配線とされて成るものであることを
特徴とする請求項１乃至７の何れか１項記載の半導体集
積回路。 - 【請求項９】 １個の半導体基板の敷詰めゲート領域に
上記クロスポイントスイッチ回路が複数個形成されて成
る半導体集積回路であって、 上記敷詰めゲート領域はＣＭＯＳ基本セルのセル列が複
数列配置されてなり、上記ＣＭＯＳ基本セルの複数のセ
ル列から成る所定の矩形領域に上記クロスポイントスイ
ッチ回路のセレクタが形成されて成るものであることを
特徴とする請求項３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21427294A JP3410560B2 (ja) | 1994-08-16 | 1994-08-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21427294A JP3410560B2 (ja) | 1994-08-16 | 1994-08-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0865719A JPH0865719A (ja) | 1996-03-08 |
| JP3410560B2 true JP3410560B2 (ja) | 2003-05-26 |
Family
ID=16652990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21427294A Expired - Fee Related JP3410560B2 (ja) | 1994-08-16 | 1994-08-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3410560B2 (ja) |
-
1994
- 1994-08-16 JP JP21427294A patent/JP3410560B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0865719A (ja) | 1996-03-08 |
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