JP3478666B2

JP3478666B2 - プログラマブル論理セル

Info

Publication number: JP3478666B2
Application number: JP12826796A
Authority: JP
Inventors: アラン・ロバート・バートレット; キム・ピー・エヌ・クリントン; クリスティーン・マリー・フラー; スコット・ホイットニー・グールド; スティーブン・ポール・ハートマン; ジョセフ・アンドリュー・アイアダンザ; フランク・レイ・カイザー; エリック・アーネスト・ミルハム; ティモシー・ショーン・レニィ; ブライアン・エイ・ワース; ガルソン・イエーザー; テランス・ジョン・ジトリッチュ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-06-02
Filing date: 1996-05-23
Publication date: 2003-12-15
Anticipated expiration: 2016-05-23
Also published as: JPH08340248A; US5748009A; EP0746107A3; US5646546A; EP0746107A2

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路素子に関
し、具体的には、複数のプログラマブル論理セルとプロ
グラマブル相互接続網を有するプログラマブル集積回路
素子に係わる。

【０００２】

【従来の技術】プログラマブル集積回路は、当技術分野
で周知であり、プログラマブル論理素子（ＰＬＤ）、プ
ログラマブル・アレイ論理（ＰＡＬ）、およびプログラ
マブル論理アレイ（ＰＬＡ）を備える。これらのプログ
ラマブル回路はそれぞれ、入力ＡＮＤ論理面の後にＯＲ
論理面が続いている。したがって入力項の積の和である
出力関数を計算することができる。論理面は通常、面の
初期汎用レイアウトを特定用途用にカストマイズするこ
とができるように、プログラム可能になっている。

【０００３】プログラマブル回路のより一般的な手法
は、異なる不拘束論理セルのアレイをプログラマブル・
ゲート・アレイ（ＰＧＡ）に設ける。プログラマブル相
互接続網は通常、セルを相互接続し、アレイとの間でデ
ータの入出力を行うために設けられる。特定用途向け
に、汎用設計の論理セルと相互接続網のカスタマイズま
たはプログラムが行われる。このようなアレイの１つは
マスク・プログラマブル・ゲート・アレイ（ＭＰＧＡ）
であり、集積回路に金属化の最終層を付加するときにセ
ルと配線網の構成が行われる。改変された手法では、レ
ーザー照射エネルギーを使用して金属化パターンをカス
タマイズする。他のこのようなアレイは、フィールド・
プログラマブル・ゲート・アレイ（ＦＰＧＡ）であり、
構成はユーザが「現場（フィールド）」で行うことがで
きる。このような構成は、電気的プログラム可能ヒュー
ズ・リンク、アンチヒューズ、メモリ制御トランジス
タ、フローティング・ゲート・トランジスタなどを使用
して行うことができる。

【０００４】使用するプログラミングのタイプにかかわ
らず、所与のＦＰＧＡまたはＭＰＧＡの基本論理関数
は、おもに不拘束論理セルまたは未プログラム論理セル
の機能と、その相互接続網とのインタフェースによって
規定される。

【０００５】

【発明が解決しようとする課題】当技術分野では、プロ
グラマブル論理セルの実装のためのいくつかの手法が開
発されている。最初の、一般に「参照テーブル」（ＬＵ
Ｔ）手法と呼ばれている手法は、各論理セル内部で入力
項の可能な組合せごとにユーザ定義出力関数を記憶する
メモリ・ユニットを使用する。たとえば、４入力、１出
力のＬＵＴは、２⁴Ｘ１ビットのメモリを含む。したが
って、１６通りの可能な入力の組合せのそれぞれについ
て、１ビット値が（ユーザによって）定義され、その値
はその組合せが行われるときに選択（および出力）され
る。しかし、実際には２⁴Ｘ１ビット・メモリのメモリ
状態の可能な組合せは、２¹⁶すなわち６５，５３６通り
ある。この多数の可能なメモリ状態により、ユーザ回路
設計をＬＵＴにマッピングする技法として一般的な固定
ライブラリ技法を使用した場合に問題が生ずることがあ
る。

【０００６】論理セル実装の他の手法では、標準セルを
使用し、セル内とセルの周囲でプログラマブル信号選択
を使用する。図１に、現在周知の標準セル１０の例を図
示する。固定論理ゲート１２ａ〜ｄを並列に、カスケー
ド形態で使用する。配線網からセルへの入力は、マルチ
プレクサ１４ａ〜ｃを使用して選択することができ、得
られる出力論理信号１６ａおよび１６ｂをそれぞれセル
出力ノード１８ａおよび１８ｂに選択的に出力すること
ができる。このセルを使用している１つの市販製品で
は、現在、約４４種類のプログラム済み構成が使用可能
であり、この数は前述の４入力ＬＵＴで使用可能な多数
の関数と比較すると、比較的少ない。しかし、このタイ
プのセルを使用して固定ライブラリ技法マッピングを容
易に実現することができる。

【０００７】ＰＧＡ設計者にとってもう１つ重要な問題
は、相互接続網と論理セルの間の接続性のレベルであ
る。高レベルの接続性によって、場所および経路の設計
サイクルが容易になり、システムの全体的な柔軟性が高
くなる。図１の従来の技術のシステムでは、入力信号線
２０ａおよび２０ｂは隣接セルからの「直接」接続であ
る。さらに、４本の「Ｌ」バス（この特定のアレイで
は、アレイ内の任意の論理セル間の汎用接続を構成す
る）との間の入出力のために、１つの別個のスイッチ・
システム２２しか設けられていない。このレベルの接続
はやや拘束的である。

【０００８】

【発明が解決しようとする課題】したがって、必要なの
は広く普及している固定ライブラリ・マッピング技法を
使用することができ、しかもＬＵＴベースのセルの高い
機能性の多くを提供することができる標準セルである。
さらに、アレイの全体的な柔軟性を増すために、セルと
その周囲の相互接続網との間のより高いレベルの接続性
が望まれる。

【０００９】

【課題を解決するための手段】要約すると、本発明は１
つの態様において、第１および第２の論理ゲートを備え
るプログラマブル論理セルである。第１および第２の論
理ゲートのそれぞれは、少なくとも２つの入力と、１つ
の出力と、制御ノードとを有する。第１および第２の論
理ゲートはそれぞれ、そのそれぞれの少なくとも２つの
入力に送られる論理信号に対して所定の組の論理関数の
１つを実行するように構成可能である。第１および第２
の論理ゲートのそれぞれは、そのそれぞれの制御ノード
を使用して構成される。

【００１０】セルは、第３および第４の論理ゲートをさ
らに含む。第３および第４の論理ゲートのそれぞれは第
１および第２の入力を有し、第３および第４の論理ゲー
トのうちの少なくとも１つの第１の入力は第１の論理ゲ
ートの出力に接続され、第３および第４の論理ゲートの
少なくとも１つの第２の入力は第２の論理ゲートの出力
に接続されている。第３および第４の論理ゲートはそれ
ぞれ１つの出力をさらに備える。

【００１１】このプログラマブル論理セルは、第１のマ
ルチプレクサと第２のマルチプレクサを備えることがで
き、第１のマルチプレクサは第１の論理ゲートの出力に
接続された第１の入力と、第３の論理ゲートと第４の論
理ゲートのうちの１つの出力に接続された第２の入力を
有する。第２のマルチプレクサは、第２の論理ゲートの
出力に接続された第１の入力と、第３の論理ゲートと第
４の論理ゲートのうちの１つの出力に接続された第２の
入力を有する。第１および第２の各マルチプレクサの出
力は、他方の各マルチプレクサの使用可能な入力に戻さ
れる。

【００１２】このプログラマブル論理セルは、第４の論
理ゲートの出力に接続された入力を有するデータ記憶回
路と、第３の論理ゲートの出力に接続された入力を有す
るインバータをさらに備えることができる。この構成で
は、プログラマブル論理セルの第１のマルチプレクサ
は、第１の論理ゲート、インバータ、およびデータ記憶
回路のうちの１つの出力に接続された第１の入力を有し
ており、第２のマルチプレクサの出力に接続された第２
の入力を備えることもできる。第２のマルチプレクサ
は、第２の論理ゲート、第３の論理ゲート、および第４
の論理ゲートのうちの１つの出力に接続された第１の入
力を備えることになり、第１のマルチプレクサの出力に
接続された第２の入力をさらに備えることができる。

【００１３】このプログラマブル論理セルは、第１のセ
ル入力ノードに接続された入力と、第１の論理ゲートの
２つの入力のうちの１つに接続された出力と、制御ノー
ドとを有する第１のプログラマブル・インバータを備え
ることができ、第１のセル入力ノードに送られた信号
を、第１の論理ゲートの２つの入力のうちの１つに渡す
前に、制御可能な方式で反転したり反転しなかったりす
ることができる。論理セルはさらに、第２のセル入力ノ
ードに接続された入力と、第２の論理ゲートの２つの入
力のうちの１つに接続された出力と、制御ノードとを有
する第２のプログラマブル・インバータを備えることが
でき、第２のセル入力ノードに送られた論理信号を、第
２の論理ゲートの２つの入力のうちの１つに渡す前に、
制御可能な方式で反転したり反転しなかったりすること
ができる。

【００１４】第１および第２の論理ゲートの制御ノード
に接続され、第１と第２の両方の論理ゲートを共通して
構成する１つのメモリ手段を設けることができる。ま
た、第１および第２のプログラマブル・インバータの制
御ノードに接続され、第１と第２のプログラマブル・イ
ンバータを共通して制御する１つのメモリ手段を設ける
ことができる。

【００１５】第１および第２の論理ゲートの所定の組の
論理関数は、ＮＡＮＤ関数とＮＯＲ関数で構成すること
ができる。第３の論理ゲートはＮＡＮＤゲートとするこ
とができ、第４の論理ゲートはＸＮＯＲゲートとするこ
とができる。

【００１６】本発明の他の態様では、セル入力ノードと
複数の組合せ論理回路または順序論理回路を有するプロ
グラマブル論理セルが提供される。このプログラマブル
論理セルは、入力論理信号をプログラムにより反転する
インバータ回路をさらに備えることができ、このインバ
ータ回路はセル入力ノードに接続されて入力論理信号を
受け入れるインバータ入力ノードと、複数の組合せ論理
回路または順序論理回路のうちの１つに論理信号を送る
インバータ出力ノードと、インバータ制御ノードを有す
る。インバータは、入力論理信号の補数を示す論理信号
がインバータ出力ノードに出力される第１の状態と、入
力論理信号の非補数を示す論理信号がインバータ出力ノ
ードに出力される第２の状態にプログラム可能である。
インバータ回路は、前記第１および第２の状態の両方
で、入力論理信号をバッファリングする。

【００１７】このインバータ回路は、第１および第２の
入力を有するＸＮＯＲ回路を含むことができ、第１のＸ
ＮＯＲ回路の第１の入力がインバータ入力ノードで、Ｘ
ＮＯＲ回路の第２の入力がインバータ制御ノードで、Ｘ
ＮＯＲ回路の出力がインバータ出力ノードである。

【００１８】本発明の他の態様では、その中に配置され
た複数の論理セルと相互接続網とを有するプログラマブ
ル集積回路アレイが提供される。相互接続網は、複数の
論理セルのうちの第１の論理セルとの間で信号を伝送す
る第１の複数の相互接続導線を備える。複数の論理セル
のうちの第１の論理セルは、４つの論理入力ノードと、
２つの論理出力ノードと、４つの入力マルチプレクサと
を備える。各入力マルチプレクサは、４つの論理入力ノ
ードのうちの対応する１つに接続された出力を有する。
４つの入力マルチプレクサのうちの第１および第２のマ
ルチプレクサはそれぞれ、第１の複数の相互接続導線の
それぞれに接続された第１の複数の入力を有する。セル
はさらに、４つのプログラマブル入力インバータを備
え、各プログラマブル入力インバータは、４つの論理入
力ノードのうちの対応する１つに接続された入力ノード
を有する。各プログラマブル入力インバータはさらに出
力ノードを備える。セルはさらに第１および第２の論理
ゲートを備え、各ゲートは２つの入力を有し、それぞれ
がその入力に送られた信号に対して所定の１組の関数の
うちの１つを実行するように構成されている。第１およ
び第２の各論理ゲートの２つの入力はそれぞれ、４つの
プログラマブル入力インバータの出力ノードのうちの対
応する１つに接続されている。

【００１９】集積回路アレイの第１の論理セルは、２つ
の論理出力ノードのうちのいずれかから論理状態を受け
取る入力を有する出力マルチプレクサをさらに備えるこ
とができる。出力マルチプレクサはさらに、第１の複数
の相互接続導線のそれぞれに接続された複数の出力を備
える。この出力マルチプレクサは、４つの入力マルチプ
レクサのそれぞれから全体として独立している。

【００２０】このプログラマブル集積回路アレイの第１
の論理セルは、第３および第４の論理ゲートをさらに備
えることができる。第３および第４の論理ゲートのそれ
ぞれは、第１および第２の入力を有する。第３および第
４の論理ゲートの両方の第１の入力は、第１の論理ゲー
トの出力に接続され、第３および第４の論理ゲートの両
方の第２の入力は第２の論理ゲートの出力に接続されて
いる。

【００２１】この集積回路アレイの複数の論理セルは、
第１の論理セルの近傍に配置された複数の近傍論理セル
をさらに備えることができる。この場合、相互接続網
は、複数の近傍論理セルのそれぞれから第１の論理セル
に、一般に、直接信号を伝送する、第２の複数の相互接
続導線を備える。４つの入力マルチプレクサのうちの少
なくとも第３の入力マルチプレクサは複数の入力を備
え、複数の入力のそれぞれが第２の複数の相互接続導線
の各１本に接続されている。

【００２２】入力マルチプレクサには、低スキュー信号
網からの低スキュー信号（たとえばクロック）、論理状
態「０」、および論理状態「１」など、相互接続網で伝
送される信号以外の様々な信号を送ることができる。第
１の論理セルは、２つの論理出力ノードの１つと４つの
入力マルチプレクサのうちの１つの入力の間にフィード
バック経路をさらに備えることができ、フィードバック
経路はインバータまたはバッファを備えることができ
る。

【００２３】本発明は、上記で要約したように、広く普
及している固定ライブラリ・マッピング技法を使用して
プログラムすることができ、しかもＬＵＴベースのセル
の高度な機能性の多くを備える標準セルを提供する。こ
のセルでは、それに応じた多数の関数を実現することが
できる。また、セルと相互接続網との間にはるかに高い
レベルの接続性が提供され、アレイの全体的な柔軟性が
増す。

【００２４】

【発明の実施の形態】本発明とみなされる主題は、本明
細書の結論部で具体的に指摘し、明確に請求している。
しかし、本発明は構成と実施方法の両方について、その
目的および利点とともに、以下の好ましい実施例の詳細
な説明と添付図面を参照すれば最もよく理解することが
できる。

【００２５】図２を参照すると、複数の論理セル３２を
含むプログラマブル・ゲート・アレイ３０が示されてい
る。この特定の実施例では、複数のプログラマブル論理
セルが、セルのセクタに分割された５６×５６セル・ア
レイを構成しており、各セクタが８×８セル・グループ
によって画定されている。アレイの外縁に沿って、デー
タ入出力に使用することができる入出力ピン３４も図示
されている。さらに、特定のピンをクロック・ピン、リ
セット・ピン、またはアレイ３０のプログラム可能資源
をプログラムする構成ピンとして使用することができ
る。アレイの入出力部は、「プログラマブル・アレイ入
出力−経路指定資源」という名称の米国特許出願の上記
組込み部分に従って実施することができる。

【００２６】図３を参照すると、図２のアレイのプログ
ラマブル論理セルのうちの単一のセクタ４０が示されて
いる。１つのセクタは論理セル４２_1,1ないし４２_8,8を
含む。論理セル４２_1,6を参照すると、セルは全体とし
て、垂直相互接続導線４４ａおよび４４ｂと、水平相互
接続導線４６ａおよび４６ｂによって囲まれている。こ
れらの水平および垂直の相互接続導線はアレイの各行と
列の間に配置されており、アレイ内の任意の２つのセル
間、またはアレイ内の任意のセルと入出力ピンとの間を
接続可能にする。相互接続導線が合わさってプログラマ
ブル・アレイの相互接続網全体を形成している。プログ
ラマブル論理セル内のプログラム可能資源に加えて、相
互接続網内にプログラム可能資源を設けることができ
る。相互接続網内のプログラム可能資源としては、たと
えば、２本の垂直導線間で信号を伝送することができる
ようにするスイッチ素子４８がある。さらに、指定され
た垂直相互接続導線と指定された水平相互接続導線との
間のプログラム可能相互接続を行うように、バス・ター
ン（図示せず）を使用することもできる。この相互接続
網は、「プログラマブル・アレイ相互接続網」という名
称の米国特許出願の上記組込み部分に従って実施するこ
とができる。

【００２７】図４に、本発明の原理による、論理セル５
０と近傍の相互接続導線との間で使用可能な好ましい接
続を詳細に図示する。相互接続導線は、垂直グループ５
２ａおよび５２ｂと水平グループ５４ａおよび５４ｂを
含む。これらの相互接続画定部は、「セル・アクセス」
点（図５の凡例参照）によって示された領域５６ａ〜ｄ
内に含まれる。各垂直および水平グループにはＬ１〜Ｌ
４、Ｅ１〜Ｅ２、およびＳ１というラベルの付いた７本
のバスが含まれているのがわかる。さらに、セル・アク
セス点は、Ｌ１〜Ｌ４というラベルの付いた「ローカ
ル」バスにのみ割り振られており、セルと（より長い）
バスＥ１〜Ｅ２およびＳ１との間にはセル接続が維持さ
れていないのがわかる。

【００２８】Ｌ１〜Ｌ４バスへの接続に加えて、論理セ
ルはＦおよびＧ直セル接続バスを介して隣接セルへの直
接接続５６ａ〜ｈを維持している。したがって、相互接
続網は実際には汎用相互接続バスの組Ｌ１〜Ｌ４、Ｅ１
〜Ｅ２、およびＳ１だけでなく、隣接論理セル間で信号
を伝送する専用直接接続バスも含む。セルへの入力は、
Ｅ、Ｆ、Ｇ、およびＨというラベルの付いた入力ノード
に経路指定される。添字のＮ、Ｓ、Ｅ、およびＷは、セ
ルに対する信号源バスまたは信号宛先バスの方向（すな
わち東西南北）を示す。当業者には、これらのバスは実
際には、チップ金属化層内でセルを超えて延びているこ
とと、並行するＮ／ＳバスとＥ／Ｗバスの間には物理的
相違があるにしてもわずかであることがわかるであろ
う。

【００２９】当業者には、図４の領域５６ａ〜ｄに一般
的に画定されている接続を行う方法は数多くあることが
明らかであろう。たとえば各セル・アクセス点、たとえ
ばセル・アクセス点６２は、論理セルへの入力と相互接
続導線との間の所望の分離または接続を行う、パス・ト
ランジスタ、ＥＰＲＯＭ、ヒューズ・リンク、またはア
ンチヒューズで構成することもできる。ユーザは、任意
の特定のアクセス点で接続が必要であれば、その接続点
で接続が行われるように適切なプログラミングを行うだ
けでよい。また、レーザ・プログラム素子は、アクセス
点で光溶接を使用することもできる。必用な接続は、溶
接部を組み込んだり除外したりすることによって行うこ
とができる。マスク・プログラム素子は、該当する接続
部を組み込むか省くかするだけでよい。プログラムの前
には選択可能な信号が複数あってプログラム後にはその
信号の１つが選択される信号選択のための構造体を、本
明細書ではマルチプレクサと呼ぶ。本明細書でこれらの
領域および他のすべての部分について使用する「接続」
とは、特に明記のない限り、導線間の直接導通接続か、
または間接ではあるが一方の導線からの情報が他方の導
線に送られる間接（たとえばバッファ付き／反転）イン
タフェースを広義に指す。同様に、「入力」または「出
力」とは、特に明記のない限り、直接または間接（たと
えばバッファ付き／反転）インタフェースを示す。

【００３０】現在のところ好ましい実施例では、接続を
形成するために、スタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）セルによって制御されるパス・ゲー
ト・マルチプレクサを使用する。ＳＲＡＭセルは、パス
・ゲート・マルチプレクサ内のパス・ゲートのゲートに
直接または（デコーダを介して）間接的に結合されてお
り、それによりパス・ゲートの状態を制御する。たとえ
ば、論理セルはＥ入力接続６０ａ〜ｄを制御するＥ_inマ
ルチプレクサを備える。この特定の実施例では、１つの
接続が各潜在的バスから伝達ゲートのソース／ドレーン
の組合せまで経路指定され、その伝達ゲートのドレーン
／ソースの組合せは論理セルの入力ノードに経路指定さ
れている。１６：１パス・ゲート・マルチプレクサには
このような伝達ゲートが１６個あり、プログラミング・
システムのソフトウェアとデコード論理によって特定の
１つのパス・ゲートだけが活動化されるようになる。

【００３１】たとえば接続グループ５８ｆに示すよう
に、隣接セルからの直接接続とＬ１、Ｌ２、およびＬ３
ローカル・バスからの接続を多重化することも可能であ
る。本発明の原理によると、１つの出力および、直接接
続と汎用相互接続の両方のバスからの潜在的接続を組み
合わせる１つの入力を有する、単一のマルチプレクサを
使用する。さらに、グループ５２ａ、５２ｂ、５４ａ、
および５４ｂからのすべての入力ローカル・バスを、論
理セル５０の４つの入力（Ｅ、Ｆ（図示せず）、Ｇ、
Ｈ）のどの１つにも適用することができる。したがっ
て、図１の従来の技術のセルの接続性レベルと比較し
て、図４に示す高度に汎用化された入力多重化方式を使
用すると、周囲の相互接続導線から論理セルへのはるか
に高いレベルの接続性が実現される。

【００３２】図６にプログラマブル論理セル７０の好ま
しい実施例を図示する。プログラマブル・マルチプレク
サ７８ａ〜ｄ（Ｅ、Ｆ、Ｇ、Ｈ）が設けられており、好
ましい実施例ではこれらはＳＲＡＭメモリ・ビットによ
って制御されるパス・ゲート・マルチプレクサで構成さ
れている。上記で図４を参照しながら説明したように、
ローカル・バスＬ１〜Ｌ４の多くは、図６の好ましい実
施例のＥ、Ｇ、およびＨの各マルチプレクサの入力とし
て設けられている。さらに、入力マルチプレクサ７８ｂ
にＦ直接接続７２ａが設けられ、マルチプレクサ７８ｃ
にＧ直接接続７４ａが入力として設けられている。各入
力マルチプレクサ７８ａ〜ｄは、論理セルの入力ノード
８４ａ〜ｄに結合された出力ノードを備える。したがっ
て、本発明の原理によると、プログラム論理セルには４
つの独立した入力ノードが設けられている。

【００３３】図６には、各入力ノード８４ａ〜ｄのとこ
ろに入力インバータ８６ａ〜ｄが図示されている。破線
で囲まれた回路は機能図に過ぎず、マルチプレクサを使
用して入力ノードから反転信号または非反転信号を選択
することができる。プログラマブル入力インバータの好
ましい実施例について、図８〜図１１を参照しながら詳
細に説明する。

【００３４】入力インバータ（Ｍ、Ｎ、Ｏ、Ｐ）の各出
力は、それぞれ構成可能論理ゲート８８ａまたは構成可
能論理ゲート８８ｂに結合されている。具体的には、ノ
ードＭとＮがゲート８８ａへの入力１１０ａを構成し、
ノードＯとＰがゲート８８ｂへの入力１１０ｂを構成し
ている。それぞれが２つの独立した入力ノードを有する
２つの構成可能論理ゲートが、本発明の原理に従って設
けられており、これについては以下で詳述する。簡単に
言うと、各構成可能論理ゲートは、そのそれぞれの入力
に対してＮＡＮＤ関数またはＮＯＲ関数を実行すること
ができる。実行される関数はプログラミングによって決
まり、好ましい実施例ではプログラミング機構は、その
状態がゲート８８ａおよび８８ｂの制御入力に送られる
ＳＲＡＭメモリを含む。

【００３５】好ましい実施例では、構成可能論理ゲート
１００ａおよび１００ｂの出力はそれぞれ３つの異なる
宛先に結合される。具体的には、出力１００ａはマルチ
プレクサ９８ａに結合され、論理ゲート９０ａおよび９
０ｂへの入力を成す。出力１００ｂはゲート９０ａおよ
び９０ｂと、マルチプレクサ９８ｂに結合される。した
がって、論理ゲート９０ａおよび９０ｂは第２のレベル
の論理関数を構成するが、構成可能論理ゲート８８ａお
よび８８ｂとは異なり、好ましい実施例では固定されて
いる。すなわち、ゲート９０ａはＮＡＮＤを構成し、ゲ
ート９０ｂはＸＮＯＲゲートを構成する。他の実施例で
は、ゲート９０ａおよび９０ｂは構成可能論理ゲートと
することもできる。ＸＮＯＲゲートの実現については、
以下で図１２を参照しながら詳述する。ゲート９０ａの
出力１０２ａはマルチプレクサ９８ｂとインバータ（ま
たはバッファ）９４に結合される。ゲート９０ｂの出力
１０２ｂはフリップフロップ９２に結合され、マルチプ
レクサ９８ｂにも結合される。インバータとフリップフ
ロップの出力は両方ともマルチプレクサ９８ａに結合さ
れる。

【００３６】本発明の原理によると、マルチプレクサ９
８ａおよび９８ｂはそれぞれ入力１０４ａおよび１０４
ｂを受け取り、それぞれ独立して制御可能で、この２つ
の入力のうちの１つをそれぞれのセル出力ノード１１６
ａまたは１１６ｂに結合する。入力１０４ａはマルチプ
レクサ９８ｂの出力からの接続を含み、入力１０４ｂは
マルチプレクサ９８ａの出力への接続を含む。したがっ
て、セルからの６つの汎用的に結合可能な論理出力の任
意の１つが、２つの出力ノード１１６ａおよび１１６ｂ
のうちのいずれの一方にも結合可能である。マルチプレ
クサ９８ａおよび９８ｂは、好ましい実施例ではＳＲＡ
Ｍビットによって制御されるパス・ゲート・マルチプレ
クサを構成するが、前述のどの多重化構造体を使用して
も形成することができる。

【００３７】出力ノード１１６Ａに接続された出力、イ
ンバータ・ノードＭの出力に接続された制御ノード（接
続は図示せず）、および出力インバータ・ノードＯおよ
びＰに接続された入力ＯおよびＰを有する（接続は図示
せず）、マルチプレクサ９６も図示されている。したが
って、本発明の原理によると、論理ゲートを使用するの
ではなく、論理セルと１段の多重化を使用して、２：１
多重化機能を容易に実現することができる。論理ゲート
を使用した場合は、選択入力は二重線でなければなら
ず、それによって経路指定とタイミング上の問題が生ず
る。マルチプレクサ９６はノードＭに送られる論理セル
信号によって制御される。マルチプレクサ９６の詳細に
ついては、以下で図１４を参照しながら説明する。

【００３８】出力ノード１１６ａおよび１１６ｂでの信
号の配信は以下の通りである。ノード１１６ａに、直接
接続７２ｂへの出力を駆動するインバータ（またはバッ
ファ）１１４ａを設けることができる。これらの直接接
続出力のうちの各１つが、それぞれ４つの隣接する近傍
セルの１つに経路指定される。同様に、出力ノード１１
６ｂにインバータ（またはバッファ）１１４ｂを付加す
ることができる。インバータの出力は、それぞれの隣接
セルへの接続を構成する直接接続出力７４ｂに経路指定
される。さらに、出力１１６ａは線１２４を介してトラ
イステート・インバータ１２２に経路指定することがで
きる。トライステート・インバータは、出力マルチプレ
クサ８０を駆動することができる。出力マルチプレクサ
８０は、本発明の原理によって、信号を駆動してＬ１〜
Ｌ４バスのそれぞれに送ることができる。このマルチプ
レクサは、各Ｌバス８２を独立して駆動するように動作
する。トライステート・インバータ１２２は、マルチプ
レクサ１１８を介して制御することができる。マルチプ
レクサ１１８への入力は、Ｇ入力ノード８４ｃから発信
される線１２０上のユーザ定義信号か、あるいは固定
「１」または「０」入力のいずれかで構成される。マル
チプレクサ１１８および８０の詳細については、以下で
図１５を参照しながら説明する。この場合も、当業者に
は、多重化機能を提供するための複数の構造体が周知で
ある。好ましい実施例では、マルチプレクサは２：１Ａ
ＯＩ（ＡＮＤ−ＯＲ−反転）であり、マルチプレクサ８
０はＳＲＡＭメモリ・セルによって制御されるゲートを
有するパス・ゲートで実現される。

【００３９】このプログラマブル・コア・セルのその他
の機能としては、４つの入力マルチプレクサ７８ａ〜ｄ
のそれぞれに送ることができる固定論理状態「１」があ
る。マルチプレクサ７８ａ、７８ｃ、および７８ｄから
Ｌ２入力をなくしてこの固定入力を設けると同時に、各
マルチプレクサで可能な状態を１６通りだけに維持する
ことに留意されたい。また、マルチプレクサ８０から複
数のＬ２バスのうちの１つをなくし、それによって以下
で図１５に関して詳述する追加の制御状態を作り出す。
さらに、入力マルチプレクサ７８ｂに固定論理状態
「０」を送ることができる。また、マルチプレクサ７８
ｂには、セル出力ノード１１６ａからのフィードバック
信号１１２も送ることができる。最後に、入力マルチプ
レクサ７８ｂにはクロック入力も送ることができる。こ
のクロック入力は、フリップフロップ９２へのクロック
入力に加えて、通常はシステム・クロック資源から供給
される。したがって、本発明の原理によると、クロック
信号は論理セル内のどの論理回路にも直接送ることがで
きる。このクロック入力がないと、クロック信号へのア
クセスを得るために、クロックは所望の速度の２倍の速
度で動作することになり、フリップフロップの「Ｑ」出
力のサンプリングが必用になり、サンプリングされたク
ロック信号をフィードバック経路を使用して２つのマル
チプレクサ７８ｂに戻すことになる。したがって、この
クロック信号を直接供給しないと、論理セルの資源をこ
のサンプリング機能とフィードバック機能の専用に使用
しなければならなくなる。アレイ全体へのクロックの配
信は、「プログラマブル・アレイ・クロック／リセット
資源」という名称の米国特許出願の上記の組込部分に従
って行うことができる。その出願で述べているように、
このクロック網は低スキュー・データ網としても使用す
ることができる。したがって、本発明の原理によると、
マルチプレクサ７８ｂには全体として低スキューのデー
タが供給される。

【００４０】構成可能論理ゲート８８ａ〜ｂの好ましい
実施例を図７に詳細に図示する。（当業者には、以下の
回路図内のトランジスタを表すために使用されている
「Ｔ」という表記は、別の回路図で繰り返して使用され
ている場合に同じトランジスタを一般的に示しているの
ではないことがわかるであろう。）以下の説明は、ゲー
ト８８ａと８８ｂのいずれか一方と、それぞれの入力お
よび出力に適用される。図７の回路は、ｐチャネル・ト
ランジスタＴ１、Ｔ３、Ｔ５、Ｔ７、およびＴ９と、ｎ
チャネル・トランジスタＴ２、Ｔ４、Ｔ６、Ｔ８、およ
びＴ１０を含む。この回路への入力信号には、ノードＭ
およびＮ（図６に図示する）からの論理信号と、ｐチャ
ネル・トランジスタ１５４およびｎチャネル・トランジ
スタ１５６に入力される制御信号が含まれる。この好ま
しい構成可能論理ゲートは、制御信号が論理「０」の場
合にＮＡＮＤ関数を実行し、制御信号が論理「１」の場
合にＮＯＲ関数を実行する。制御トランジスタ１５４お
よび１５６は、出力信号がトランジスタＴ７、Ｔ９、Ｔ
６、およびＴ１０によって直接駆動されて有利となるよ
うに、それぞれの電圧源の近くに配置されていることに
留意されたい。この構成可能論理ゲートの１つの特徴
は、ノード１５２が、ＮＡＮＤ回路またはＮＯＲ回路用
に共通接続されたノードを備えていることである。この
共有構成を設ける代わりの代替策は、マルチプレクサに
給電する別々のＮＡＮＤ回路とＮＯＲ回路を設けること
である。このような手法は、図７の回路よりもかなり多
くの空間を使用することになる。制御信号「Ｃ」は、好
ましい実施例ではＳＲＡＭメモリ・セルを含む、プログ
ラミング機構を介して供給することができる。

【００４１】以下に、ＮＡＮＤ状態とＮＯＲ状態のそれ
ぞれの、Ｎ、Ｍ、およびＩノードの状態を記載した真理
値表を示す。Ｃ＝０（ＮＡＮＤ）ＭＮＩ００１０１１１０１１１０Ｃ＝１（ＮＯＲ）ＭＮＩ００１０１０１００１１０

【００４２】図８ないし図１１に、図６のプログラマブ
ル・インバータ８６ａ〜ｄの好ましい実施例を示す。以
下の説明は、インバータ８６ａ〜ｄのどの１つにも適用
され、それぞれの入力および出力に適用される。この好
ましい手法は、ノードＥに接続された入力と、制御ノー
ドＣに接続されたもう１つの入力と、ノードＭに接続さ
れた出力とを有するＸＮＯＲゲート８６を備える。Ｃ＝
０の場合、ノードＭにノードＥの信号の反転された信号
が出力され、Ｃ＝１の場合、ノードＭにＥの信号の非反
転信号が出力される。

【００４３】図６に概要を図示したマルチプレクサ手法
とは異なり、図８ないし図１１を参照して説明するイン
バータ手法は、反転経路と非反転経路の両方でバッファ
信号を供給する。バッファ信号により、立ち上がり／立
ち下がり時間が改善される。これは特に、入力信号の立
ち上がり／立ち下がり時間が、図６に示すマルチプレク
サ７８ａ〜ｄで使用されているパス・ゲートの影響を受
けている場合に重要である。この手法のもう１つの利点
は、反転信号経路と非反転信号経路とのタイミング・バ
ランスがよくなることである。

【００４４】図９は、インバータＸＮＯＲゲートの回路
図であり、ｐチャネル・トランジスタＴ１、Ｔ３、Ｔ
５、Ｔ７、およびＴ９と、ｎチャネル・トランジスタＴ
２、Ｔ４、Ｔ６、Ｔ８、およびＴ１０を含む。図１０に
は、制御信号Ｃが論理「０」に設定された場合の結果の
回路が図示されている。入力が電圧源に結合されている
インバータ９０は、ノードＥの入力が論理「１」の場合
にノードＭに低論理「０」状態を出力する。トランジス
タＴ９は、ノードＥが論理「０」に設定された場合にノ
ードＭに論理「１」を出力する。発生する遅延はほぼト
ランジスタＴ９またはＴ１０のターン・オン遅延である
ことと、出力信号が再駆動されることに留意されたい。

【００４５】図１１に、制御信号Ｃが論理「１」に設定
された場合のインバータ回路の構成を示す。この場合、
回路は単にインバータ９６および９８を備えるに過ぎな
い。出力信号Ｍは、単に入力信号Ｅが再駆動された信号
であり、発生する遅延はトランジスタＴ１、Ｔ２、Ｔ
５、およびＴ６のターン・オン時間によって決まる。

【００４６】図６の固定論理ゲート９０ａおよび９０ｂ
の好ましい実施例を図１２（同様の要素は同様の参照番
号で示されている）に示す。ＸＮＯＲゲート９０ｂは、
ＯＲゲート１６２とＮＡＮＤゲート１６４の組合せを使
用して実現することができる。ＮＡＮＤゲート９０ａの
出力がＮＡＮＤゲート１６４の入力として使用される。
ゲート１６２および１６４は、周知のＣＭＯＳＯＲ構
成要素とＮＡＮＤ構成要素の組合せを使用して１つの回
路で実現することができる。

【００４７】前述のように、当業者にはアレイをプログ
ラム可能にする様々な技法が周知である。これらの技法
のいずれか、またはその変形を使用して、本発明の論理
セルをプログラムすることができる。マスク・プログラ
ミング技法としては、汎用設計集積回路の最終金属化層
の付着のカスタマイズがある（たとえば、１９７６年１
１月２３日付けの「Programmable Latch and Other Cir
cuits for Logic Arrays」という名称の米国特許第３９
９３９１９号、および１９８８年３月３日付けの「Mult
i-Function FET Masterslice Cell」という名称の米国
特許第４７４２３８３号を参照のこと。この２つの特許
は本出願と同じ出願人に譲渡されている）。レーザ・プ
ログラミング技法としては、付着させた後の金属化層の
カスタマイズがある（たとえば、ラッフェル（Raffel）
等の「A Wafer-Scale Digital Integrator Using Restr
ucturable VSLI」、IEEE Journal of Solid-State Circ
uits, Vol. SC-20, No.1、１９８５年２月、３９９ペー
ジ参照）。ヒューズ・リンクまたはアンチヒューズを使
用し、永久（不揮発性）プログラミングを行うことがで
きる（たとえば、ミルマン（Millman）の「Microelectr
onics」、McGraw-Hill, Inc.、１９７９年、１９６ペー
ジ、および１９８８年７月１９日付けのエルガマル（El
gamal）等の「User Programmable Integrated Circuit
InterconnectArchitecture and Test Method」という名
称の米国特許第４７５８７４５号参照）。消去可能プロ
グラマブル読取り専用メモリ（ＥＰＲＯＭ）および電気
的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲ
ＯＭ）デバイスを使用して、半永久プログラミングを行
うことができる。ＥＰＲＯＭおよびＥＥＰＲＯＭは両方
とも電気的にプログラム可能であり、電力を除去しても
その状態を保持する。しかしこれらのデバイスは、特別
な消去手続きを使用して再構成することができる（たと
えば、ウッド（Wood）等の「An Electrically Alterabl
e PLA for FastTurnaround Time VLSI Development Har
dware」、IEEE Journal of Solid-State Circuits, Vo
l. SC-16, No.5、１９８１年１０月、５７０ページ参
照）。最後に、揮発性ランダム・アクセス・メモリ（Ｒ
ＡＭ）デバイスも使用可能である。これは完全にプログ
ラム可能であり再プログラム可能であるが、電力を除去
するとプログラムされた状態が失われる（たとえば、１
９７９年１２月４日付けの米国特許第４１７７４５２号
を参照。これは本出願と同じ出願人に譲渡されてい
る）。アレイをプログラムする上記およびその他の技法
は、当業者に周知であり、Ｓ．ブラウン（Brown）、
Ｒ．フランシス（Francis）、Ｊ．ローズ（Rose）、お
よびＺ．ヴラネシック（Vranesic）の出版物「Field-Pr
ogrammable Gate Arrays」、Kluwer Academic Publishe
rs、１９９２年、にも概説されている。上記の各出典
は、参照によりその全体が本明細書に組み込まれる。

【００４８】前述のように、本発明の論理セルをプログ
ラムする好ましい手法は、ユーザによってプログラムさ
れるＳＲＡＭメモリ・セルを必用とする。図１３に図６
の論理セルのＳＲＡＭセルＭ１〜Ｍ２８の好ましい接続
を示す。このアレイは、１９９３年５月Atmel Corporat
ion発行の「Application Note AT6000 Series Configur
ation」改訂１Ｂ版と題する出版物で開示されている技
法に従って構成することができる。この出版物は参照に
よりその全体が本明細書に組み込まれる。

【００４９】ノードＮおよびＯのインバータは、単一の
メモリ・セルＭ２によって共通制御可能であることに留
意されたい。また、このプログラマブル論理ゲートは単
一のメモリ・セルＭ３によって制御されることにも留意
されたい。それぞれの場合において、一対のうちのそれ
ぞれの資源（インバータまたはゲート）は共有メモリ・
セルによって独立して制御される。

【００５０】図６の論理セルの特定部分の制御の詳細
を、図１４および図１５（同様の要素は同様の参照番号
によって示されている）に示す。図１４で、メモリ・セ
ルＭ７およびＭ８はマルチプレクサ９８ａの４通りの可
能な状態を制御する。デコードされた状態ラッチＳが線
１７４でフリップフロップ９２に送られてクロックをゲ
ート制御する。フリップフロップの出力をマルチプレク
サ９８ａを介して経路指定しない場合（すまわちフリッ
プフロップを使用していない場合）、ラッチＳ信号は、
クロックをゲート制御してオフにし、クロック網に接続
されているデバイスが無用にスイッチングされないよう
にし、それによって電力が浪費されないようにする。

【００５１】また、メモリ・セルＭ５〜Ｍ８が共同して
マルチプレクサ９８ａおよび９８ｂの状態を制御するた
めと、この２つのマルチプレクサの（前述の）交差結合
のため、マルチプレクサ９８ａおよび９８ｂを制御する
のにメモリ・セルＭ５〜Ｍ８の１６通りの使用可能な状
態のうちの１５通りしか使用されない。完全に交差結合
された構成を定義する状態は無意味である。この残りの
状態は、ＧＳ１７０線およびＦＳ１７２線を使用してセ
ル・マルチプレクサ９６の出力をゲート制御する。

【００５２】ＯＲゲート１８０とＮＡＮＤゲート１８２
を備えた図６のマルチプレクサ１１８の実施例を、図１
５（同様の要素は同様の参照番号で示してある）を図示
する。マルチプレクサ８０には１５通りの構成しかない
ため、線１８６を使用して制御セルＭ９〜Ｍ１２の余分
の状態をマルチプレクサ１１８に適用する。セルＭ２８
の両方の状態が線１８４でマルチプレクサ１１８に適用
される。１５の出力８２のいずれも選択されない場合、
トライステート・バッファ１２２がデコード状態１８６
（０）で高インピーダンス・モードになる。Ｍ２８＝
「１」の場合、トライステート・バッファ１２２はオン
になり、線１２４からの信号をマルチプレクサ８０に送
る。Ｍ２８＝「０」の場合、トライステート・バッファ
１２２は線１２０のセル信号Ｇによって制御される。

【００５３】上記で開示したプログラマブル論理セル
は、構造化論理設計とランダム論理設計の両方に等しく
好適な豊富な固定ライブラリを提供するように設計され
ている。このセルは、他の多くの市販プログラマブル論
理セルよりも、標準ゲート・アレイ・セルにはるかに近
いため、この論理セルを使用した設計ははるかに容易に
合成することができる。上記で開示したプログラマブル
論理セルは、４つの入力と３つの出力を有し、それぞれ
がそれ自身のマルチプレクサを使用して信号の送信元と
送信先を選択する。入力マルチプレクサのうちの２つ
（ＥおよびＨ）は、入力としてローカル・バスのうちの
任意の１つから選択することができる。Ｆ入力マルチプ
レクサは、直接相互接続導線からの信号か、または列ク
ロックを選択することができる。Ｇ入力マルチプレクサ
は、ローカル・バスまたは直接相互接続導線から信号を
選択することができる。出力マルチプレクサＬは、任意
の１つのローカル・バスに接続し、直接接続出力の２つ
のグループを、隣接セルのいずれにも接続することがで
きる。

【００５４】セル内の論理回路は、３つの入力の任意の
関数と、４つの入力のうちの最も有用な関数を生成する
ように設計されている。各入力は、セルに入力されると
きに反転することも反転しないことも可能である。信号
は対になって論理ゲートを通り、論理ゲートは選択可能
なＮＡＮＤ関数またはＮＯＲ関数を行うことができる。
ノードＩおよびＪに出力された結果は次にいくつかの関
数を通過して送られ、それをユーザが出力マルチプレク
サを介して選択する。Ｆ出力とＧ出力はそれぞれ独立し
て選択され、それによってセルから２つの固有の関数を
生成することができる。また、Ｆ出力とＧ出力で入手可
能な関数をコア・セル内でスイッチすることができ、そ
れによって多数の直接接続を使用した場合の経路指定上
の問題が軽減される。

【００５５】アレイ内に設けらたセルの数の結果、多く
の論理関数とフリップフロップをサポートするアーキテ
クチャが実現される。各セルの使用効率を向上させるた
めに、Ｆ入力に内部フィードバック経路を設けて、フィ
ードバックを必用とする関数を単一のセル内で生成する
ことができるようにする。Ｆ入力マルチプレクサにクロ
ック入力を供給し、それによって、このプログラマブル
論理セルがサポートするあらゆる関数でグローバル・ク
ロックのクロック・ゲート制御と生成を行うことができ
るようにする。表１に、上記で開示した図６のプログラ
マブル論理セルを使用したフィールド・プログラマブル
・ゲート・アレイの実施例におけるプログラム可能関数
のリストを示す。使用可能な関数の数（１４５）は、従
来の標準セル手法で使用可能な数をはるかに超える。さ
らに、これらの関数はＬＵＴセル内で使用可能な多くの
関数のうちで最も多く使用される関数を含むように選択
されている。したがって、本明細書で開示されているプ
ログラマブル論理セルは、ＬＵＴの機能の多くを備える
にもかかわらず、標準セル技術を使用する。

【表１】表１名前説明関数 ONE 論理１ ZERO 論理ゼロ BUF バッファ INV インバータ AN2 ２入力ＡＮＤ AN2C1 １相補入力付き２入力ＡＮＤ AN2C12Q ２入力２出力ＡＮＤ、１入力＋１出力インバータ NA2Q2I ２入力２出力ＡＮＤ、１出力インバータ ANINV ２入力ＡＮＤ、出力２は反転入力 AN3 ３入力ＡＮＤ AN3C1 １相補入力付き３入力ＡＮＤ AN3C2 ２相補入力付き３入力ＡＮＤ AN4 ４入力ＡＮＤ AN4C1 １相補入力付き４入力ＡＮＤ AN4C2 ２相補入力付き４入力ＡＮＤ ND2 ２入力ＮＡＮＤ NDND ツイン２入力ＮＡＮＤ ND2C1 １相補入力付き２入力ＮＡＮＤ ND3 ３入力ＮＡＮＤ ND3C1 １相補入力付き３入力ＮＡＮＤ ND3C2 ２相補入力付き３入力ＮＡＮＤ ND4 ４入力ＮＡＮＤ ND4C1 １相補入力付き４入力ＮＡＮＤ OR2 ２入力ＯＲ OR2C1 １相補入力付き２入力ＯＲ OR3 ３入力ＯＲ OR3C1 １相補入力付き３入力ＯＲ OR4 ４入力ＯＲ OR4C1 １相補入力付き４入力ＯＲ OR4C2 ２相補入力付き４入力ＯＲ NO2 ２入力ＮＯＲ NO22Q ２出力付き２入力ＮＯＲ NO2C1 １相補入力付き２入力ＮＯＲ NO3 ３入力ＮＯＲ NO3C1 １相補入力付き３入力ＮＯＲ NO4 ４入力ＮＯＲ NO4C1 １相補入力付き４入力ＮＯＲ XO2 ２入力ＸＯＲ XNO2 ２入力ＸＮＯＲ MUXP ２−１ＭＵＸ（高速） MUX2 ２−１ＭＵＸ MUX2XO(*) ２−１ＭＵＸ（ＸＯＲ使用） MUXC0 ２−１ＭＵＸ、０入力相補 MUXC1 ２−１ＭＵＸ、１入力相補 MUXI ２−１ＭＵＸ、出力反転（高速） MUX2I ２−１ＭＵＸ、出力反転 MUXF ＱおよびＱＮ出力付き２−１ＭＵＸ MUXFB0 ０へのフィードバック付き２−１ＭＵＸ、およびＱ／ＱＮ MUXFB1 １へのフィードバック付き２−１ＭＵＸ、およびＱ／ＱＮ AO21 ＡＮＤ−ＯＲ２−１入力 AOI21 ＡＮＤ−ＯＲインバータ、２−１入力 AO21C01 ＡＮＤ−ＯＲ２−１（相補）入力 AOI21C0 ＡＮＤ−ＮＯＲ２−１（相補）入力 AO21C1 ＡＮＤ−ＯＲ２（１相補）−１入力 AOI21C1 ＡＮＤ−ＮＯＲ２（１相補）−１入力 AO22 ＡＮＤ−ＯＲ２−２入力 AO22C01 ＡＮＤ−ＯＲ２−２（１相補）入力 AO22C11 ＡＮＤ−ＯＲ２（１相補）−２（１相補）入力 AOI22 ＡＮＤ−ＮＯＲ２−２入力 AOI22C0 ＡＮＤ−ＮＯＲ２−２（１相補）入力 AX21 ＡＮＤ−ＸＮＯＲ２−１入力 AX212Q ＡＮＤ−ＸＯＲ２−１入力、ＡＮＤおよびＸＯＲ２出力 AXN21 ＡＮＤ−ＸＮＯＲ、２−１入力 AX21C1 ＡＮＤ−ＸＯＲ２（１相補）−１入力 AXN21C1 ＡＮＤ−ＸＮＯＲ２（１相補）−１入力 AX22 ＡＮＤ−ＸＯＲ２−２入力 AX22C01 ＡＮＤ−ＸＯＲ２−２（１相補）入力 AX22C11 ＡＮＤ−ＸＯＲ２（１相補）−２（１相補）入力 OA21 ＯＲ−ＡＮＤ２−１入力 OAI21 ＯＲ−ＮＡＮＤ２−１入力 OA21C01 ＯＲ−ＡＮＤ２−１（相補）入力 OAI21C0 ＯＲ−ＮＡＮＤ２−１（相補）入力 OA21C1 ＯＲ−ＡＮＤ２（１相補）−１入力 OAI21C1 ＯＲ−ＮＡＮＤ２（１相補）−１入力 OA22 ＯＲ−ＡＮＤ２−２入力 OA22C01 ＯＲ−ＡＮＤ２−２（１相補）入力 OA22C11 ＯＲ−ＡＮＤ２（１相補）−２（１相補）入力 OAI22 ＯＲ−ＮＡＮＤ２−２入力 OAI22C0 ＯＲ−ＮＡＮＤ２−２（１相補）入力 OX21 ＯＲ−ＸＯＲ２−１入力 OXN21 ＯＲ−ＸＮＯＲ、２−１入力 OX22 ＯＲ−ＸＯＲ２−２入力 OX22C01 ＯＲ−ＸＯＲ２−２（１相補）入力 XOND ２入力ＸＯＲおよび２入力付きＮＡＮＤ XOND3 ２入力ＸＯＲ、３入力ＮＡＮＤ、２入力 HAL1 １ビット半加算器桁上げ低トライステート： ------ LZ バス・ドライバ低またはＺ HZ バス・ドライバ高またはＺ BUFZ トライステート・バッファ BUFZ2 トライステート・バッファおよび別のバッファ出力 INVZ トライステート・インバータ FDZQ トライステート出力付きＤフリップフロップ FDZQ2 トライステート出力およびＱ出力付きＤフリップフロップフリップフロップ： ------ LD Ｄラッチ・トランスペアレント高 LDL Ｄラッチ・トランスペアレント低 FD Ｄフリップフロップ同期 FD2 Ｑ１＝ｄ、Ｑ２＝ｄ'のＤフリップフロップ FDE イネーブルのＤフリップフロップ同期 FDEL イネーブル低のＤフリップフロップ同期 FDHA Ｄフリップフロップ半加算器合計 FDHAFB フィードバック付きＤフリップフロップ半加算器 CR0 ０ビット桁上げ伝搬カウンタ CR1 １ビット桁上げ伝搬カウンタ CRST ビットステージ桁上げ伝搬カウンタ FDMUX(*) ＭＵＸ入力付きＤフリップフロップ FDMUXFB0(*)ＭＵＸ０入力へのフィードバック付きＤフリップフロップ FDMUXFB1(*)ＭＵＸ１入力へのフィードバック付きＤフリップフロップ PSC1 １ビット並直列変換器 SRPST 並列ロード付きビット・ステージ・シフト・レジスタ FAN2C1 Ｄフリップフロップ、入力AN2C1 FAX21C1 Ｄフリップフロップ、入力AX21C1（ピン・スワップ） FAX22C1 Ｄフリップフロップ、入力AX22C1 FAX22C2 Ｄフリップフロップ、入力AX22C11 FAX21 Ｄフリップフロップ、入力AXN21（ピン・スワップ） FAXN21C Ｄフリップフロップ、入力AXN21C（ピン・スワップ） FDN ＱＮ出力と同期するＤフリップフロップ FDNAND Ｄフリップフロップ２入力ＮＡＮＤ FND2C1 Ｄフリップフロップ、入力ND2C1 FDNFB ＱＮ出力と同期するＤフリップフロップ・フィードバック FDN2 Ｄフリップフロップ、Ｑ１＝反転Ｄ、Ｑ２＝反転入力 FDAN Ｄフリップフロップ２入力ＡＮＤ FDND Ｄ＝（ａｂ)'およびａｂ第２入力のＤフリップフロップ FDOR Ｄフリップフロップ２入力ＯＲ FDORN Ｄフリップフロップ入力（ａ＋ｂ'） FNOR Ｄフリップフロップ、入力NO2 FDX Ｄフリップフロップ２入力ＸＯＲ FXNO Ｄフリップフロップ、入力ＮＯ２ FDXFB フィードバック付きＤフリップフロップ入力ＸＯＲ FDAX Ｄフリップフロップ入力AX22 FDAXF Ｄフリップフロップ２入力ＡＮＤおよびＸＯＲ FDAXFB フィードバックおよびＸＯＲ付きＤフリップフロップ入力ＡＮＤ FDX3AN Q1=(ab)XOR(c)、Q2=(a*b)AND(c)のＤフリップフロップ FDOX Ｄフリップフロップ、入力OX22 FOX21 Ｄフリップフロップ、入力OX21（ピン・スワップ） FOXN21 Ｄフリップフロップ、入力OXN21（ピン・スワップ） FX22C01 Ｄフリップフロップ、入力OX22C01 FDOXF Ｄフリップフロップ、入力(a)XOR(b'C)入力 FDOXFB Ｄフリップフロップ、フィードバックおよびＸＯＲ付き入力ＯＲ FDR Ｄフリップフロップ同期リセット低 FDS Ｄフリップフロップ同期セット低 FT Ｔフリップフロップ同期 FTR Ｔフリップフロップ同期リセット低 FTRA Ｔフリップフロップ非同期リセット低 FTS Ｔフリップフロップ同期セット低 CLKEDGE クロック・エッジ検出

【００５６】表２に、セルを表１の関数にプログラムす
るのに必用なメモリ・セルを示す。図１３に図示されて
いるメモリ・セルＭ１〜Ｍ８およびＭ２５〜Ｍ２７のメ
モリ・セルの設定値を、以下の凡例（図６および図１３
のプログラム可能資源の参照符号が記載されている）に
従って表２に示す。メモリ・セルＭ９〜Ｍ２４およびＭ
２８は、ユーザの選定した入力信号源と出力信号の出力
先のみに依存して変化する度合いが高いため、記載して
いない。表２には、多くの場合、表１に記載されている
１つの関数について代替メモリ・セル設定値が記載され
ている。Ｍ１、Ｍ２、Ｍ４インバータ８６０反転１非反転Ｍ３ＮＡＮＤ／ＮＯＲゲート０ＮＡＮＤ１ＮＯＲＭ６Ｍ５Ｇ出力選択（マルチプレクサ９８ｂ）００Ｊ０１Ｘ１０Ａ１１ＰＭ８Ｍ７Ｆ出力選択（マルチプレクサ９８ａ）００Ｉ０１Ｎ１０Ｌ１１ＣＭ２７Ｍ２６Ｍ２５Ｆ入力選択（マルチプレクサ７８ｂ）０００１（Ｖｄｄ）００１フィン南０１００（接地）０１１フィン北１００セクタ・クロック１０１フィン西１１０フィードバック１１１フィン東

【００５７】表２の各項目は以下のように配列されてい
る。

【表２】関数 M27 M26 M25 M8 M7 M6 M5 M4 M3 M2 M1 表２ ONE_2 000 00001010 INV_4 000 00000001 ONE_1 000 00000011 INV_3 000 00000010 ZERO_2 000 00001000 INV_2 000 00001000 ZERO_1 000 00000001 INV_1 000 00000010 BUF_4 000 00000011 AN2_5 010 00101000 BUF_3 000 00001010 AN2_4 000 00101001 BUF_2 000 00001010 AN2_3 000 00100011 BUF_1 000 00000011 AN2_2 000 00100010 AN2_1 000 00001010 ND2C1_3 000 00000110 AN2C1_8 000 00101010 ND2C1_2 000 00000110 AN2C1_7 010 00101001 ND2C1_1 000 00001100 AN2C1_6 000 00000010 OR2C1_4 000 00000101 AN2C1_5 000 00000001 OR2C1_3 000 00000110 AN2C1_4 000 00101010 OR2C1_2 000 00000110 AN2C1_3 000 00100011 OR2C1_1 000 00001100 AN2C1_2 000 00001000 ND3_4 000 01000100 AN2C1_1 000 00000010 ND3_3 000 01000100 NO2C1_8 000 00101010 ND3_2 000 01000100 NO2C1_7 000 00101001 ND3_1 000 01000100 NO2C1_6 000 00000010 OR3C3_4 000 01000100 NO2C1_5 000 00000001 OR3C3_3 000 01000100 NO2C1_4 000 00101010 OR3C3_2 000 01000100 NO2C1_3 000 00100011 OR3C3_1 000 01000100 NO2C1_2 000 00001000 ND3C1_4 000 01001100 NO2C1_1 000 00000010 ND3C1_3 000 01001100 AN2Q2I_3 000 01101001 ND3C1_2 010 01000110 AN2Q2I_2 000 01100011 ND3C1_1 000 01000101 AN2Q2I_1 010 01101011 OR3C2_4 000 01001100 AN3_4 000 00100100 OR3C2_3 000 01001100 AN3_3 000 00100100 OR3C2_2 010 01000110 AN3_2 000 00100100 OR3C2_1 000 01000101 AN3_1 000 00100100 ND4_1 000 01000100 AN3C1_5 000 00101100 OR4C4_1 000 01000100 AN3C1_4 000 00100101 ND4C1_2 000 01000101 AN3C1_3 000 00101100 ND4C1_1 000 01001100 AN3C1_2 010 00100110 OR4C3_2 000 01000101 AN3C1_1 000 00100101 OR4C3_1 000 01001100 ND3C2_3 000 01000110 OR2_4 000 01001011 ND3C2_2 000 01001101 OR2_3 000 01001011 ND3C2_1 000 01001101 OR2_2 000 00000111 AN3C2_3 000 00100110 OR2_1 000 00001110 AN3C2_2 000 00101101 OR3_3 000 01001110 AN3C2_1 000 00101101 OR3_2 000 01000111 AN4_1 000 00100100 OR3_1 010 01001111 AN4C1_2 000 00100101 OR3C1_4 000 01000110 AN4C1_1 000 00101100 OR3C1_3 010 01001110 AN4C2_1 000 00100110 OR3C1_2 000 01001101 ND2_4 010 01001000 OR3C1_1 010 01000111 ND2_3 000 01001001 OR4_1 000 01001111 ND2_2 000 00000100 OR4C1_2 000 01001110 ND2_1 000 00000100 OR4C1_1 000 01000111 OR2C2_4 010 01001000 OR4C2_2 000 01001101 OR2C2_3 000 01001001 OR4C2_1 000 01000110 OR2C2_2 000 00000100 NO2_4 000 00101011 OR2C2_1 000 00000100 NO2_3 000 00101011 ND2C1_4 000 00000101 NO2_2 000 00000000 NO2_1 000 00000000 AO21_2 000 01001011 AN2C2_4 000 00101011 AO21_1 000 01001011 AN2C2_3 000 00101011 AOI21_3 000 00101011 AN2C2_2 000 00000000 AOI21_2 000 00101011 AN2C2_1 000 00000000 AOI21_1 000 00101011 NO3_3 000 00101110 AO21C01_2 000 01000011 NO3_2 000 00100111 AO21C01_1 000 01001010 NO3_1 010 00101111 AOI21C0_2 000 00100011 AN3C3_3 000 00101110 AOI21C0_1 000 00101010 AN3C3_2 000 00100111 AO21C1_3 000 01000011 AN3C3_1 010 00101111 AO21C1_2 000 01000011 NO3C1_4 000 00100110 AO21C1_1 010 01001001 NO3C1_3 010 00101110 AOI21C1_4 000 00101010 NO3C1_2 000 00101101 AOI21C1_3 000 00100011 NO3C1_1 010 00100111 AOI21C1_2 000 00100011 NO4_1 000 00101111 AOI21C1_1 010 00101001 AN4C4_1 000 00101111 AO22_1 000 01001011 NO4C1_2 000 00101110 AO22C01_2 000 01000011 NO4C1_1 000 00100111 AO22C01_1 000 01001010 AN4C3_2 000 00101110 AO22C11_2 000 01000010 AN4C3_1 000 00100111 AO22C11_1 000 01001001 XO2_4 000 00011011 AOI22_1 000 00101011 XO2_3 000 00011011 AOI22C0_2 000 00101010 XO2_2 000 00011011 AOI22C0_1 000 00100011 XO2_1 000 00011011 AX21_3 000 00011011 XNO2_3 000 00010011 AX21_2 000 00011011 XNO2_2 000 00010011 AX21_1 000 00011011 XNO2_1 010 00011001 AX212Q_2 000 00011011 MUXF_2 000 01101010 AX212Q_1 000 00011011 MUXF_1 000 01100011 AXN21_2 000 00010011 MUXFB1_1 110 01100011 AXN21_1 000 00011010 MUXFB0_1 110 01101010 AX21C1_4 000 00011010 MUX2_2 000 01000011 AX21C1_3 000 00010011 MUX2_1 000 01001010 AX21C1_2 010 00011001 MUXP_2 000 11110000 AX21C1_1 000 00010011 MUXP_1 000 11110001 AXN21C1_4 000 00011001 MUXC1_2 000 11111000 AXN21C1_3 000 00011001 MUXC1_1 000 11110011 AXN21C1_2 010 00011000 MUXC0_2 000 11110010 AXN21C1_1 000 00010010 MUXC0_1 000 11111001 AX22_1 000 00011011 MUXI_2 000 11111010 AX22C01_2 000 00011010 MUXI_1 000 11111011 AX22C01_1 000 00010011 MUX2XO_2 000 00011100 AX22C11_2 000 00010010 MUX2XO_1 000 00010101 AX22C11_1 000 00011001 MUX2I_2 000 01000001 OA21_2 000 00101000 MUX2I_1 000 01001000 OA21_1 010 00100000 AO21_4 000 01001011 OAI21_3 000 01000001 AO21_3 000 01001011 OAI21_2 000 01001000 OAI21_1 010 01000000 HZ_1 000 00000011 OA21C01_1 010 00100001 BUFZ_2 000 00000011 OAI21C0_1 010 01000001 BUFZ_1 000 00000011 OA21C1_4 000 00101001 BUFZ2_2 000 00000011 OA21C1_3 000 00100010 BUFZ2_1 000 00000011 OA21C1_2 000 00100010 INVZ_2 000 00000001 OA21C1_1 010 00101000 INVZ_1 000 00000010 OAI21C1_3 000 01001001 FDZQ_2 000 10000011 OAI21C1_2 000 01000010 FDZQ_1 000 10000011 OAI21C1_1 010 01001000 FDZQ2_2 000 10000011 OA22_1 000 00100000 FDZQ2_1 000 10000011 OA22C01_2 000 00100001 FD_4 000 10000011 OA22C01_1 000 00101000 FD_3 010 10001011 OA22C11_1 000 00100010 FD_2 010 10001011 OA22C11_2 000 00101001 FD_1 000 10000011 OAI22_1 000 01000000 FD2_4 000 10100011 OAI22C0_2 000 01000001 FD2_3 010 10101011 OAI22C0_1 000 01001000 FD2_2 010 10101011 OX21_2 000 00010001 FD2_1 000 10100011 OX21_1 010 00010000 LD_1 110 01101010 OXN21_1 010 00010001 LDL_1 110 01100011 OX22_1 000 00010000 FDE_1 110 10000101 OX22C01_2 000 00011000 FDEL_1 110 10001100 OX22C01_1 000 00010001 FDHA_4 000 10100100 ANINV_4 000 00101001 FDHA_3 000 10101001 ANINV_3 000 00100100 FDHA_2 010 10101000 ANINV_2 010 00101000 FDHA_1 000 10100010 ANINV_1 000 00100010 FDHAFB_2 110 10101001 AN2C12Q_3 000 00100010 FDHAFB_1 110 10100100 AN2C12Q_2 000 00101001 CR0_1 110 10001011 AN2C12Q_1 000 01101100 CRST_2 110 10101001 NO22Q_5 000 01101011 CRST_1 110 10100100 NO22Q_4 000 01101011 CR1_2 110 10101001 NO22Q_3 000 01101011 CR1_1 110 10100100 NO22Q_2 000 01100001 FDMUX_2 000 10000101 NO22Q_1 000 01101011 FDMUX_1 000 10001100 XOND_3 000 01011001 FDMUXFB0_1 110 10000101 XOND_2 010 01011000 FDMUXFB1_1 110 10001100 XOND_1 000 01010010 PSC1_2 000 10000101 NDND_1 000 01000100 PSC1_1 000 10001100 XOND3_4 000 01010100 SRPST_2 000 10000101 XOND3_3 000 01010100 SRPST_1 000 10001100 XOND3_2 000 01010100 FDN_4 000 10001011 XOND3_1 000 01010100 FDN_3 000 10001011 HAL1_3 000 01011001 FDN_2 000 10001011 HAL1_2 010 01011000 FDN_1 000 10001011 HAL1_1 000 01010010 FDN2_4 000 10011011 LZ_1 000 00000001 FDN2_3 000 10011011 FDN2_2 000 10011011 FDN2_1 000 10011011 FDNAND_2 000 10000100 FDNAND_1 000 10000100 FDND_2 000 10100100 FDND_1 000 10100100 FDNFB_1 110 10001011 FDOR_1 010 10000001 FDORN_3 000 10001010 FDORN_2 010 10001001 FDORN_1 000 10000011 FDAN_2 000 10000011 FDAN_1 010 10001011 FDR_2 000 10000011 FDR_1 010 10001011 FDS_3 000 10001010 FDS_2 010 10001001 FDS_1 000 10000011 FDAX_1 000 10001011 FDOX_1 000 10000000 FDX3AN_2 000 10100100 FDX3AN_1 000 10100100 FDX_4 000 10001001 FDX_3 000 10000100 FDX_2 000 10000010 FDX_1 010 10001100 FDXFB_2 110 10001001 FDXFB_1 110 10000100 FT_2 110 10001001 FT_1 110 10000100 FDOXF_1 000 10001001 FDOXFB_1 110 10001001 FDAXF_1 000 10000100 FDAXFB_1 110 10000100 FTR_1 110 10001001 FTRA_2 110 10001001 FTRA_1 110 10000100 FTS_1 110 10000100 CLKEDG_1 010 10001011

【００５８】以上、本明細書では本発明について本発明
の特定の好ましい実施例に従って詳細に説明したが、当
業者なら多くの修正および変更を行うことができる。し
たがって、特許請求の範囲によって、そのような修正お
よび変更をすべて本発明の精神および範囲に入るものと
して扱うものとする。

【００５９】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００６０】（１）各々が、少なくとも２つの入力と１
つの出力と１つの制御ノードとを有し、少なくとも２つ
の入力に送られた論理信号に対して論理関数の所定の組
のうちの１組を実行するように構成可能である、第１お
よび第２の論理ゲートと、各々が、第１および第２の入
力を有し、少なくとも一方の第１の入力が第１の論理ゲ
ートの出力に接続され、少なくとも一方の第２の入力が
第２の論理ゲートの出力に接続され、さらに１つの出力
を有する、第３および第４の論理ゲートとを含む、プロ
グラマブル論理セル。（２）第１のマルチプレクサと第２のマルチプレクサを
さらに含み、第１のマルチプレクサが、第１の論理ゲー
トの出力に接続された第１の入力と、第３の論理ゲート
と第４の論理ゲートのうちの一方の論理ゲートの出力に
接続された第２の入力とを有し、第２のマルチプレクサ
が、第２の論理ゲートの出力に接続された第２のマルチ
プレクサと、第３の論理ゲートと第４の論理ゲートのう
ちの一方の論理ゲートの出力に接続された第２の入力と
を有することを特徴とする、上記（１）に記載のプログ
ラマブル論理セル。（３）１つの出力を有する第１のマルチプレクサと１つ
の出力を有する第２のマルチプレクサをさらに含み、第
１のマルチプレクサが、第１の論理ゲートと第２の論理
ゲートと第３の論理ゲートと第４の論理ゲートのうちの
１つの論理ゲートの出力に接続された第１の入力を有
し、第１のマルチプレクサが第２のマルチプレクサの出
力に接続された第２の入力をさらに有することを特徴と
する、上記（１）に記載のプログラマブル論理セル。（４）第４の論理ゲートの出力に接続された入力を有
し、１つの出力をさらに有するデータ記憶回路と、第３
の論理ゲートの出力に接続された入力を有し、１つの出
力をさらに有するインバータとをさらに含む、上記
（１）に記載のプログラマブル論理セル。（５）論理セルが第１のセル入力ノードを含み、論理セ
ルが、第１のセル入力ノードに接続された入力と、第１
の論理ゲートの２つの入力のうちの一方に接続された出
力と、制御ノードとを有し、第１のセル入力ノードに供
給された論理信号が第１の論理ゲートの２つの入力のう
ちの一方に渡される前に制御可能な方式で反転されたり
反転されなかったりすることができるようにする第１の
プログラマブル・インバータをさらに含むことを特徴と
する、上記（１）に記載のプログラマブル論理セル。（６）論理セルが４つのセル入力ノードを含み、論理セ
ルが、前記４つのセル入力ノードのそれぞれにあるプロ
グラマブル・インバータであって、各プログラマブル・
インバータがそのそれぞれのセル入力ノードに接続され
た入力と、第１および第２の論理ゲートの入力のうちの
それぞれ異なる入力に接続された出力と、制御ノードと
を有し、４つのセル入力ノードのうちのいずれかに供給
された論理信号が第１および第２の論理ゲートの入力の
うちのそれぞれ異なる入力に渡される前に制御可能な方
式で反転されたり反転されなかったりすることができる
ようにするプログラマブル・インバータをさらに含むこ
とを特徴とする、上記（１）に記載のプログラマブル論
理セル。（７）第１および第２の論理ゲートのそれぞれの出力が
共通接続出力ノードを含み、共通接続出力ノードが、第
１および第２の論理ゲートのそれぞれの論理関数の所定
の組のそれぞれの関数のための出力ノードを含むことを
特徴とする、上記（１）に記載のプログラマブル論理セ
ル。（８）第１および第２の論理ゲートのそれぞれの論理関
数の所定の組がＮＡＮＤ関数とＮＯＲ関数を含むことを
特徴とする、上記（１）に記載のプログラマブル論理セ
ル。（９）第３の論理ゲートがＮＡＮＤゲートを含み、第４
の論理ゲートがＸＮＯＲゲートを含むことを特徴とす
る、上記（１）に記載のプログラマブル論理セル。（１０）論理セルが少なくとも３つのセル入力を含み、
論理セルが、マルチプレクサの第１の入力が少なくとも
３つのセル入力のうちの第１の入力に接続され、マルチ
プレクサの第２の入力が少なくとも３つのセル入力のう
ちの第２の入力に接続され、マルチプレクサの制御入力
が少なくとも３つのセル入力のうちの第３の入力に接続
されている、第１および第２の入力と制御入力を有する
マルチプレクサをさらに含むことを特徴とする、上記
（１）に記載のプログラマブル論理セル。（１１）論理セルが、第１および第２の論理ゲートの制
御ノードに接続され、第１および第２の論理ゲートを共
通して構成する、単一のメモリ手段をさらに含むことを
特徴とする、上記（１）に記載のプログラマブル論理セ
ル。（１２）上記（１）に記載の複数のプログラマブル論理
セルを有するフィールド・プログラマブル・ゲート・ア
レイ。（１３）第１の論理出力がそれに対応する第１のマルチ
プレクサを有し、第２の論理出力がそれに対応する第２
のマルチプレクサを有し、前記第１および第２のマルチ
プレクサのそれぞれが複数の入力と１つの出力を有し、
前記第１および第２のマルチプレクサのそれぞれの出力
がそれに対応する論理出力に接続された少なくとも第１
と第２の論理出力を含むプログラマブル論理セルであっ
て、第２のマルチプレクサの出力から第１のマルチプレ
クサの複数の入力のうちの第１の入力への接続をさらに
含む、プログラマブル論理セル。（１４）セル入力ノードと複数の組合せ論理回路または
順序論理回路とを含むプログラマブル論理セルであっ
て、前記プログラマブル論理セルが入力論理信号をプロ
グラム可能な方式で反転する反転回路をさらに含み、イ
ンバータ回路が入力論理信号を受け入れるセル入力ノー
ドに接続されたインバータ入力ノードと、複数の組合せ
論理回路または順序論理回路のうちの１つの論理回路に
論理信号を供給するインバータ出力ノードと、インバー
タ制御ノードとを有し、インバータ回路が、インバータ
出力ノードに入力論理信号の補数を表す論理信号が供給
される第１の状態と、インバータ出力ノードに入力論理
信号の非補数を表す論理信号が供給される第２の状態と
にプログラム可能であって、インバータ回路が前記第１
と第２の両方の状態において入力論理信号をバッファす
ることを特徴とする、プログラマブル論理セル。（１５）その中に配置された複数の論理セルと相互接続
網とを含むプログラマブル集積回路アレイであって、相
互接続網が複数の論理セルのうちの第１のセルとの間で
シングを伝送する第１の複数の相互接続導線を含み、複
数の論理セルの第１のセルが、４つの論理入力ノード
と、２つの論理出力ノードと、各入力マルチプレクサが
４つの論理入力ノードのうちの対応する１つのノードに
接続された出力を有し、４つの入力マルチプレクサのう
ちの第１のマルチプレクサと第２のマルチプレクサがそ
れぞれ第１の複数の入力を有し、第１の複数の入力のそ
れぞれが第１の複数の相互接続導線のそれぞれに接続さ
れている、４つの入力マルチプレクサと、各プログラマ
ブル入力インバータが４つの論理入力ノードのうちの対
応する１つのノードに接続された入力ノードを有し、各
プログラマブル入力インバータが１つの出力ノードをさ
らに有する、４つのプログラマブル入力インバータと、
２つの入力を有し、それぞれが前記入力における信号に
対して関数の所定の組のうちの１つの関数を実行するよ
うに構成可能であり、それぞれの２つの入力がそれぞれ
４つのプログラマブル入力インバータの出力ノードのう
ちの対応する１つのノードに接続されている、第１およ
び第２の論理ゲートとを含むことを特徴とする、プログ
ラマブル集積回路アレイ。

【図面の簡単な説明】

【図１】当技術分野で周知のプログラマブル論理セルの
例を示す図である。

【図２】本発明の原理による複数のプログラマブル論理
セルがその中に配置されているプログラマブル・ゲート
・アレイを示す図である。

【図３】本発明の原理による複数のプログラマブル論理
セルがその中に配置され、それらのプログラマブル論理
セルを接続する相互接続網を有するプログラマブル・ゲ
ート・アレイの一部を示す図である。

【図４】本発明の原理による１つのプログラマブル論理
セルとその周囲の相互接続網との接続を示す図である。

【図５】図４で使用されている記号の凡例である。

【図６】本発明の原理による１つのプログラマブル論理
セルを示す図である。

【図７】本発明の原理によるプログラマブル論理セル内
で用いている構成可能論理ゲートの回路略図である。

【図８】本発明の原理によるプログラマブル論理セル内
で用いているプログラマブル入力インバータの論理図で
ある。

【図９】本発明の原理によるプログラマブル論理セル内
で用いているプログラマブル入力インバータの回路略図
である。

【図１０】本発明の原理によるプログラマブル論理セル
内で用いているプログラマブル入力インバータの回路略
図である。

【図１１】本発明の原理によるプログラマブル論理セル
内で用いているプログラマブル入力インバータの回路略
図である。

【図１２】本発明の論理セル内の固定論理ゲートの配置
構成の好ましい実施例を示す図である。

【図１３】図６の論理セル内の構成メモリ・セルＭｎｎ
の場所を示す図である。

【図１４】図６の論理セル内の構成メモリ・セルの使用
に関する詳細を示す図である。

【図１５】図６の論理セル内のトライステート・バッフ
ァ制御に関する詳細を示す図である。

【符号の説明】

３０プログラマブル・ゲート・アレイ３２論理セル３４入出力ピン４０セレクタ４２論理セル４４垂直相互接続導線４６水平相互接続導線４８スイッチ素子５０論理セル５２垂直相互接続導線グループ５４水平相互接続導線グループ７０プログラマブル論理セル７２直接接続７４直接接続７８プログラマブル・マルチプレクサ８６入力インバータ８８構成可能論理ゲート９０論理ゲート９２フリップフロップ９６マルチプレクサ９８マルチプレクサ１００構成可能論理ゲート１１０入力１１４インバータ１１６出力ノード１１８マルチプレクサ１２２トライステート・インバータ１５４制御トランジスタ１５６制御トランジスタ１６２ＯＲゲート１６４ＮＡＮＤゲート１８０ＯＲゲート１８２ＮＡＮＤゲート

フロントページの続き (72)発明者キム・ピー・エヌ・クリントンアメリカ合衆国05452 バーモント州エセックス・ジャンクションオークウッド・レーン 13 (72)発明者クリスティーン・マリー・フラーアメリカ合衆国05495 バーモント州ウィリストンハート・サークル７ (72)発明者スコット・ホイットニー・グールドアメリカ合衆国05403 バーモント州サウス・バーリントンミル・ポンド・レーン 15 (72)発明者スティーブン・ポール・ハートマンアメリカ合衆国05465 バーモント州ジェリコビーチウッド・レーン３ (72)発明者ジョセフ・アンドリュー・アイアダンザアメリカ合衆国05457 バーモント州ハイネスバーグリッジビュー・エステーツ７ (72)発明者フランク・レイ・カイザーアメリカ合衆国05446 バーモント州コルチェスターヘリテージ・レーン８ (72)発明者エリック・アーネスト・ミルハムアメリカ合衆国05482 バーモント州セント・ジョージルート116 (72)発明者ティモシー・ショーン・レニィアメリカ合衆国05490 バーモント州アンダーヒル・センターアイリッシュ・セトルメント・ロード（番地なし) (72)発明者ブライアン・エイ・ワースアメリカ合衆国05468 バーモント州ミルトンアンドレア・レーン 32 (72)発明者ガルソン・イエーザーアメリカ合衆国05403 サウス・バーリントンストーンヘッジ・ドライブディー16 (72)発明者テランス・ジョン・ジトリッチュアメリカ合衆国05495 バーモント州ウィリストンハート・サークル 17 (56)参考文献特表平６−502523（ＪＰ，Ａ) 特表平６−510175（ＪＰ，Ａ) 米国特許5329180（ＵＳ，Ａ) 米国特許5386154（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/177

Claims

(57)【特許請求の範囲】

【請求項１】各々が、少なくとも２つの入力と１つの出
力と１つの制御ノードとを有し、少なくとも２つの入力
に送られた論理信号に対して論理関数の所定の組のうち
の１組を実行するように構成可能である、第１および第
２の論理ゲートと、各々が、第１および第２の入力を有し、少なくとも一方
の第１の入力が第１の論理ゲートの出力に接続され、少
なくとも一方の第２の入力が第２の論理ゲートの出力に
接続され、さらに１つの出力を有する、第３および第４
の論理ゲートと、１つの出力を有する第１のマルチプレクサと１つの出力
を有する第２のマルチプレクサをさらに含み、第１のマルチプレクサが、第１の論理ゲートと第２の論
理ゲートと第３の論理ゲートと第４の論理ゲートのうち
の１つの論理ゲートの出力に接続された第１の入力と、
第２のマルチプレクサの出力に接続された第２の入力を
有する、プログラマブル論理セル。
【請求項２】第２のマルチプレクサが、第１の論理ゲー
トと第２の論理ゲートと第３の論理ゲートと第４の論理
ゲートのうちの１つの論理ゲートの出力に接続された第
１の入力と、第１のマルチプレクサの出力に接続された
第２の入力を有することを特徴とする、請求項１に記載
のプログラマブル論理セル。
【請求項３】第１のマルチプレクサが、第１の論理ゲー
トの出力に接続された第１の入力と、第３の論理ゲート
と第４の論理ゲートのうちの一方の論理ゲートの出力に
接続された第２の入力とを有し、第２のマルチプレクサが、第２の論理ゲートの出力に接
続された第１の入力と、第３の論理ゲートと第４の論理
ゲートのうちの一方の論理ゲートの出力に接続された第
２の入力とを有することを特徴とする、請求項２に記載
のプログラマブル論理セル。
【請求項４】第４の論理ゲートの出力に接続された入力
を有し、１つの出力をさらに有するデータ記憶回路と、第３の論理ゲートの出力に接続された入力を有し、１つ
の出力をさらに有するインバータとをさらに含む、請求
項１に記載のプログラマブル論理セル。
【請求項５】論理セルが第１のセル入力ノードを含み、
論理セルが、第１のセル入力ノードに接続された入力と、第１の論理
ゲートの２つの入力のうちの一方に接続された出力と、
制御ノードとを有し、第１のセル入力ノードに供給され
た論理信号が第１の論理ゲートの２つの入力のうちの一
方に渡される前に制御可能な方式で反転されたり反転さ
れなかったりすることができるようにする第１のプログ
ラマブル・インバータをさらに含むことを特徴とする、
請求項１に記載のプログラマブル論理セル。
【請求項６】論理セルが４つのセル入力ノードを含み、
論理セルが、前記４つのセル入力ノードのそれぞれにあるプログラマ
ブル・インバータであって、各プログラマブル・インバ
ータがそのそれぞれのセル入力ノードに接続された入力
と、第１および第２の論理ゲートの入力のうちのそれぞ
れ異なる入力に接続された出力と、制御ノードとを有
し、４つのセル入力ノードのうちのいずれかに供給され
た論理信号が第１および第２の論理ゲートの入力のうち
のそれぞれ異なる入力に渡される前に制御可能な方式で
反転されたり反転されなかったりすることができるよう
にするプログラマブル・インバータをさらに含むことを
特徴とする、請求項１に記載のプログラマブル論理セ
ル。
【請求項７】第１および第２の論理ゲートのそれぞれの
出力が共通接続出力ノードを含み、共通接続出力ノード
が、第１および第２の論理ゲートのそれぞれの論理関数
の所定の組のそれぞれの関数のための出力ノードを含む
ことを特徴とする、請求項１に記載のプログラマブル論
理セル。
【請求項８】第１および第２の論理ゲートのそれぞれの
論理関数の所定の組がＮＡＮＤ関数とＮＯＲ関数を含む
ことを特徴とする、請求項１に記載のプログラマブル論
理セル。
【請求項９】第３の論理ゲートがＮＡＮＤゲートを含
み、第４の論理ゲートがＸＮＯＲゲートを含むことを特
徴とする、請求項１に記載のプログラマブル論理セル。
【請求項１０】論理セルが少なくとも３つのセル入力を
含み、論理セルが、マルチプレクサの第１の入力が少なくとも３つのセル入
力のうちの第１の入力に接続され、マルチプレクサの第
２の入力が少なくとも３つのセル入力のうちの第２の入
力に接続され、マルチプレクサの制御入力が少なくとも
３つのセル入力のうちの第３の入力に接続されている、
第１および第２の入力と制御入力を有するマルチプレク
サをさらに含むことを特徴とする、請求項１に記載のプ
ログラマブル論理セル。
【請求項１１】論理セルが、第１および第２の論理ゲートの制御ノードに接続され、
第１および第２の論理ゲートを共通して構成する、単一
のメモリ手段をさらに含むことを特徴とする、請求項１
に記載のプログラマブル論理セル。
【請求項１２】請求項１に記載の複数のプログラマブル
論理セルを有するフィールド・プログラマブル・ゲート
・アレイ。
【請求項１３】第１の論理出力がそれに対応する第１の
マルチプレクサを有し、第２の論理出力がそれに対応す
る第２のマルチプレクサを有し、前記第１および第２の
マルチプレクサのそれぞれが複数の入力と１つの出力を
有し、前記第１および第２のマルチプレクサのそれぞれ
の出力がそれに対応する論理出力に接続された少なくと
も第１と第２の論理出力を含むプログラマブル論理セル
であって、第２のマルチプレクサの出力から第１のマルチプレクサ
の複数の入力のうちの第１の入力への接続をさらに含
む、プログラマブル論理セル。