JPH04242825A - プログラマブル論理デバイスと論理ブロックの順序アレイと集積回路構造とコンフィグラブル論理ブロックアレイ - Google Patents
プログラマブル論理デバイスと論理ブロックの順序アレイと集積回路構造とコンフィグラブル論理ブロックアレイInfo
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- JPH04242825A JPH04242825A JP13557691A JP13557691A JPH04242825A JP H04242825 A JPH04242825 A JP H04242825A JP 13557691 A JP13557691 A JP 13557691A JP 13557691 A JP13557691 A JP 13557691A JP H04242825 A JPH04242825 A JP H04242825A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
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- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5057—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination using table look-up; using programmable logic arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、大型集積回路に関し、
より詳細に言えば、プログラマブルまたはコンフィグラ
ブル論理デバイスに関する。
より詳細に言えば、プログラマブルまたはコンフィグラ
ブル論理デバイスに関する。
【０００２】
【従来の技術】プログラマブル論理デバイスに於て実行
される機能の１つが演算（ａｒｉｔｈｍｅｔｉｃ）であ
る。本願発明の譲受人であるジリンクス・インコーポレ
イテッド（Ｘｉｌｉｎｘ， Ｉｎｃ．）のコンフィグラ
ブル論理アレイのようなデバイスは、演算に加えて他の
多数の論理関数を実行することができる。このようなデ
バイスが、本願明細書の参考例として、米国特許第４，
８７０，３０２号及び第４，７０６，２１６号、並びに
米国特許出願番号第０７／３８７，５６６号各明細書に
開示されている。これらのデバイスは、汎用の機能を目
的としているので、演算が比較的遅くかつ広いシリコン
面積を必要とする。
される機能の１つが演算（ａｒｉｔｈｍｅｔｉｃ）であ
る。本願発明の譲受人であるジリンクス・インコーポレ
イテッド（Ｘｉｌｉｎｘ， Ｉｎｃ．）のコンフィグラ
ブル論理アレイのようなデバイスは、演算に加えて他の
多数の論理関数を実行することができる。このようなデ
バイスが、本願明細書の参考例として、米国特許第４，
８７０，３０２号及び第４，７０６，２１６号、並びに
米国特許出願番号第０７／３８７，５６６号各明細書に
開示されている。これらのデバイスは、汎用の機能を目
的としているので、演算が比較的遅くかつ広いシリコン
面積を必要とする。
【０００３】米国特許第４，１２４，８９９号明細書に
記載されるようなプログラマブルアレイ論理デバイス及
び米国特許第４，７５８，７４５号明細書に記載される
ユーザ・プログラマブル・デバイスのような他のプログ
ラマブル論理デバイスも同様に演算を実行するようにプ
ログラムすることができる。これら２件の特許発明も本
願発明の参考例として参照することができる。これらの
デバイスでは、演算及び桁上げ論理を用いる他の機能を
実行する速度が桁上げ信号の伝搬によって制限され、か
つ桁上げ関数を実行するために使用される汎用論理が重
要である。
記載されるようなプログラマブルアレイ論理デバイス及
び米国特許第４，７５８，７４５号明細書に記載される
ユーザ・プログラマブル・デバイスのような他のプログ
ラマブル論理デバイスも同様に演算を実行するようにプ
ログラムすることができる。これら２件の特許発明も本
願発明の参考例として参照することができる。これらの
デバイスでは、演算及び桁上げ論理を用いる他の機能を
実行する速度が桁上げ信号の伝搬によって制限され、か
つ桁上げ関数を実行するために使用される汎用論理が重
要である。
【０００４】論理デバイスがどのように演算を実行する
か、及び特に何が遅れを生じさせるかを理解するために
、以下に加算器に注目して数論的関数について説明する
。しかしながらこの説明は、桁上げ論理を用いる他の回
路に加えて減算器、インクレメンタ（ｉｎｃｒｅｍｅｎ
ｔｅｒ ）、ディクレメンタ（ｄｅｃｒｅｍｅｎｔｅｒ
）及び累算器に拡張して適用することができる。
か、及び特に何が遅れを生じさせるかを理解するために
、以下に加算器に注目して数論的関数について説明する
。しかしながらこの説明は、桁上げ論理を用いる他の回
路に加えて減算器、インクレメンタ（ｉｎｃｒｅｍｅｎ
ｔｅｒ ）、ディクレメンタ（ｄｅｃｒｅｍｅｎｔｅｒ
）及び累算器に拡張して適用することができる。
【０００５】次に、多ビット加算器に於ける中間段の動
作に焦点を合わせて説明する。最下位のビットは、それ
より下位のビットから受け取る桁上げ信号が全く存在し
ないので特別な場合である。
作に焦点を合わせて説明する。最下位のビットは、それ
より下位のビットから受け取る桁上げ信号が全く存在し
ないので特別な場合である。
【０００６】最上位ビットは、桁上げビットがオーバフ
ロー状態を決定するために使用し得ることから、特別な
場合である。これらの２つの特別な場合については後で
議論する。
ロー状態を決定するために使用し得ることから、特別な
場合である。これらの２つの特別な場合については後で
議論する。
【０００７】図１及び図２に関連して、図１の単ビット
・リプル桁上げ加算器及び図２の単ビット加算器をカス
ケード接続することによって構成される多ビット・リプ
ル桁上げ加算器の速度が、キャリーイン端子に於ける信
号がキャリーアウト端子に伝搬される速度によってどの
ように抑制されるかを説明する。
・リプル桁上げ加算器及び図２の単ビット加算器をカス
ケード接続することによって構成される多ビット・リプ
ル桁上げ加算器の速度が、キャリーイン端子に於ける信
号がキャリーアウト端子に伝搬される速度によってどの
ように抑制されるかを説明する。
【０００８】図１の第１ａ図に示される単ビット加算器
の機能を支配するブール論理式は、次の通りである。
の機能を支配するブール論理式は、次の通りである。
【０００９】
【数１】
【００１０】式（１）では、その合計値が加算される単
ビットＡｉ及びＢｉに加えて下位ビットからのキャリー
インの関数を示している。式（１）及び式（２）のリプ
ル桁上げ加算器のアルゴリズムは、先のビットからのキ
ャリーアウトが使用可能になるまで特定のビットについ
て合計を計算できないことを示している。合計値Ｓｉは
ＸＯＲゲートの出力であるが、そのいずれかがキャリー
イン信号Ｃｉ−１であるその入力のそれぞれが使用可能
になるまで、発生させることができない。
ビットＡｉ及びＢｉに加えて下位ビットからのキャリー
インの関数を示している。式（１）及び式（２）のリプ
ル桁上げ加算器のアルゴリズムは、先のビットからのキ
ャリーアウトが使用可能になるまで特定のビットについ
て合計を計算できないことを示している。合計値Ｓｉは
ＸＯＲゲートの出力であるが、そのいずれかがキャリー
イン信号Ｃｉ−１であるその入力のそれぞれが使用可能
になるまで、発生させることができない。
【００１１】更に、キャリーアウトＣｉは、下位のキャ
リービットＣｉ−１が使用可能になるまで発生すること
ができない。次に図２に関連して、リプル桁上げ加算器
の連続する段に於ける桁上げ信号の伝搬について説明す
る。第２の加算器段Ａｄｄｉ＋１に於けるＡＮＤゲート
６７が、その入力のいずれか１個を１ゲート遅れの後に
ＸＯＲゲート６６の出力から受け取る。しかしながら、
キャリーイン信号Ｃｉ−１がプリセットされている（即
ち、Ａｄｄｉが最下位のビットである）と仮定すると、
ＡＮＤゲート６７は、下位ビットからの他の入力即ちキ
ャリーアウトＣｉが下位ビットＣｉ−１及び加算される
べき下位ビットＡｉ及びＢｉから発生される以前にＡｉ
及びＢｉがゲート６１、６２及び６５を伝搬する影響で
、更に３ゲート遅れを待つことになる。更に、第２ビッ
トＡｄｄｉ＋１のキャリーアウトＣｉ＋１が、桁上げビ
ットＣｉが発生した後に他の２個のゲートに於て更に遅
延する。即ち、Ａｉ＋１及びＢｉ＋１に於ける入力を信
号Ｃｉに於ける桁上げに結合してＣｉ＋１を発生するた
めには、ＣｉがＡＮＤゲート６７及びＯＲゲート７０を
伝搬することが必要である。
リービットＣｉ−１が使用可能になるまで発生すること
ができない。次に図２に関連して、リプル桁上げ加算器
の連続する段に於ける桁上げ信号の伝搬について説明す
る。第２の加算器段Ａｄｄｉ＋１に於けるＡＮＤゲート
６７が、その入力のいずれか１個を１ゲート遅れの後に
ＸＯＲゲート６６の出力から受け取る。しかしながら、
キャリーイン信号Ｃｉ−１がプリセットされている（即
ち、Ａｄｄｉが最下位のビットである）と仮定すると、
ＡＮＤゲート６７は、下位ビットからの他の入力即ちキ
ャリーアウトＣｉが下位ビットＣｉ−１及び加算される
べき下位ビットＡｉ及びＢｉから発生される以前にＡｉ
及びＢｉがゲート６１、６２及び６５を伝搬する影響で
、更に３ゲート遅れを待つことになる。更に、第２ビッ
トＡｄｄｉ＋１のキャリーアウトＣｉ＋１が、桁上げビ
ットＣｉが発生した後に他の２個のゲートに於て更に遅
延する。即ち、Ａｉ＋１及びＢｉ＋１に於ける入力を信
号Ｃｉに於ける桁上げに結合してＣｉ＋１を発生するた
めには、ＣｉがＡＮＤゲート６７及びＯＲゲート７０を
伝搬することが必要である。
【００１２】従って、入力信号Ａｉ及びＢｉの印加後に
５ゲート遅れの後でなければ、第３の段への入力である
有効なキャリーイン信号Ｃｉ＋１が生じない。即ち、従
来のリプル桁上げ加算器の速度は、桁上げ信号の伝搬速
度によって抑制される。従来のリプル桁上げ加算器の伝
搬遅れは、ｎを多ビット加算器の段の個数とした場合に
、２ｎ＋１ゲートである。
５ゲート遅れの後でなければ、第３の段への入力である
有効なキャリーイン信号Ｃｉ＋１が生じない。即ち、従
来のリプル桁上げ加算器の速度は、桁上げ信号の伝搬速
度によって抑制される。従来のリプル桁上げ加算器の伝
搬遅れは、ｎを多ビット加算器の段の個数とした場合に
、２ｎ＋１ゲートである。
【００１３】加算が他の多くの重要な関数及び動作の基
礎であることから、コンピュータ産業にとって桁上げ伝
搬時間の高速化によるより速い加算器回路を考案するこ
とが重要になっている。一般にこれらの方法は、桁上げ
伝搬速度を得るためにコンポーネントの密度及び複雑性
との交換によって機能を果している。
礎であることから、コンピュータ産業にとって桁上げ伝
搬時間の高速化によるより速い加算器回路を考案するこ
とが重要になっている。一般にこれらの方法は、桁上げ
伝搬速度を得るためにコンポーネントの密度及び複雑性
との交換によって機能を果している。
【００１４】より高速の桁上げ伝搬速度を達成する或る
周知のアルゴリズムは、ルックアヘッド桁上げ論理と称
される。ルックアヘッド桁上げ論理を実行するための回
路が図３に示されている。この論理を理解するためには
、２個の新しい変数を導入することが必要である。
周知のアルゴリズムは、ルックアヘッド桁上げ論理と称
される。ルックアヘッド桁上げ論理を実行するための回
路が図３に示されている。この論理を理解するためには
、２個の新しい変数を導入することが必要である。
【００１５】
【数２】
【００１６】ここで変数Ｐは、それが高レベルのときに
キャリーインがキャリーアウトに伝搬することから、「
桁上げ伝搬」と称される。変数Ｇは、それが高レベルの
時に加えられるべきビットによってキャリーアウトが発
生することから、「桁上げ発生」と称される。
キャリーインがキャリーアウトに伝搬することから、「
桁上げ伝搬」と称される。変数Ｇは、それが高レベルの
時に加えられるべきビットによってキャリーアウトが発
生することから、「桁上げ発生」と称される。
【００１７】上記式（１）及び（２）は、これらの新し
い変数を用いて次のように書き換えることができる。
い変数を用いて次のように書き換えることができる。
【００１８】
【数３】
【００１９】或る僅かな代数的操作によって、式（６）
を用いて、各レベルに於ける桁上げビットが各レベルに
於ける加数及び最下位の桁上げビットにのみ依存するよ
うな新しい式を書くことができる。次の各式は、図３に
示される４ビット加算器に於て実行されるものである。
を用いて、各レベルに於ける桁上げビットが各レベルに
於ける加数及び最下位の桁上げビットにのみ依存するよ
うな新しい式を書くことができる。次の各式は、図３に
示される４ビット加算器に於て実行されるものである。
【００２０】
【数４】
【００２１】各Ｇｉ及びＰｉは、式（３）及び式（４）
に示されるように、先の桁上げ値ではなくＡｉ及びＢｉ
のみの関数である。第２に、式（７）（ｂ）に於て、Ｃ
１がＧ１、Ｐ１及びＣ０の関数として計算され、かつ式
（７）（ｃ）に於て、Ｃ２がＧ２、Ｐ２、Ｃ１の関数と
して計算される点に注意を要する。しかし、Ｃ１がＣ０
を用いて解かれているので、Ｃ２もＣ０を用いて解くこ
とができる。
に示されるように、先の桁上げ値ではなくＡｉ及びＢｉ
のみの関数である。第２に、式（７）（ｂ）に於て、Ｃ
１がＧ１、Ｐ１及びＣ０の関数として計算され、かつ式
（７）（ｃ）に於て、Ｃ２がＧ２、Ｐ２、Ｃ１の関数と
して計算される点に注意を要する。しかし、Ｃ１がＣ０
を用いて解かれているので、Ｃ２もＣ０を用いて解くこ
とができる。
【００２２】式（７）（ｄ）及びより一般的な式（６）
に注目することによって、各Ｃｉが幾つかのＧｉ、Ｐｉ
及びＣ０の関数であることが分かる。図３に示されるよ
うに、下位ビットは、桁上げビットの計算のためではな
く、合計値の計算のためにのみ次位のビットに供給され
る。各桁上げビットが幾つかのＧｉ 、Ｐｉ 及びＣ０
の関数であることから、各桁上げビットは最下位ビッ
ト以外のいかなるビットのキャリーアウトにも依存しな
い。従ってルックアヘッド桁上げ回路の桁上げ伝搬遅れ
は、加えられるビットの数に依存する。
に注目することによって、各Ｃｉが幾つかのＧｉ、Ｐｉ
及びＣ０の関数であることが分かる。図３に示されるよ
うに、下位ビットは、桁上げビットの計算のためではな
く、合計値の計算のためにのみ次位のビットに供給され
る。各桁上げビットが幾つかのＧｉ 、Ｐｉ 及びＣ０
の関数であることから、各桁上げビットは最下位ビッ
ト以外のいかなるビットのキャリーアウトにも依存しな
い。従ってルックアヘッド桁上げ回路の桁上げ伝搬遅れ
は、加えられるビットの数に依存する。
【００２３】図３及び図１の第１ａ図に関して、加算器
段の発生出力Ｇｉ及び伝搬出力Ｐｉに於ける有効な信号
の出現に対する入力信号Ａ及びＢの印加による遅れは、
１ゲート（これは第１ａ図から識別することができる）
である。図３に於て、ルックアヘッド桁上げ回路の桁上
げレストア部分によって付加される遅れは２ゲートであ
り、それによって、最後のキャリーアウトビットが使用
可能になるまで入力信号の前記加算器への印加による全
遅れが３ゲートになる。この関係は、加えられるビット
の数に依存しない。多ビット加算器回路については、遅
れが従来のリプル桁上げ加算器回路の遅れより大幅に少
なくなる。しかしながら、段の数が増えるにつれて、コ
ンポーネントの数が大幅に増加する。ルックアヘッド桁
上げ論理は、従来のリプル桁上げ加算器が多ビット加算
器の段を実行するために必要な場合より多くのコンポー
ネントを必要とする。これは、より速い桁上げ伝搬には
、より高いコンポーネント密度が必要であるという考え
を示唆している。
段の発生出力Ｇｉ及び伝搬出力Ｐｉに於ける有効な信号
の出現に対する入力信号Ａ及びＢの印加による遅れは、
１ゲート（これは第１ａ図から識別することができる）
である。図３に於て、ルックアヘッド桁上げ回路の桁上
げレストア部分によって付加される遅れは２ゲートであ
り、それによって、最後のキャリーアウトビットが使用
可能になるまで入力信号の前記加算器への印加による全
遅れが３ゲートになる。この関係は、加えられるビット
の数に依存しない。多ビット加算器回路については、遅
れが従来のリプル桁上げ加算器回路の遅れより大幅に少
なくなる。しかしながら、段の数が増えるにつれて、コ
ンポーネントの数が大幅に増加する。ルックアヘッド桁
上げ論理は、従来のリプル桁上げ加算器が多ビット加算
器の段を実行するために必要な場合より多くのコンポー
ネントを必要とする。これは、より速い桁上げ伝搬には
、より高いコンポーネント密度が必要であるという考え
を示唆している。
【００２４】図４は、加算器を実行するための回路コン
ポーネントの別の実施例を示している。図４の加算器は
非常に高速であるが、図３の加算器と同様に多数のコン
ポーネントを使用する。同様に、より高速の桁上げ論理
には、より高いコンポーネント密度が必要となる。
ポーネントの別の実施例を示している。図４の加算器は
非常に高速であるが、図３の加算器と同様に多数のコン
ポーネントを使用する。同様に、より高速の桁上げ論理
には、より高いコンポーネント密度が必要となる。
【００２５】米国カリフォルニア州 ９５１２４・サン
ノゼ・ロジックドライブ ２１００に所在するジリン
クス・インコーポレイテッドから入手可能な「ザ・プロ
グラマブル・ゲート・アレイ・データ・ブック」（Ｔｈ
ｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ
Ｄａｔａ Ｂｏｏｋ ）（著作権１９８９年）の第６
−３０頁乃至６−４４頁には、従来のジリンクス・イン
コーポレイテッドのプログラマブル論理デバイスに於て
実行可能な様々な加算器及び計数器が示されている。前
記ジリンクス・インコーポレイテッドのデータブックの
上述した頁を、本明細書に於て参照することができる。 当該著作権の保持者であるジリンクス・インコーポレイ
テッドは、本願出願に関連して当該関連頁を複製するこ
とに異議は申し立てないが、全ての著作権が同社に帰属
することをここに明記する。
ノゼ・ロジックドライブ ２１００に所在するジリン
クス・インコーポレイテッドから入手可能な「ザ・プロ
グラマブル・ゲート・アレイ・データ・ブック」（Ｔｈ
ｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ
Ｄａｔａ Ｂｏｏｋ ）（著作権１９８９年）の第６
−３０頁乃至６−４４頁には、従来のジリンクス・イン
コーポレイテッドのプログラマブル論理デバイスに於て
実行可能な様々な加算器及び計数器が示されている。前
記ジリンクス・インコーポレイテッドのデータブックの
上述した頁を、本明細書に於て参照することができる。 当該著作権の保持者であるジリンクス・インコーポレイ
テッドは、本願出願に関連して当該関連頁を複製するこ
とに異議は申し立てないが、全ての著作権が同社に帰属
することをここに明記する。
【００２６】図４の加算器が、ジリンクス・インコーポ
レイテッドの前記データブックの第６−３０頁に示され
ている。図５は、同様に前記データブックの第６−３４
頁に示される計数器を示している。従来のジリンクス・
インコーポレイテッドのデバイスでは、合計値の計算に
１個の関数発生器が必要であり、かつ桁上げ関数の計算
に別個の関数発生器が必要である。一般に、２個の関数
発生器がジリンクス・インコーポレイテッドの従来のコ
ンフィグラブル論理アレイの１個の論理ブロック内に組
み込まれている。
レイテッドの前記データブックの第６−３０頁に示され
ている。図５は、同様に前記データブックの第６−３４
頁に示される計数器を示している。従来のジリンクス・
インコーポレイテッドのデバイスでは、合計値の計算に
１個の関数発生器が必要であり、かつ桁上げ関数の計算
に別個の関数発生器が必要である。一般に、２個の関数
発生器がジリンクス・インコーポレイテッドの従来のコ
ンフィグラブル論理アレイの１個の論理ブロック内に組
み込まれている。
【００２７】従って、図４及び図５双方の加算器回路で
は、他のジリンクス・インコーポレイテッドの従来の加
算器回路と同様に、加算器または計数器の各段を実行す
るために概ね１個の論理ブロックが必要である。
は、他のジリンクス・インコーポレイテッドの従来の加
算器回路と同様に、加算器または計数器の各段を実行す
るために概ね１個の論理ブロックが必要である。
【００２８】
【課題を解決するための手段】本発明によれば、コンフ
ィグラブル論理ブロックを有するプログラマブル論理デ
バイスは高速桁上げ論理を実行するための回路を備える
。この高速桁上げ論理回路は、加算器、減算器、累算器
及び桁上げ論理を使用する他の機能を実行する際に有用
である。
ィグラブル論理ブロックを有するプログラマブル論理デ
バイスは高速桁上げ論理を実行するための回路を備える
。この高速桁上げ論理回路は、加算器、減算器、累算器
及び桁上げ論理を使用する他の機能を実行する際に有用
である。
【００２９】更に、好適な実施例では、本発明によって
提供される回路が、コンフィグラブル論理アレイ内の専
用ハードウェア及び専用接続回路に具現化される。この
専用回路によって、桁上げ信号の伝搬速度及び桁上げ論
理を使用する論理関数の密度を改良することができる。 好適実施例では、桁上げ論理を使用する回路が従来技術
より約４倍高速であり、約半数の論理ブロックで実現す
ることができ、かつ汎用論理資源を他の機能のために空
けて置くことができる。また、好適実施例によって、定
数を供給するための配線回路を用いることなく変数に定
数を加算しまたは減算することが可能になる。
提供される回路が、コンフィグラブル論理アレイ内の専
用ハードウェア及び専用接続回路に具現化される。この
専用回路によって、桁上げ信号の伝搬速度及び桁上げ論
理を使用する論理関数の密度を改良することができる。 好適実施例では、桁上げ論理を使用する回路が従来技術
より約４倍高速であり、約半数の論理ブロックで実現す
ることができ、かつ汎用論理資源を他の機能のために空
けて置くことができる。また、好適実施例によって、定
数を供給するための配線回路を用いることなく変数に定
数を加算しまたは減算することが可能になる。
【００３０】本発明は、次の２つの論理的に等価な桁上
げ関数の一方をブール関数に簡単化して利用している。
げ関数の一方をブール関数に簡単化して利用している。
【００３１】
【数５】
【００３２】本発明によって供給される回路の伝搬遅れ
は、リプル桁上げ加算器よりも加えられるビットの数に
依存する程度が低く、論理ブロック毎の遅れ（２ビット
）が概ね２個のインバータの遅れである。更に、本発明
はより少ない数のコンポーネントを用いて、従来の全加
算器の桁上げ論理またはルックアヘッド桁上げ論理のい
ずれの場合より高速の桁上げ論理を達成する。本発明に
よれば、加算器は従来のリプル桁上げ加算器の遅れの半
分またはそれより少ない遅れで実行することができる。 桁上げ論理ハードウェアを汎用論理ブロックと共にコン
フィグラブル論理アレイ内に組み込んだ場合には、高速
桁上げ論理回路が隣接する論理ブロックの桁上げ入力と
桁上げ出力との間に専用配線構造を有すると好都合であ
り、それが更に性能を向上させる。
は、リプル桁上げ加算器よりも加えられるビットの数に
依存する程度が低く、論理ブロック毎の遅れ（２ビット
）が概ね２個のインバータの遅れである。更に、本発明
はより少ない数のコンポーネントを用いて、従来の全加
算器の桁上げ論理またはルックアヘッド桁上げ論理のい
ずれの場合より高速の桁上げ論理を達成する。本発明に
よれば、加算器は従来のリプル桁上げ加算器の遅れの半
分またはそれより少ない遅れで実行することができる。 桁上げ論理ハードウェアを汎用論理ブロックと共にコン
フィグラブル論理アレイ内に組み込んだ場合には、高速
桁上げ論理回路が隣接する論理ブロックの桁上げ入力と
桁上げ出力との間に専用配線構造を有すると好都合であ
り、それが更に性能を向上させる。
【００３３】
【実施例】本発明の好適実施例を図６及び図７に関連し
て説明する。
て説明する。
【００３４】図７の真理値表は、加えられる２個の単ビ
ット、キャリーインビット及びキャリーアウトビット間
の論理関係を示している。この真理値表を詳細に分析す
ることによって有効なパターンが明らかになった。Ａ及
びＢが等しい（線１、２、２、７及び８）場合には、キ
ャリーアウトＣｏｕｔビットの値がＡの値及びＢの値で
ある。他方、Ａ及びＢが等しくない場合（線３〜６）に
は、キャリーアウトＣｏｕｔビットの値がキャリーイン
Ｃｉｎビットの値である。２つの等価なブール論理式が
このパターンで表すことができる。
ット、キャリーインビット及びキャリーアウトビット間
の論理関係を示している。この真理値表を詳細に分析す
ることによって有効なパターンが明らかになった。Ａ及
びＢが等しい（線１、２、２、７及び８）場合には、キ
ャリーアウトＣｏｕｔビットの値がＡの値及びＢの値で
ある。他方、Ａ及びＢが等しくない場合（線３〜６）に
は、キャリーアウトＣｏｕｔビットの値がキャリーイン
Ｃｉｎビットの値である。２つの等価なブール論理式が
このパターンで表すことができる。
【００３５】
【数６】
【００３６】図６の回路が式（１０）を実行する。この
回路によって２つの条件が満足される。Ａ及びＢが等し
くない場合には、キャリーイン端子に於ける信号がキャ
リーアウトに送られ、かつＡ及びＢが等しい場合には、
Ａの信号が前記キャリーアウト端子に送られる。
回路によって２つの条件が満足される。Ａ及びＢが等し
くない場合には、キャリーイン端子に於ける信号がキャ
リーアウトに送られ、かつＡ及びＢが等しい場合には、
Ａの信号が前記キャリーアウト端子に送られる。
【００３７】図６に示されるように、加えられる２個の
単ビットＡ及びＢがＸＯＲゲート５１の２個の入力端子
に印加される。Ａ及びＢが等しい場合には、ＸＯＲゲー
ト５１からの低レベル出力信号がパストランジスタＴ１
をオンにし、かつパストランジスタＴ２をオフにして、
Ａからキャリーアウト端子Ｃｏｕｔへの信号の通過を可
能にする。Ａ及びＢが等しくない場合には、ＸＯＲゲー
ト５１の出力が高く、それによってパストランジスタＴ
２がオンにかつパストランジスタＴ１がオフになる。次
に、これによってキャリーイン端子Ｃｉｎ上の信号をキ
ャリーアウト端子Ｃｏｕｔに通過させることが可能にな
る。
単ビットＡ及びＢがＸＯＲゲート５１の２個の入力端子
に印加される。Ａ及びＢが等しい場合には、ＸＯＲゲー
ト５１からの低レベル出力信号がパストランジスタＴ１
をオンにし、かつパストランジスタＴ２をオフにして、
Ａからキャリーアウト端子Ｃｏｕｔへの信号の通過を可
能にする。Ａ及びＢが等しくない場合には、ＸＯＲゲー
ト５１の出力が高く、それによってパストランジスタＴ
２がオンにかつパストランジスタＴ１がオフになる。次
に、これによってキャリーイン端子Ｃｉｎ上の信号をキ
ャリーアウト端子Ｃｏｕｔに通過させることが可能にな
る。
【００３８】図８は、全加算器に於て実行される本発明
の第１実施例を示している。図２及び図８を比較するこ
とによって、上述した高速桁上げ論理によって従来のリ
プル桁上げ加算器より高速度で桁上げ信号を伝搬できる
ことが理解される。図８は、本発明により構成される全
加算器回路の１個の段を示している。桁上げ伝搬は、図
６に関して上述したように制御される。図２に示しかつ
上述したように、従来のリプル桁上げ加算器の伝搬遅れ
は、１ＡＮＤゲート＋加えられるビット対毎に１ＯＲゲ
ート＋１ＸＯＲゲートである。
の第１実施例を示している。図２及び図８を比較するこ
とによって、上述した高速桁上げ論理によって従来のリ
プル桁上げ加算器より高速度で桁上げ信号を伝搬できる
ことが理解される。図８は、本発明により構成される全
加算器回路の１個の段を示している。桁上げ伝搬は、図
６に関して上述したように制御される。図２に示しかつ
上述したように、従来のリプル桁上げ加算器の伝搬遅れ
は、１ＡＮＤゲート＋加えられるビット対毎に１ＯＲゲ
ート＋１ＸＯＲゲートである。
【００３９】対称的に、図８に示されるように、本発明
による回路の最悪の場合の遅れは、入力信号のいずれか
、この実施例ではＢｉがキャリーアウト信号に伝搬され
る際、即ち前記信号がＸＯＲゲート９１及びインバータ
９２の中を伝搬してパストランジスタ９３をオンにする
場合に生じる。これは、同時に加えられる全ビットにつ
いて生じる。トランジスタ９４のような長い一連のトラ
ンジスタの中を伝搬する桁上げ信号の伝搬遅れによって
、加算の結果を発生させるためのゲート遅れと比較して
最小限度の時間のみが付加される。図８に示されるよう
な４個の全加算器回路がカスケード接続されているなら
ば、最悪の場合に、出力信号Ｃｏｕｔが、ＸＯＲゲート
遅れプラス４個のパストランジスタに於ける非常に小さ
い伝搬遅れの後に入手可能となる。
による回路の最悪の場合の遅れは、入力信号のいずれか
、この実施例ではＢｉがキャリーアウト信号に伝搬され
る際、即ち前記信号がＸＯＲゲート９１及びインバータ
９２の中を伝搬してパストランジスタ９３をオンにする
場合に生じる。これは、同時に加えられる全ビットにつ
いて生じる。トランジスタ９４のような長い一連のトラ
ンジスタの中を伝搬する桁上げ信号の伝搬遅れによって
、加算の結果を発生させるためのゲート遅れと比較して
最小限度の時間のみが付加される。図８に示されるよう
な４個の全加算器回路がカスケード接続されているなら
ば、最悪の場合に、出力信号Ｃｏｕｔが、ＸＯＲゲート
遅れプラス４個のパストランジスタに於ける非常に小さ
い伝搬遅れの後に入手可能となる。
【００４０】図９に示されるように、長い線（おおよそ
４ビットについて４ゲート遅れ）に於て信号の品質を維
持するために、好適実施例では２ビット毎に追加の２ゲ
ート遅れがインバータＩ１０１及びＩ１０２によって追
加される。対称的に、図２に示されるような４個のカス
ケード接続された従来のリプル桁上げ全加算器の出力信
号Ｃｏｕｔは、１個のＸＯＲゲート、４個のＡＮＤゲー
ト及び４個のＯＲゲートを通過するまで（９ゲート遅れ
）使用できない。更に、図３に示されるようなルックア
ヘッド桁上げ回路が非常に高密度のコンポーネントによ
ってのみ高速での桁上げ伝搬を達成するのに対して、本
発明では、従来のリプル桁上げ加算器以上のコンポーネ
ントを必要としない。
４ビットについて４ゲート遅れ）に於て信号の品質を維
持するために、好適実施例では２ビット毎に追加の２ゲ
ート遅れがインバータＩ１０１及びＩ１０２によって追
加される。対称的に、図２に示されるような４個のカス
ケード接続された従来のリプル桁上げ全加算器の出力信
号Ｃｏｕｔは、１個のＸＯＲゲート、４個のＡＮＤゲー
ト及び４個のＯＲゲートを通過するまで（９ゲート遅れ
）使用できない。更に、図３に示されるようなルックア
ヘッド桁上げ回路が非常に高密度のコンポーネントによ
ってのみ高速での桁上げ伝搬を達成するのに対して、本
発明では、従来のリプル桁上げ加算器以上のコンポーネ
ントを必要としない。
【００４１】図９には、関数発生器、マルチプレクサ、
メモリセル及び他用途の回路を構成する際に使用される
追加の論理ゲートを有する回路に高速桁上げ論理を組み
込んだ回路が示されている。
メモリセル及び他用途の回路を構成する際に使用される
追加の論理ゲートを有する回路に高速桁上げ論理を組み
込んだ回路が示されている。
【００４２】入力端子Ｆ１及びＦ２によって、それぞれ
入力信号Ａ０及びＢ０が供給される。関数発生器Ｆ、Ｘ
ＮＯＲゲートＸ１０１、メモリセルＣＬ０、ＣＬ１、マ
ルチプレクサＭ２及び第３の入力端子Ｆ３が共働して、
前記回路を選択的に加算器または減算器として機能させ
るように動作する。図示されない記憶セルが関数発生器
Ｆからの出力信号Ｓ０を受け取るような実施例によって
、前記回路を同様に累算器または計数器として機能させ
ることができる。ＸＮＯＲゲートＸ１０１の一方の入力
がＭ２の出力であり、他方の入力がＮＯＲゲートＮ２０
１の出力である。ＮＯＲゲートＮ２０１への２個の前記
入力が、入力端子Ｆ２への信号の補数及びメモリセルＣ
Ｌ７に於ける値の補数である。前記回路が多ビット加算
器に於ける中間段として機能するために、メモリセルＣ
Ｌ７は低レベル信号をＮＯＲゲートＮ２０１に入力する
ように設定される。この結果として、ＮＯＲゲートＮ２
０１の出力が入力端子Ｆ２に於ける信号となる。
入力信号Ａ０及びＢ０が供給される。関数発生器Ｆ、Ｘ
ＮＯＲゲートＸ１０１、メモリセルＣＬ０、ＣＬ１、マ
ルチプレクサＭ２及び第３の入力端子Ｆ３が共働して、
前記回路を選択的に加算器または減算器として機能させ
るように動作する。図示されない記憶セルが関数発生器
Ｆからの出力信号Ｓ０を受け取るような実施例によって
、前記回路を同様に累算器または計数器として機能させ
ることができる。ＸＮＯＲゲートＸ１０１の一方の入力
がＭ２の出力であり、他方の入力がＮＯＲゲートＮ２０
１の出力である。ＮＯＲゲートＮ２０１への２個の前記
入力が、入力端子Ｆ２への信号の補数及びメモリセルＣ
Ｌ７に於ける値の補数である。前記回路が多ビット加算
器に於ける中間段として機能するために、メモリセルＣ
Ｌ７は低レベル信号をＮＯＲゲートＮ２０１に入力する
ように設定される。この結果として、ＮＯＲゲートＮ２
０１の出力が入力端子Ｆ２に於ける信号となる。
【００４３】前記回路がインクレメントモードまたはデ
ィクレメントモードで機能するかどうかを制御するため
に、マルチプレクサＭ２が、ＮＯＲゲートＮ２０１によ
って供給される信号がＸＮＯＲゲートＸ１０１によって
反転されるかどうかを決定する。マルチプレクサＭ２に
よって供給される値が、メモリセルＣＬ０によって制御
されるようなメモリセルＣＬ１またはＦ３によって供給
される。メモリセルＣＬ１が一般に固定値を供給するた
めに使用されるのに対して、Ｆ３は動的に変化する信号
を供給する。
ィクレメントモードで機能するかどうかを制御するため
に、マルチプレクサＭ２が、ＮＯＲゲートＮ２０１によ
って供給される信号がＸＮＯＲゲートＸ１０１によって
反転されるかどうかを決定する。マルチプレクサＭ２に
よって供給される値が、メモリセルＣＬ０によって制御
されるようなメモリセルＣＬ１またはＦ３によって供給
される。メモリセルＣＬ１が一般に固定値を供給するた
めに使用されるのに対して、Ｆ３は動的に変化する信号
を供給する。
【００４４】マルチプレクサＭ２によって前記回路がイ
ンクレメントモードで機能する場合には、信号Ｂ０がＸ
ＮＯＲゲートＸ１０１を介してＸＮＯＲゲートＸ１０３
に伝搬される。ＸＮＯＲゲートの真理値表は、ＸＮＯＲ
ゲートの一端子に於ける入力信号が、他方の入力端子に
於ける信号が高い場合に前記ＸＮＯＲゲートの出力へ送
られることを示している。従って、Ｍ２の入力が高いと
、前記桁上げ論理はインクレメントモードで機能する。
ンクレメントモードで機能する場合には、信号Ｂ０がＸ
ＮＯＲゲートＸ１０１を介してＸＮＯＲゲートＸ１０３
に伝搬される。ＸＮＯＲゲートの真理値表は、ＸＮＯＲ
ゲートの一端子に於ける入力信号が、他方の入力端子に
於ける信号が高い場合に前記ＸＮＯＲゲートの出力へ送
られることを示している。従って、Ｍ２の入力が高いと
、前記桁上げ論理はインクレメントモードで機能する。
【００４５】しかしながらマルチプレクサＭ２の出力が
低いと、信号Ｂ０はＸＮＯＲゲートＸ１０１によって反
転され、かつ前記回路の桁上げ論理はディクレメントモ
ードで機能する。更に、インクレメントモード・ディク
レメントモードを選択するための専用信号がＦ３端子に
発生する場合には、この信号が同様に関数発生器Ｆに印
加されて、関数発生器Ｆに於て実行される合計論理が同
様にそれに従ってインクレメントモードまたはディクレ
メントモードで機能する。
低いと、信号Ｂ０はＸＮＯＲゲートＸ１０１によって反
転され、かつ前記回路の桁上げ論理はディクレメントモ
ードで機能する。更に、インクレメントモード・ディク
レメントモードを選択するための専用信号がＦ３端子に
発生する場合には、この信号が同様に関数発生器Ｆに印
加されて、関数発生器Ｆに於て実行される合計論理が同
様にそれに従ってインクレメントモードまたはディクレ
メントモードで機能する。
【００４６】最初に前記回路が加算器としてまたはイン
クレメンタとして使用されているか、及びマルチプレク
サＭ２によって高レベルの信号が供給され、それによっ
て入力Ｂ０がＸＮＯＲゲートＸ１０３の入力に送られて
いるかを考える。
クレメンタとして使用されているか、及びマルチプレク
サＭ２によって高レベルの信号が供給され、それによっ
て入力Ｂ０がＸＮＯＲゲートＸ１０３の入力に送られて
いるかを考える。
【００４７】第２群のメモリセルＣＬ２〜ＣＬ５及びＣ
Ｌ７が一体的に機能して、図９の回路に幾つかの機能を
実行させることができる。この回路が多ビット加算器の
中間段として動作するために、メモリセルＣＬ３、ＣＬ
４ＣＬ５が高レベルに設定される。このようにして、Ｘ
１０３及びＩ１０４の組合わせが図８のＸＯＲゲート９
１と等価のＸＯＲゲートとして機能し、それによってＸ
ＮＯＲゲートＸ１０３の出力がインバータＩ１０４の中
を通過する。メモリセルＣＬ４を高レベルに設定するこ
とによって、端子Ｆ１からの信号が線１０５上に供給さ
れる。このような構成では、図９のＦ段が図６及び図８
の桁上げ回路と等価である。端子Ｆ１からの信号は、図
８のトランジスタ９３と等価であるトランジスタＴ１０
２がＢ０と等しいＡ０に応答してオンになった場合に、
キャリーインＣｉに伝搬する。メモリセルＣＬ５を高レ
ベルに設定することによって、メモリセルＣＬ７に於け
る値が同時に線１０５に伝搬することが回避される。
Ｌ７が一体的に機能して、図９の回路に幾つかの機能を
実行させることができる。この回路が多ビット加算器の
中間段として動作するために、メモリセルＣＬ３、ＣＬ
４ＣＬ５が高レベルに設定される。このようにして、Ｘ
１０３及びＩ１０４の組合わせが図８のＸＯＲゲート９
１と等価のＸＯＲゲートとして機能し、それによってＸ
ＮＯＲゲートＸ１０３の出力がインバータＩ１０４の中
を通過する。メモリセルＣＬ４を高レベルに設定するこ
とによって、端子Ｆ１からの信号が線１０５上に供給さ
れる。このような構成では、図９のＦ段が図６及び図８
の桁上げ回路と等価である。端子Ｆ１からの信号は、図
８のトランジスタ９３と等価であるトランジスタＴ１０
２がＢ０と等しいＡ０に応答してオンになった場合に、
キャリーインＣｉに伝搬する。メモリセルＣＬ５を高レ
ベルに設定することによって、メモリセルＣＬ７に於け
る値が同時に線１０５に伝搬することが回避される。
【００４８】メモリセルＣＬ３を低レベルに設定するこ
とによって、トランジスタＴ１０１及びＴ１０２がメモ
リセルＣＬ２内の信号によって制御されるようにする。 ＣＬ２が高レベルであれば、トランジスタＴ１０１がオ
ンになり、Ｃｉ−１をＣｉに伝搬させる。このようなメ
モリセルＣＬ２及びＣＬ３の構成によって、桁上げ信号
Ｃｉ−１はＦ段の前記桁上げ論理をスキップすることが
できる。このように特定の段の桁上げ論理をスキップす
ることは、レイアウト上の制限によって加算器または計
数器等に於ける段以外の何かのために使用されるべき論
理ブロックの特定の段が必要な場合に有用なことがある
。
とによって、トランジスタＴ１０１及びＴ１０２がメモ
リセルＣＬ２内の信号によって制御されるようにする。 ＣＬ２が高レベルであれば、トランジスタＴ１０１がオ
ンになり、Ｃｉ−１をＣｉに伝搬させる。このようなメ
モリセルＣＬ２及びＣＬ３の構成によって、桁上げ信号
Ｃｉ−１はＦ段の前記桁上げ論理をスキップすることが
できる。このように特定の段の桁上げ論理をスキップす
ることは、レイアウト上の制限によって加算器または計
数器等に於ける段以外の何かのために使用されるべき論
理ブロックの特定の段が必要な場合に有用なことがある
。
【００４９】メモリセルＣＬ３が低レベルのままでメモ
リセルＣＬ２が低レベルに設定されたならば、トランジ
スタＴ１０１がオフになりかつトランジスタＴ１０２が
オンになる。トランジスタＴ１０２がオンのとき、線１
０５上の信号はＣｉに伝搬される。線１０５上の信号は
、インバータＩ１０５、Ｉ１０６と共に３対１マルチプ
レクサＭ１０１を形成するメモリセルＣＬ４、ＣＬ５及
びＣＬ７によって制御される。マルチプレクサＭ１０１
は、３個の信号、即ち端子Ｆ１上の信号、端子Ｆ３上の
信号の補数Ｆ３＊（ここで、Ｆ３＊は便宜上
リセルＣＬ２が低レベルに設定されたならば、トランジ
スタＴ１０１がオフになりかつトランジスタＴ１０２が
オンになる。トランジスタＴ１０２がオンのとき、線１
０５上の信号はＣｉに伝搬される。線１０５上の信号は
、インバータＩ１０５、Ｉ１０６と共に３対１マルチプ
レクサＭ１０１を形成するメモリセルＣＬ４、ＣＬ５及
びＣＬ７によって制御される。マルチプレクサＭ１０１
は、３個の信号、即ち端子Ｆ１上の信号、端子Ｆ３上の
信号の補数Ｆ３＊（ここで、Ｆ３＊は便宜上
【００５０
】
】
【外１】
【００５１】を置き換えたものである。）、またはメモ
リセルＣＬ７内の信号のいずれが線１０５上の供給され
るかを制御する。ここで、Ｆ３の信号をマルチプレクサ
Ｍ２またはマルチプレクサＭ１０１によって使用できる
点に注意する。
リセルＣＬ７内の信号のいずれが線１０５上の供給され
るかを制御する。ここで、Ｆ３の信号をマルチプレクサ
Ｍ２またはマルチプレクサＭ１０１によって使用できる
点に注意する。
【００５２】先に述べたように、前記Ｆ段が多ビット加
算器に於ける中間段として動作する場合、メモリセルは
端子Ｆ１の信号を線１０５に供給するようにプログラム
される。更に、線Ｆ１及びＦ２への入力Ａ０及びＢ０の
関数であるように設定されるＸＮＯＲゲートＦ１０３に
よって供給される値によってキャリーイン信号Ｃｉ−１
またはＦ１上の値のいずれが伝搬されるかが決定される
ように、ＣＬ３が高レベルに設定される。
算器に於ける中間段として動作する場合、メモリセルは
端子Ｆ１の信号を線１０５に供給するようにプログラム
される。更に、線Ｆ１及びＦ２への入力Ａ０及びＢ０の
関数であるように設定されるＸＮＯＲゲートＦ１０３に
よって供給される値によってキャリーイン信号Ｃｉ−１
またはＦ１上の値のいずれが伝搬されるかが決定される
ように、ＣＬ３が高レベルに設定される。
【００５３】前記Ｆ段が多ビット加算器の最下位ビット
を加えるためには、論理０をＣａｒｒｙ−ＩｎＴまたは
Ｃａｒｒｙ−ＩｎＢの一方に供給しかつメモリセルＭＣ
が前記信号を伝搬するように設定することによって、前
記キャリーインを０にプリセットすることができる。こ
の論理０信号の発生については、図１０を用いて以下に
説明する。
を加えるためには、論理０をＣａｒｒｙ−ＩｎＴまたは
Ｃａｒｒｙ−ＩｎＢの一方に供給しかつメモリセルＭＣ
が前記信号を伝搬するように設定することによって、前
記キャリーインを０にプリセットすることができる。こ
の論理０信号の発生については、図１０を用いて以下に
説明する。
【００５４】これに代えて、前記Ｇ段のキャリーイン信
号Ｃｉをプリセットするために、端子Ｆ３＊の信号、メ
モリセルＣＬ７の信号または端子Ｆ１の信号のいずれか
を使用することができる。信号Ｆ３＊は、メモリセルＣ
Ｌ５を高レベルにかつＣＬ４を低レベルに設定すること
によって線１０５上に供給されるように選択され、かつ
ＣＬ７の信号はＣＬ４及びＣＬ５双方を低レベルに設定
することによって選択される。また、Ｆ１入力端子は、
最低次ビットが前記Ｇ段で計算される場合に、Ｇｉ信号
をプリセットするために使用することができる。Ｆ１は
、Ｆ関数発生器へのＦ１入力が必要とされない場合に使
用することができる。Ｆ１をＣｉをプリセットするため
の入力として用いるためには、高レベル信号がメモリセ
ルＣＬ４及びＣＬ５に記憶される。更に、メモリセルＣ
Ｌ３が低レベルに設定されかつＣＬ２が低レベルに設定
されて、トランジスタＴ１０１をオフにしかつトランジ
スタＴ１０２をオンにすることによって、線１０５上の
信号がＣｉに伝搬する。
号Ｃｉをプリセットするために、端子Ｆ３＊の信号、メ
モリセルＣＬ７の信号または端子Ｆ１の信号のいずれか
を使用することができる。信号Ｆ３＊は、メモリセルＣ
Ｌ５を高レベルにかつＣＬ４を低レベルに設定すること
によって線１０５上に供給されるように選択され、かつ
ＣＬ７の信号はＣＬ４及びＣＬ５双方を低レベルに設定
することによって選択される。また、Ｆ１入力端子は、
最低次ビットが前記Ｇ段で計算される場合に、Ｇｉ信号
をプリセットするために使用することができる。Ｆ１は
、Ｆ関数発生器へのＦ１入力が必要とされない場合に使
用することができる。Ｆ１をＣｉをプリセットするため
の入力として用いるためには、高レベル信号がメモリセ
ルＣＬ４及びＣＬ５に記憶される。更に、メモリセルＣ
Ｌ３が低レベルに設定されかつＣＬ２が低レベルに設定
されて、トランジスタＴ１０１をオフにしかつトランジ
スタＴ１０２をオンにすることによって、線１０５上の
信号がＣｉに伝搬する。
【００５５】３対１マルチプレクサＭ１０１の一部分と
して機能することに加えて、メモリセルＣＬ７は、ＮＯ
ＲゲートＮ２０１及びＮ２０２への一方の入力を制御す
る。前記Ｆ段が端子Ｆ１及びＦ２に値Ａ０及びＢ０を加
えるための多ビット加算器に於ける中間段として機能す
るためには、メモリセルＣＬ７を高レベルに設定するこ
とによって、ＮＯＲゲートＮ２０１の出力が入力端子Ｆ
２への信号となる。Ｆ１の入力値Ａ０に定数を加えるた
めに、メモリセルＣＬ７が低レベルに設定される。これ
がＮＯＲゲートＮ２０１の入力を高レベルにし、それに
よってＮ２０１の出力が低レベルになり、かつマルチプ
レクサＭ２によって加数が選択されるようになる。
して機能することに加えて、メモリセルＣＬ７は、ＮＯ
ＲゲートＮ２０１及びＮ２０２への一方の入力を制御す
る。前記Ｆ段が端子Ｆ１及びＦ２に値Ａ０及びＢ０を加
えるための多ビット加算器に於ける中間段として機能す
るためには、メモリセルＣＬ７を高レベルに設定するこ
とによって、ＮＯＲゲートＮ２０１の出力が入力端子Ｆ
２への信号となる。Ｆ１の入力値Ａ０に定数を加えるた
めに、メモリセルＣＬ７が低レベルに設定される。これ
がＮＯＲゲートＮ２０１の入力を高レベルにし、それに
よってＮ２０１の出力が低レベルになり、かつマルチプ
レクサＭ２によって加数が選択されるようになる。
【００５６】メモリセルＣＬ０によって、ＸＮＯＲゲー
トＸ１０３によって端子Ｆ１のＡ０に加えられるべき出
力を発生させるために、ＸＮＯＲゲートＸ１０１にメモ
リセルＣＬ１の値またはＦ３の値のいずれを印加するか
を、マルチプレクサＭ２が決定するようにすることがで
きる。従って、メモリセルＣＬ７を低レベルにプログラ
ムすることによって、図示されない他の論理回路に信号
を搬送するために必要とされ、端子Ｆ２が接続される接
続資源を用いることを必要とせずに、或るビットを入力
値に加えられる定数値にプログラムすることができる。
トＸ１０３によって端子Ｆ１のＡ０に加えられるべき出
力を発生させるために、ＸＮＯＲゲートＸ１０１にメモ
リセルＣＬ１の値またはＦ３の値のいずれを印加するか
を、マルチプレクサＭ２が決定するようにすることがで
きる。従って、メモリセルＣＬ７を低レベルにプログラ
ムすることによって、図示されない他の論理回路に信号
を搬送するために必要とされ、端子Ｆ２が接続される接
続資源を用いることを必要とせずに、或るビットを入力
値に加えられる定数値にプログラムすることができる。
【００５７】図９に於けるメモリセルの全ての論理値の
組合わせが受け入れ可能な訳ではない。例えば、マルチ
プレクサＭ１０１内に於て、メモリセルＣＬ４が高レベ
ルでありかつメモリセルＣＬ５が低レベルであれば、高
低両信号が同時に線１０５に供給され得るので、コンテ
ンションの可能性がある。このようなコンテンションを
防止するために、前記メモリセルをプログラムするため
のソフトウェアは、このような組合わせを防止するよう
にプログラムすることができる。これに代えて、別のメ
モリセルを追加して、線１０５に供給されるべき２個の
信号のいずれか一方のみを選択することができる。
組合わせが受け入れ可能な訳ではない。例えば、マルチ
プレクサＭ１０１内に於て、メモリセルＣＬ４が高レベ
ルでありかつメモリセルＣＬ５が低レベルであれば、高
低両信号が同時に線１０５に供給され得るので、コンテ
ンションの可能性がある。このようなコンテンションを
防止するために、前記メモリセルをプログラムするため
のソフトウェアは、このような組合わせを防止するよう
にプログラムすることができる。これに代えて、別のメ
モリセルを追加して、線１０５に供給されるべき２個の
信号のいずれか一方のみを選択することができる。
【００５８】上述したように、それぞれに多ビット加算
器の１ビットを表わすＦ段及びＧ段の２個の段が、図９
に示されるように一体的にカスケード接続されている。 好適実施例では、論理ブロックがこのようなカスケード
接続された２個の段を有する。即ち単一の論理ブロック
が、桁上げ論理を使用する多ビット機能に於ける２ビッ
トを実行することができる。これが、桁上げ論理を使用
する機能を実行するのに必要なコンポーネントの密度に
於ける顕著な改良点である。対称的に、図５に示される
ように、従来の回路に於ては多ビット計数器が論理ブロ
ック毎に１ビットのみの密度で具体化されている。
器の１ビットを表わすＦ段及びＧ段の２個の段が、図９
に示されるように一体的にカスケード接続されている。 好適実施例では、論理ブロックがこのようなカスケード
接続された２個の段を有する。即ち単一の論理ブロック
が、桁上げ論理を使用する多ビット機能に於ける２ビッ
トを実行することができる。これが、桁上げ論理を使用
する機能を実行するのに必要なコンポーネントの密度に
於ける顕著な改良点である。対称的に、図５に示される
ように、従来の回路に於ては多ビット計数器が論理ブロ
ック毎に１ビットのみの密度で具体化されている。
【００５９】図９のＧ段に関して、該Ｇ段のマルチプレ
クサＭ３が、Ｆ段のキャリーアウト信号Ｃｉを、２個の
インバータＩ１０７及びＩ１０８を介して緩衝された後
に受け取る。加算器に於ては、キャリーアウト信号Ｃｉ
がＧ関数発生器内でそれぞれ端子Ｇ４及びＧ１に存在す
る加数Ａ１及びＢ１と結合されて、合計ビットＳ１を計
算する。また、前記Ｆ段のキャリーアウト信号Ｃｉは、
前記Ｇ段の桁上げ論理の構成条件に従って、トランジス
タＴ１０３によって前記Ｇ段のキャリーアウトＣｉ＋１
に伝搬されるように使用することができる。
クサＭ３が、Ｆ段のキャリーアウト信号Ｃｉを、２個の
インバータＩ１０７及びＩ１０８を介して緩衝された後
に受け取る。加算器に於ては、キャリーアウト信号Ｃｉ
がＧ関数発生器内でそれぞれ端子Ｇ４及びＧ１に存在す
る加数Ａ１及びＢ１と結合されて、合計ビットＳ１を計
算する。また、前記Ｆ段のキャリーアウト信号Ｃｉは、
前記Ｇ段の桁上げ論理の構成条件に従って、トランジス
タＴ１０３によって前記Ｇ段のキャリーアウトＣｉ＋１
に伝搬されるように使用することができる。
【００６０】前記Ｇ段の大部分の桁上げ論理は前記Ｆ段
の桁上げ論理と同一である。例えば、前記Ｇ段のＸＮＯ
ＲゲートＸ１０２は、前記Ｆ段のＸＮＯＲゲートＸ１０
１と相似的に機能し、かつ同じマルチプレクサＭ２の出
力により制御されて、前記Ｇ段が一方に於て加算器即ち
インクレメンタとして機能するか、または他方に於て減
算器即ちディクレメンタとして機能するかを決定する。 更に、前記Ｇ段のＮＯＲゲートＮ２０２が、一方の入力
がメモリセルＣＬ７により制御されて前記Ｇ段の入力端
子に結合された配線資源を用いることを必要とすること
なく前記Ｇ段の加数を定数にし得るような場合に、前記
Ｆ段のＮＯＲゲートＮ２０１として機能する。
の桁上げ論理と同一である。例えば、前記Ｇ段のＸＮＯ
ＲゲートＸ１０２は、前記Ｆ段のＸＮＯＲゲートＸ１０
１と相似的に機能し、かつ同じマルチプレクサＭ２の出
力により制御されて、前記Ｇ段が一方に於て加算器即ち
インクレメンタとして機能するか、または他方に於て減
算器即ちディクレメンタとして機能するかを決定する。 更に、前記Ｇ段のＮＯＲゲートＮ２０２が、一方の入力
がメモリセルＣＬ７により制御されて前記Ｇ段の入力端
子に結合された配線資源を用いることを必要とすること
なく前記Ｇ段の加数を定数にし得るような場合に、前記
Ｆ段のＮＯＲゲートＮ２０１として機能する。
【００６１】しかしながら、前記Ｆ段に於けるメモリセ
ルＣＬ２及びＣＬ３の代わりに、前記Ｇ段は唯１個のメ
モリセルＣＬ６を有する。メモリセルＣＬ６は、メモリ
セルＣＬ３と同様に機能し、前記Ｇ段が多ビット加算器
に於ける中間段として機能するか、または桁上げ信号が
前記Ｇ段の桁上げ論理をバイパスするかどうかを制御す
る。メモリセルＣＬ６が高レベルの場合には、トランジ
スタＴ１０５がオンになり、前記Ｇ段が多ビット加算器
に於ける中間段として機能する。メモリセルＣＬ６が低
レベルであって、レベル信号をトランジスタＴ１０６を
介してインバータＩ１１０に印加させる場合には、Ｔ１
０３がオンになりかつトランジスタＴ１０４がオフにな
る。トランジスタＴ１０３をオンにすることによって、
Ｃｉに於ける桁上げ信号は前記Ｇ段の桁上げ論理にバイ
パスできるようになる。前記Ｆ段の場合のように、前記
Ｇ段または或る論理ブロックに於ける他のいずれかの特
定の段をバイパスするならば、前記Ｇ段を異なる機能に
使用するような設計レイアウトが必要である。
ルＣＬ２及びＣＬ３の代わりに、前記Ｇ段は唯１個のメ
モリセルＣＬ６を有する。メモリセルＣＬ６は、メモリ
セルＣＬ３と同様に機能し、前記Ｇ段が多ビット加算器
に於ける中間段として機能するか、または桁上げ信号が
前記Ｇ段の桁上げ論理をバイパスするかどうかを制御す
る。メモリセルＣＬ６が高レベルの場合には、トランジ
スタＴ１０５がオンになり、前記Ｇ段が多ビット加算器
に於ける中間段として機能する。メモリセルＣＬ６が低
レベルであって、レベル信号をトランジスタＴ１０６を
介してインバータＩ１１０に印加させる場合には、Ｔ１
０３がオンになりかつトランジスタＴ１０４がオフにな
る。トランジスタＴ１０３をオンにすることによって、
Ｃｉに於ける桁上げ信号は前記Ｇ段の桁上げ論理にバイ
パスできるようになる。前記Ｆ段の場合のように、前記
Ｇ段または或る論理ブロックに於ける他のいずれかの特
定の段をバイパスするならば、前記Ｇ段を異なる機能に
使用するような設計レイアウトが必要である。
【００６２】前記Ｇ段に於けるマルチプレクサＭ３及び
Ｍ４が接続され、かつ前記Ｆ段のマルチプレクサＭ１及
びＭ２と異なるように使用される。前記Ｆ段のマルチプ
レクサＭ２は、該Ｆ段の桁上げ論理に加えてＧ段の桁上
げ論理がインクレメント・モードまたはディクレメント
・モードで動作するかどうかを制御する。しかしながら
、前記Ｇ段はそれ自体が、好適実施例に於て、関数発生
器Ｇに於ける合計論理がインクレメント・モードまたは
ディクレメント・モードで実行するかどうかを制御する
マルチプレクサＭ４を有する。マルチプレクサＭ４は、
このように合計論理を制御するように結線されているが
、これはその入力の一方即ちＧ３が、Ｆ関数発生器のイ
ンクレメント・モード／ディクレメント・モードを制御
する対応する入力Ｆ３と同様に、図示されない同じ接続
回路に接続されているからである。
Ｍ４が接続され、かつ前記Ｆ段のマルチプレクサＭ１及
びＭ２と異なるように使用される。前記Ｆ段のマルチプ
レクサＭ２は、該Ｆ段の桁上げ論理に加えてＧ段の桁上
げ論理がインクレメント・モードまたはディクレメント
・モードで動作するかどうかを制御する。しかしながら
、前記Ｇ段はそれ自体が、好適実施例に於て、関数発生
器Ｇに於ける合計論理がインクレメント・モードまたは
ディクレメント・モードで実行するかどうかを制御する
マルチプレクサＭ４を有する。マルチプレクサＭ４は、
このように合計論理を制御するように結線されているが
、これはその入力の一方即ちＧ３が、Ｆ関数発生器のイ
ンクレメント・モード／ディクレメント・モードを制御
する対応する入力Ｆ３と同様に、図示されない同じ接続
回路に接続されているからである。
【００６３】前記Ｇ段のマルチプレクサＭ３及びＭ４の
他の入力は、同時に必要とされる信号が同じマルチプレ
クサに入力されないように分配される。多ビット加算器
に於ける中間段として動作させるために、前記Ｇ関数発
生器は、インクレメント・モードまたはディクレメント
・モードでの動作を制御する信号、及びより下位のビッ
トからのキャリーアウト信号の双方を必要とする。即ち
、Ｆ３に印加されるインクレメント／ディクレメント・
モード信号は、同様に入力Ｇ３を介してマルチプレクサ
Ｍ４に印加され、かつ下位ビットからの前記キャリーア
ウト信号が、マルチプレクサＭ３に送られて、両信号を
同時にＧ関数発生器に於て使用可能にする。
他の入力は、同時に必要とされる信号が同じマルチプレ
クサに入力されないように分配される。多ビット加算器
に於ける中間段として動作させるために、前記Ｇ関数発
生器は、インクレメント・モードまたはディクレメント
・モードでの動作を制御する信号、及びより下位のビッ
トからのキャリーアウト信号の双方を必要とする。即ち
、Ｆ３に印加されるインクレメント／ディクレメント・
モード信号は、同様に入力Ｇ３を介してマルチプレクサ
Ｍ４に印加され、かつ下位ビットからの前記キャリーア
ウト信号が、マルチプレクサＭ３に送られて、両信号を
同時にＧ関数発生器に於て使用可能にする。
【００６４】更に、後述するようにオーバフローを検出
するためには信号Ｃｉ及びＣｉ−１を比較しなければな
らず、そのためにそれらが同時に使用可能でなければな
らない。従って、信号ＣｉがマルチプレクサＭ３に入力
され、かつ信号Ｃｉ−１が他のマルチプレクサＭ４に入
力されることによって、双方共前記Ｇ関数発生器へ入力
されるように使用可能にすることができる。
するためには信号Ｃｉ及びＣｉ−１を比較しなければな
らず、そのためにそれらが同時に使用可能でなければな
らない。従って、信号ＣｉがマルチプレクサＭ３に入力
され、かつ信号Ｃｉ−１が他のマルチプレクサＭ４に入
力されることによって、双方共前記Ｇ関数発生器へ入力
されるように使用可能にすることができる。
【００６５】一体的にカスケード接続された２個の段か
らなる図９の前記回路は、更に先のブロックで実行され
た最上位ビットを処理する際に於けるオーバフローを前
記Ｇ段に於て検出する機能を有する。符号ビットの桁上
げが最上位ビットの桁上げと異なることを認識すること
によってオーバフローを検出することは、当業者にとっ
て周知である。即ち、オーバフロー状態を検出すること
は、符号ビットの桁上げのＸＯＲ関数を計算することに
よって実行することができる。
らなる図９の前記回路は、更に先のブロックで実行され
た最上位ビットを処理する際に於けるオーバフローを前
記Ｇ段に於て検出する機能を有する。符号ビットの桁上
げが最上位ビットの桁上げと異なることを認識すること
によってオーバフローを検出することは、当業者にとっ
て周知である。即ち、オーバフロー状態を検出すること
は、符号ビットの桁上げのＸＯＲ関数を計算することに
よって実行することができる。
【００６６】図９に示す回路では、上位ビットの桁上げ
がＣｉ−１即ち前記Ｆ段へのキャリーインに現れ、かつ
前記Ｆ段へのＡ０及びＢ０信号と前記Ｃｉ−１信号との
関数である符号ビットの桁上げがＣｉ即ち前記Ｆ段への
キャリーアウトに現れる。Ｃｉ−１は、インバータＩ１
２０及びＩ１２１を下位してＧ段のマルチプレクサＭ４
に送られる。Ｃｉは、インバータＩ１０７及びＩ１０８
を介して前記Ｇ段のマルチプレクサＭ３に送られる。図
９の前記回路をオーバフローを検出するように構成する
ために、マルチプレクサＭ３がＣｉをＧ関数発生器に送
り、かつマルチプレクサＭ４が前記Ｇ関数発生器にＣｉ
−１を送るようにプログラムされる。前記Ｇ関数発生器
は、後述するようにオーバフロー検出信号であるＣｉ及
びＣｉ−１のＸＯＲ関数を計算するようにプログラムさ
れる。
がＣｉ−１即ち前記Ｆ段へのキャリーインに現れ、かつ
前記Ｆ段へのＡ０及びＢ０信号と前記Ｃｉ−１信号との
関数である符号ビットの桁上げがＣｉ即ち前記Ｆ段への
キャリーアウトに現れる。Ｃｉ−１は、インバータＩ１
２０及びＩ１２１を下位してＧ段のマルチプレクサＭ４
に送られる。Ｃｉは、インバータＩ１０７及びＩ１０８
を介して前記Ｇ段のマルチプレクサＭ３に送られる。図
９の前記回路をオーバフローを検出するように構成する
ために、マルチプレクサＭ３がＣｉをＧ関数発生器に送
り、かつマルチプレクサＭ４が前記Ｇ関数発生器にＣｉ
−１を送るようにプログラムされる。前記Ｇ関数発生器
は、後述するようにオーバフロー検出信号であるＣｉ及
びＣｉ−１のＸＯＲ関数を計算するようにプログラムさ
れる。
【００６７】また、図９の前記回路はディクレメント・
モードで動作することができる。ディクレメント・モー
ドでは、前記回路が、変数から定数を減算することを含
め、計数器を減少させ即ち減算を実行することができる
。
モードで動作することができる。ディクレメント・モー
ドでは、前記回路が、変数から定数を減算することを含
め、計数器を減少させ即ち減算を実行することができる
。
【００６８】減算を実行するための幾つかのモードを、
図９の回路について使用することができる。減算のため
の３つの共通なモードは、２での補数と１の補数と符号
の大きさである。
図９の回路について使用することができる。減算のため
の３つの共通なモードは、２での補数と１の補数と符号
の大きさである。
【００６９】減算の２での補数モードが使用されるよう
になっている場合には、最下位ビットのキャリーインビ
ットが論理１にプリセットされる。前記最下位ビットが
前記Ｆ段によって供給されるようになっている場合には
、前記最下位ビットの前記キャリーインがＣａｒｒｙ
ＩｎＴまたはＣａｒｒｙ ＩｎＢを介してプリセットさ
れ、かつメモリセルＭＣが信号をＣｉ−１に伝搬するよ
うに設定される。 前記Ｆ段のＣａｒｒｙ ＩｎＢまたはＣａｒｒｙ Ｉｎ
Ｔにプリセット信号を印加するために、前記プリセット
信号は別の論理回路の前記Ｆ段に於て発生され、かつ図
１０乃至図１２に関連して後述する手段によって最下位
ビットの前記Ｆ段に接続される。前記信号は、上述した
ようにＦ段に於て発生され、かつトランジスタＴ１０３
をオンにしかつトランジスタＴ１０４をオフにすること
によって、次の論理ブロックに前記Ｇ段を介して送るこ
とができる。このように、プリセット信号を発生するた
めに使用される当該論理ブロックの前記Ｇ段に於ける桁
上げ論理がバイパスされる。
になっている場合には、最下位ビットのキャリーインビ
ットが論理１にプリセットされる。前記最下位ビットが
前記Ｆ段によって供給されるようになっている場合には
、前記最下位ビットの前記キャリーインがＣａｒｒｙ
ＩｎＴまたはＣａｒｒｙ ＩｎＢを介してプリセットさ
れ、かつメモリセルＭＣが信号をＣｉ−１に伝搬するよ
うに設定される。 前記Ｆ段のＣａｒｒｙ ＩｎＢまたはＣａｒｒｙ Ｉｎ
Ｔにプリセット信号を印加するために、前記プリセット
信号は別の論理回路の前記Ｆ段に於て発生され、かつ図
１０乃至図１２に関連して後述する手段によって最下位
ビットの前記Ｆ段に接続される。前記信号は、上述した
ようにＦ段に於て発生され、かつトランジスタＴ１０３
をオンにしかつトランジスタＴ１０４をオフにすること
によって、次の論理ブロックに前記Ｇ段を介して送るこ
とができる。このように、プリセット信号を発生するた
めに使用される当該論理ブロックの前記Ｇ段に於ける桁
上げ論理がバイパスされる。
【００７０】別の実施例では、最下位ビットが２での補
数減算に於ける前記Ｇ段によって供給されるようになっ
ている場合に、トランジスタＴ１０１がオフにされかつ
トランジスタＴ１０２がオンに（メモリセルＣＬ３及び
ＣＬ２を低レベルに設定することによって）され、それ
によってマルチプレクサＭ１０１の３個の入力のいずれ
かをＣｉを論理１にプリセットするために使用すること
ができる。マルチプレクサＭ１０１は、低レベル信号を
Ｆ３に印加しかつメモリセルＣＬ５を高レベルに、ＣＬ
４を低レベルに設定することによってＦ３端子を介して
前記論理１を供給することができる。マルチプレクサＭ
１０１は、メモリセルＣＬ７を高レベルに、ＣＬ５を低
レベルにかつＣＬ４を低レベルに設定することによって
、メモリセルＣＬ７内に記憶された値として論理１を供
給することができる。マルチプレクサＭは１０１は、高
レベル信号を端子Ｆ１に印加しかつメモリセルＣＬ５及
びＣＬ４を高レベルに設定することによって、Ｆ１入力
端子を介して論理１を供給することがてきる。
数減算に於ける前記Ｇ段によって供給されるようになっ
ている場合に、トランジスタＴ１０１がオフにされかつ
トランジスタＴ１０２がオンに（メモリセルＣＬ３及び
ＣＬ２を低レベルに設定することによって）され、それ
によってマルチプレクサＭ１０１の３個の入力のいずれ
かをＣｉを論理１にプリセットするために使用すること
ができる。マルチプレクサＭ１０１は、低レベル信号を
Ｆ３に印加しかつメモリセルＣＬ５を高レベルに、ＣＬ
４を低レベルに設定することによってＦ３端子を介して
前記論理１を供給することができる。マルチプレクサＭ
１０１は、メモリセルＣＬ７を高レベルに、ＣＬ５を低
レベルにかつＣＬ４を低レベルに設定することによって
、メモリセルＣＬ７内に記憶された値として論理１を供
給することができる。マルチプレクサＭは１０１は、高
レベル信号を端子Ｆ１に印加しかつメモリセルＣＬ５及
びＣＬ４を高レベルに設定することによって、Ｆ１入力
端子を介して論理１を供給することがてきる。
【００７１】１の補数減算または符号の大きさ減算を実
行する際に、最下位ビットのキャリーインが通常論理１
にプリセットされる。１の補数減算の場合には、符号ビ
ットのキャリーアウトが最下位ビットに加えられて最終
的な答えを発生するようにしなければならない。これは
、最下位ビットのキャリーインをプリセットするよりも
むしろ、前記符号ビットのキャリーアウト端子を最下位
ビットのキャリーイン端子に接続することによって実行
することができる。これに代えて、前記符号ビットのキ
ャリーアウトを発生した合計に加えることができる。 最下位ビットが前記Ｆ段で計算されるようになっている
場合には、論理０をＣａｒｒｙ ＩｎＴまたはＣａｒｒ
ｙＩｎＢに論理０を印加しかつ前記信号をＣｉ−１に伝
搬するようにメモリセルＭＣを設定することによって、
キャリーインＣｉ＋１が０にプリセットされる。最下位
ビットが前記Ｇ段で計算されるようになっている場合に
は、キャリーインＣｉを上述したようにマルチプレクサ
Ｍ１０１の３つの経路の中の１つを介して０にプリセッ
トする。前記Ｆ３端子を介して論理０を供給するために
、高レベル信号がＦ３（反転されているので）に印加さ
れる。メモリセルＣＬ７を介して論理信号を供給するた
めに、論理０がＣＬ７にロードされる。Ｆ１を介して論
理０を供給するために、低レベル信号がＦ１に印加され
る。
行する際に、最下位ビットのキャリーインが通常論理１
にプリセットされる。１の補数減算の場合には、符号ビ
ットのキャリーアウトが最下位ビットに加えられて最終
的な答えを発生するようにしなければならない。これは
、最下位ビットのキャリーインをプリセットするよりも
むしろ、前記符号ビットのキャリーアウト端子を最下位
ビットのキャリーイン端子に接続することによって実行
することができる。これに代えて、前記符号ビットのキ
ャリーアウトを発生した合計に加えることができる。 最下位ビットが前記Ｆ段で計算されるようになっている
場合には、論理０をＣａｒｒｙ ＩｎＴまたはＣａｒｒ
ｙＩｎＢに論理０を印加しかつ前記信号をＣｉ−１に伝
搬するようにメモリセルＭＣを設定することによって、
キャリーインＣｉ＋１が０にプリセットされる。最下位
ビットが前記Ｇ段で計算されるようになっている場合に
は、キャリーインＣｉを上述したようにマルチプレクサ
Ｍ１０１の３つの経路の中の１つを介して０にプリセッ
トする。前記Ｆ３端子を介して論理０を供給するために
、高レベル信号がＦ３（反転されているので）に印加さ
れる。メモリセルＣＬ７を介して論理信号を供給するた
めに、論理０がＣＬ７にロードされる。Ｆ１を介して論
理０を供給するために、低レベル信号がＦ１に印加され
る。
【００７２】２での補数及び１の補数の減算双方に於て
、マルチプレクサＭ２の出力は低く設定されなければな
らない。符号の大きさ減算については、マルチプレクサ
Ｍ２の出力が、減算されるべき２個の数の符号が同じで
あるかどうかに依存する。符号の大きさ減算では、マル
チプレクサＭ２の出力が、前記２個の数が同じ符号であ
るならば低レベルに設定される。マルチプレクサＭ２の
出力は、前記２個の数が反対の符号である場合には高い
レベルに設定される。
、マルチプレクサＭ２の出力は低く設定されなければな
らない。符号の大きさ減算については、マルチプレクサ
Ｍ２の出力が、減算されるべき２個の数の符号が同じで
あるかどうかに依存する。符号の大きさ減算では、マル
チプレクサＭ２の出力が、前記２個の数が同じ符号であ
るならば低レベルに設定される。マルチプレクサＭ２の
出力は、前記２個の数が反対の符号である場合には高い
レベルに設定される。
【００７３】別の実施例の多ビット加算器が図１０に記
載されている。ここでは、図９に示されるような回路を
それぞれ構成するブロック１〜４からなる順序アレイが
、図９ではＣｉ＋１及び図１０では各論理ブロックにつ
いてＣａｒｒｙ Ｏｕｔ を付したキャリーアウトが両
図に於ける上側の論理ブロックのキャリーインＣａｒｒ
ｙ ＩｎＢ及び両図に於ける下側の論理ブロックのキャ
リーインＣａｒｒｙ ＩｎＴ双方に接続されるように設
けられている。更に、各論理ブロックが、上側の前記論
理ブロックの端子Ｃａｒｒｙ ＩｎＴからまたは下側の
前記論理ブロックの端子Ｃａｒｒｙ ＩｎＢから桁上げ
信号を選択的に受け取ることができる。
載されている。ここでは、図９に示されるような回路を
それぞれ構成するブロック１〜４からなる順序アレイが
、図９ではＣｉ＋１及び図１０では各論理ブロックにつ
いてＣａｒｒｙ Ｏｕｔ を付したキャリーアウトが両
図に於ける上側の論理ブロックのキャリーインＣａｒｒ
ｙ ＩｎＢ及び両図に於ける下側の論理ブロックのキャ
リーインＣａｒｒｙ ＩｎＴ双方に接続されるように設
けられている。更に、各論理ブロックが、上側の前記論
理ブロックの端子Ｃａｒｒｙ ＩｎＴからまたは下側の
前記論理ブロックの端子Ｃａｒｒｙ ＩｎＢから桁上げ
信号を選択的に受け取ることができる。
【００７４】論理ブロックが上側の論理ブロックからの
桁上げ信号または下側の論理ブロックからの桁上げ信号
を受け取るかどうかは、メモリセルＭＣによって制御さ
れる。メモリセルＭＣが高レベルならば、トランジスタ
Ｔ１５２がオンになりかつ下側の前記論理ブロックから
の前記桁上げ信号が端子Ｃａｒｒｙ ＩｎＢに於て受け
取られる。メモリセルＭＣが低レベルの場合には、トラ
ンジスタＴ１５１がオンになり、かつ上側の論理ブロッ
クからの桁上げ信号が端子Ｃａｒｒｙ ＩｎＴに於て受
け取られる。例えば、線Ｌ１１２がブロック２のキャリ
ーアウト端子をブロック１のキャリーイン端子Ｃａｒｒ
ｙ ＩｎＢとブロック３のキャリーイン端子Ｃａｒｒｙ
ＩｎＴに接続する。同様に、線Ｌ１１３がブロック４
のキャリーアウト端子をブロック３のキャリーイン端子
Ｃａｒｒｙ ＩｎＢと図示されないブロック５のキャリ
ーイン端子Ｃａｒｒｙ ＩｎＴとに接続している。 従って、ブロック３は、線Ｌ１１３に於てブロック４か
ら端子Ｃａｒｒｙ ＩｎＢの桁上げ信号を受け取り、か
つ線Ｌ１１２に於てブロック２から端子Ｃａｒｒｙ Ｉ
ｎＴの桁上げ信号を受け取る。メモリセルＭＣをどのよ
うにプログラムするかによってトランジスタＴ１５１ま
たはＴ１５２のいずれかがオンになり、従って前記桁上
げ信号のいずれが論理ブロック３の内部回路によって使
用されるかが決定される。
桁上げ信号または下側の論理ブロックからの桁上げ信号
を受け取るかどうかは、メモリセルＭＣによって制御さ
れる。メモリセルＭＣが高レベルならば、トランジスタ
Ｔ１５２がオンになりかつ下側の前記論理ブロックから
の前記桁上げ信号が端子Ｃａｒｒｙ ＩｎＢに於て受け
取られる。メモリセルＭＣが低レベルの場合には、トラ
ンジスタＴ１５１がオンになり、かつ上側の論理ブロッ
クからの桁上げ信号が端子Ｃａｒｒｙ ＩｎＴに於て受
け取られる。例えば、線Ｌ１１２がブロック２のキャリ
ーアウト端子をブロック１のキャリーイン端子Ｃａｒｒ
ｙ ＩｎＢとブロック３のキャリーイン端子Ｃａｒｒｙ
ＩｎＴに接続する。同様に、線Ｌ１１３がブロック４
のキャリーアウト端子をブロック３のキャリーイン端子
Ｃａｒｒｙ ＩｎＢと図示されないブロック５のキャリ
ーイン端子Ｃａｒｒｙ ＩｎＴとに接続している。 従って、ブロック３は、線Ｌ１１３に於てブロック４か
ら端子Ｃａｒｒｙ ＩｎＢの桁上げ信号を受け取り、か
つ線Ｌ１１２に於てブロック２から端子Ｃａｒｒｙ Ｉ
ｎＴの桁上げ信号を受け取る。メモリセルＭＣをどのよ
うにプログラムするかによってトランジスタＴ１５１ま
たはＴ１５２のいずれかがオンになり、従って前記桁上
げ信号のいずれが論理ブロック３の内部回路によって使
用されるかが決定される。
【００７５】専用桁上げ接続回路の第１の利点は、プロ
グラマブル桁上げ接続回路よりもより高速で実行できる
ことである。この性能の向上は、プログラム可能な配線
の柔軟性との交換で得られたものである。しかしながら
、図１０に示される専用接続回路は、桁上げ信号を前記
アレイ中の２方向のいずれかに伝搬させることができる
点で柔軟性を有する。
グラマブル桁上げ接続回路よりもより高速で実行できる
ことである。この性能の向上は、プログラム可能な配線
の柔軟性との交換で得られたものである。しかしながら
、図１０に示される専用接続回路は、桁上げ信号を前記
アレイ中の２方向のいずれかに伝搬させることができる
点で柔軟性を有する。
【００７６】図１１は、アレイの中の選択した方向に信
号を伝搬するための専用接続回路を使用しない配線構造
を示している。図１１は、論理ブロックを接続して多ビ
ット加算器桁上げ論理を使用する他の多ビット機能を形
成するために配線構造に於て必要とされるであろうメモ
リセル及び配線の部分的なセットのみを示している。図
１１によれば、論理ブロック１１−２の出力Ｃ０を、論
理ブロック１１−２の出力を接続線１１−ａに接続する
メモリセルＭ１１−２によって制御される対応するトラ
ンジスタをオンにすることによって、論理ブロック１１
−１または論理ブロック１１−３に接続することができ
る。
号を伝搬するための専用接続回路を使用しない配線構造
を示している。図１１は、論理ブロックを接続して多ビ
ット加算器桁上げ論理を使用する他の多ビット機能を形
成するために配線構造に於て必要とされるであろうメモ
リセル及び配線の部分的なセットのみを示している。図
１１によれば、論理ブロック１１−２の出力Ｃ０を、論
理ブロック１１−２の出力を接続線１１−ａに接続する
メモリセルＭ１１−２によって制御される対応するトラ
ンジスタをオンにすることによって、論理ブロック１１
−１または論理ブロック１１−３に接続することができ
る。
【００７７】論理ブロック１１−２の出力Ｃ０を論理ブ
ロック１１−１の入力ＣＩＢに接続しようとする場合に
は、メモリセルＭ１１−１が、その対応するトランジス
タをオンにして、線１１−ａの信号がブロック１１−１
の端子ＣＩＢに伝搬するようにプログラムされる。論理
ブロック１１−３に出力Ｃ０を接続しようとする場合に
は、メモリセルＭ１１−３をオンにして、接続線１１−
ａを論理ブロック１１−３の入力ＣＩＴに接続する。図
示されない他のメモリセルを同様にして、或る論理ブロ
ックから次の論理ブロックへの信号の伝搬方法を制御す
るようにプログラムすることができる。多ビット加算器
の段を介してキャリーイン信号の伝搬方向を制御する際
の柔軟性を提供するために、多数のメモリセルが必要と
されることは容易に理解される。
ロック１１−１の入力ＣＩＢに接続しようとする場合に
は、メモリセルＭ１１−１が、その対応するトランジス
タをオンにして、線１１−ａの信号がブロック１１−１
の端子ＣＩＢに伝搬するようにプログラムされる。論理
ブロック１１−３に出力Ｃ０を接続しようとする場合に
は、メモリセルＭ１１−３をオンにして、接続線１１−
ａを論理ブロック１１−３の入力ＣＩＴに接続する。図
示されない他のメモリセルを同様にして、或る論理ブロ
ックから次の論理ブロックへの信号の伝搬方法を制御す
るようにプログラムすることができる。多ビット加算器
の段を介してキャリーイン信号の伝搬方向を制御する際
の柔軟性を提供するために、多数のメモリセルが必要と
されることは容易に理解される。
【００７８】図１２に示される別の実施例は、より複雑
化された専用桁上げ接続回路を示している。この専用接
続回路によって、任意の長さの蛇行した形にキャリーチ
ェーン（ｃａｒｒｙ ｃｈａｉｎ ）を構築することが
可能になる。 幾つかの前記ブロックは、図１０に示されるように、即
ちキャリーアウト信号が上側の論理ブロック及び下側の
論理ブロック双方に伝搬されるように構成される。しか
しながら、前記アレイの上縁部及び下縁部に於て前記回
路は異なる形に構成されている。
化された専用桁上げ接続回路を示している。この専用接
続回路によって、任意の長さの蛇行した形にキャリーチ
ェーン（ｃａｒｒｙ ｃｈａｉｎ ）を構築することが
可能になる。 幾つかの前記ブロックは、図１０に示されるように、即
ちキャリーアウト信号が上側の論理ブロック及び下側の
論理ブロック双方に伝搬されるように構成される。しか
しながら、前記アレイの上縁部及び下縁部に於て前記回
路は異なる形に構成されている。
【００７９】前記上縁部では、論理ブロックのキャリー
アウト信号が下側の論理ブロックのキャリーインと、右
側の論理ブロックのキャリーインとに伝搬される。更に
、各上側論理ブロックは、下側の論理ブロックから及び
左側の論理ブロックからキャリーイン信号を受け取る。 下側の各回路は、論理ブロックのキャリーアウト信号が
上側の論理ブロックのキャリーインと右側の論理ブロッ
クのキャリーインとに伝搬されるように構成される。更
に、各下側回路は、上側の論理ブロックから及び左側の
論理ブロックからキャリーイン信号を受け取る。 各論理ブロックのメモリセルＭＣが、２個の使用可能な
キャリーイン信号の内のどのキャリーイン信号が、図１
０に関連して説明したように、前記論理ブロックによっ
て受け取られることになるかを制御する。
アウト信号が下側の論理ブロックのキャリーインと、右
側の論理ブロックのキャリーインとに伝搬される。更に
、各上側論理ブロックは、下側の論理ブロックから及び
左側の論理ブロックからキャリーイン信号を受け取る。 下側の各回路は、論理ブロックのキャリーアウト信号が
上側の論理ブロックのキャリーインと右側の論理ブロッ
クのキャリーインとに伝搬されるように構成される。更
に、各下側回路は、上側の論理ブロックから及び左側の
論理ブロックからキャリーイン信号を受け取る。 各論理ブロックのメモリセルＭＣが、２個の使用可能な
キャリーイン信号の内のどのキャリーイン信号が、図１
０に関連して説明したように、前記論理ブロックによっ
て受け取られることになるかを制御する。
【００８０】図１２に示される複雑化された専用接続回
路は、特に設計上のレイアウトに於ける柔軟性を向上さ
せるのに有用である。多ビット加算器または計数器若し
くは他の多ビット演算関数は、論理ブロックの特定の縦
列に制限する必要がない。例えば、８ビット計数器は、
Ａ３が最下位ビット及び次の上位ビットを含み、Ａ４が
次の２個の上位ビットを含み、Ｂ４が次の上位ビットを
含みかつ最後にＢ３が２個の最上位ビットを含む場合に
、論理ブロックＢ３、Ｂ４、Ａ４及びＡ３からなる馬蹄
形即ちＵ字形の構成に於て実行することができる。各論
理ブロックのメモリセルＭＣは、桁上げ信号が論理ブロ
ックＡ３のＣ０から論理ブロックＡ４のＣＩＴに伝搬し
、次に論理ブロックＡ４のＣ０から論理ブロックＡ４の
ＣＩＢに、かつ最後に論理ブロックＢ４のＣ０から論理
ブロックＢ３のＣＩＢに伝搬するようにプログラムされ
る。
路は、特に設計上のレイアウトに於ける柔軟性を向上さ
せるのに有用である。多ビット加算器または計数器若し
くは他の多ビット演算関数は、論理ブロックの特定の縦
列に制限する必要がない。例えば、８ビット計数器は、
Ａ３が最下位ビット及び次の上位ビットを含み、Ａ４が
次の２個の上位ビットを含み、Ｂ４が次の上位ビットを
含みかつ最後にＢ３が２個の最上位ビットを含む場合に
、論理ブロックＢ３、Ｂ４、Ａ４及びＡ３からなる馬蹄
形即ちＵ字形の構成に於て実行することができる。各論
理ブロックのメモリセルＭＣは、桁上げ信号が論理ブロ
ックＡ３のＣ０から論理ブロックＡ４のＣＩＴに伝搬し
、次に論理ブロックＡ４のＣ０から論理ブロックＡ４の
ＣＩＢに、かつ最後に論理ブロックＢ４のＣ０から論理
ブロックＢ３のＣＩＢに伝搬するようにプログラムされ
る。
【００８１】図９に示されるような前記論理ブロックの
内部回路によってあらゆる特定のビットの桁上げ論理が
バイパスできるので、８ビット計数器または他の桁上げ
論理を用いる関数は、隣接するブロックに於て実現させ
る必要がない。このため、例えば、先述の実施例のよう
に他の６個のビットがＡ４、Ｂ４、Ｂ３に存在する状態
で、最下位ビットをＡ３の代わりに論理ブロックＡ内に
存在させることができる。ブロックＡ３のメモリセルＣ
Ｌ２、ＣＬ３及びＣＬ６を適当にプログラムすることに
よって、論理ブロックＡ２の桁上げ信号Ｃ０は、論理ブ
ロックＡ３の桁上げ論理をバイパスしかつ論理ブロック
Ａ４のＣＩＴに伝搬する。
内部回路によってあらゆる特定のビットの桁上げ論理が
バイパスできるので、８ビット計数器または他の桁上げ
論理を用いる関数は、隣接するブロックに於て実現させ
る必要がない。このため、例えば、先述の実施例のよう
に他の６個のビットがＡ４、Ｂ４、Ｂ３に存在する状態
で、最下位ビットをＡ３の代わりに論理ブロックＡ内に
存在させることができる。ブロックＡ３のメモリセルＣ
Ｌ２、ＣＬ３及びＣＬ６を適当にプログラムすることに
よって、論理ブロックＡ２の桁上げ信号Ｃ０は、論理ブ
ロックＡ３の桁上げ論理をバイパスしかつ論理ブロック
Ａ４のＣＩＴに伝搬する。
【００８２】上記した開示内容から、本明細書に供述さ
れるような特徴を有する他の多くの変形実施例を実現可
能であることは当業者にとって容易に理解される。例え
ば、論理ブロック間の桁上げ論理の専用的接続に関して
、図１２が蛇行した構造に接続された論理ブロックを示
し、かつ図１０及び図１２が特定の論理ブロックの桁上
げ論理に入力を供給する２個の隣接する論理ブロックを
示しているのに対して、２個以上の論理ブロックによっ
て特定の論理ブロックの桁上げ論理に入力を供給するこ
とが可能であり、かつ隣接しない論理ブロックを接続す
ることが可能である。更に、図９が２個の桁上げ論理の
段及び２個の関数発生器を有する論理ブロックを示して
いるのに対して、１個の段または２個以上の段を有する
論理ブロックを形成することが可能である。１個の論理
ブロックが４個の段を有し、かつ桁上げ信号を緩衝する
ためのインバータが前記４個の段について１度だけ設け
られるような実施例によれば、図９の実施例に対し速度
が改善され、かつ特定の設計の仕様には好適であると考
えられる。
れるような特徴を有する他の多くの変形実施例を実現可
能であることは当業者にとって容易に理解される。例え
ば、論理ブロック間の桁上げ論理の専用的接続に関して
、図１２が蛇行した構造に接続された論理ブロックを示
し、かつ図１０及び図１２が特定の論理ブロックの桁上
げ論理に入力を供給する２個の隣接する論理ブロックを
示しているのに対して、２個以上の論理ブロックによっ
て特定の論理ブロックの桁上げ論理に入力を供給するこ
とが可能であり、かつ隣接しない論理ブロックを接続す
ることが可能である。更に、図９が２個の桁上げ論理の
段及び２個の関数発生器を有する論理ブロックを示して
いるのに対して、１個の段または２個以上の段を有する
論理ブロックを形成することが可能である。１個の論理
ブロックが４個の段を有し、かつ桁上げ信号を緩衝する
ためのインバータが前記４個の段について１度だけ設け
られるような実施例によれば、図９の実施例に対し速度
が改善され、かつ特定の設計の仕様には好適であると考
えられる。
【００８３】別の実施例に関して言えば、図９の制御回
路がメモリセルによって制御されるものとして記載され
ているが、これらのメモリセルをＳＲＡＭメモリセル、
ＥＰＲＯＭＳ、ＥＰＲＯＭＳ、ヒューズまたはアンチヒ
ューズにできることは明らかである。また、制御信号を
論理ゲートの出力信号及び他の使用可能な信号によって
供給できることも明らかである。これらの実施例及び上
述した開示事項に照らして明らかな他の実施例も同様に
本発明の技術的範囲内に含まれるものである。
路がメモリセルによって制御されるものとして記載され
ているが、これらのメモリセルをＳＲＡＭメモリセル、
ＥＰＲＯＭＳ、ＥＰＲＯＭＳ、ヒューズまたはアンチヒ
ューズにできることは明らかである。また、制御信号を
論理ゲートの出力信号及び他の使用可能な信号によって
供給できることも明らかである。これらの実施例及び上
述した開示事項に照らして明らかな他の実施例も同様に
本発明の技術的範囲内に含まれるものである。
【図１】第１ａ図と第１ｂ図とで構成され、第１ａ図は
従来の全加算器の１段を示す回路図であり、かつ第１ｂ
図は、第１ａ図に示される従来の全加算器の段を示す概
略図である。
従来の全加算器の１段を示す回路図であり、かつ第１ｂ
図は、第１ａ図に示される従来の全加算器の段を示す概
略図である。
【図２】カスケード接続により一体化された２個の全加
算器を示す回路図である。
算器を示す回路図である。
【図３】ルックアヘッド桁上げ論理を有する４ビット加
算器を示す概略的な回路図である。
算器を示す概略的な回路図である。
【図４】従来の加算器を示す回路図である。
【図５】従来の計数器を概略的に示す回路図である。
【図６】本発明による１ビットの桁上げ論理を供給する
回路を概略的に示す回路図である。
回路を概略的に示す回路図である。
【図７】変数Ａ、Ｂ、Ｃｉｎ及びＣｏｕｔ間の関係を表
す真理値表である。
す真理値表である。
【図８】本発明によって供給される桁上げ論理を用いる
１ビットの全加算器を供給する回路を概略的に示す回路
図である。
１ビットの全加算器を供給する回路を概略的に示す回路
図である。
【図９】本発明により提供される桁上げ論理を用いる２
個の段を有する論理ブロックの１部分を概略的に示す回
路図である。
個の段を有する論理ブロックの１部分を概略的に示す回
路図である。
【図１０】専用桁上げ論理接続回路の１実施例を示す論
理アレイを概略的に示す回路図である。
理アレイを概略的に示す回路図である。
【図１１】プログラム可能な配線を用いて実行される桁
上げ接続回路の実施例を示す回路図である。
上げ接続回路の実施例を示す回路図である。
【図１２】専用桁上げ論理接続回路の１実施例を概略的
に示す回路図である。
に示す回路図である。
５１ ＸＯＲゲート
６１、６２、６３、６４、６５ ゲート６６ ＸＯ
Ｒゲート ６７ ＡＮＤゲート ６８、６９ ゲート ７０ ＯＲゲート ９１ ＸＯＲゲート ９２ インバータ ９３ パストランジスタ ９４ トランジスタ
Ｒゲート ６７ ＡＮＤゲート ６８、６９ ゲート ７０ ＯＲゲート ９１ ＸＯＲゲート ９２ インバータ ９３ パストランジスタ ９４ トランジスタ
Claims (47)
- 【請求項１】 それぞれに少なくとも１個の回路
を有する論理ブロックのアレイからなるプログラマブル
論理デバイスであって、前記回路が、第１入力端子及び
第２入力端子と、キャリーイン端子及びキャリーアウト
端子と、前記第１入力端子を前記キャリーアウト端子に
接続するための第１スイッチ手段と、前記キャリーイン
端子を前記キャリーアウト端子に接続するための第２ス
イッチ手段と、前記第１入力端子上の信号が前記第２入
力端子上の信号と等しい場合にのみ前記第１スイッチ手
段により前記第１入力端子を前記キャリーアウト端子に
接続させ、かつ前記第１入力端子上の前記信号が前記第
２入力端子上の前記信号と等しくない場合にのみ前記第
２スイッチ手段により前記キャリーイン端子を前記キャ
リーアウト端子に接続させるためのスイッチ駆動手段と
を備えることを特徴とするプログラマブル論理デバイス
。 - 【請求項２】 前記スイッチ駆動手段が、少なく
とも２個の入力と１個の出力とを有するＸＯＲゲートと
、インバータとを有し、前記第１入力端子及び前記第２
入力端子が前記ＸＯＲへの入力であり、前記ＸＯＲゲー
トの前記出力が前記インバータの前記入力に接続され、
前記インバータからの出力信号が前記第１スイッチ手段
を制御し、かつ前記ＸＯＲゲートからの出力信号が前記
第２スイッチ手段を制御することを特徴とする請求項１
に記載のプログラマブル論理デバイス。 - 【請求項３】 前記第１入力端子を前記キャリー
アウト端子から遮断するための手段と、前記遮断手段に
よって遮断されているときの前記キャリーアウト端子に
他の信号を印加するための手段とを更に備えることを特
徴とする請求項１に記載のプログラマブル論理デバイス
。 - 【請求項４】 第３入力端子と、記憶値と前記第
３入力端子上の信号とから前記他の信号を選択するため
の手段とを更に備えることを特徴とする請求項３に記載
のプログラマブル論理デバイス。 - 【請求項５】 第３入力端子と、前記第３入力端
子に信号を供給するための手段と、前記第１スイッチ手
段により前記第１入力端子を前記キャリーアウト端子に
接続するかまたは前記第１スイッチ手段により前記第３
入力端子上の前記信号を前記キャリーアウト端子に印加
するかを選択するための手段とを更に備えることを特徴
とする請求項１に記載のプログラマブル論理デバイス。 - 【請求項６】 記憶値を前記キャリーアウト端子
に印加するかまたは入力信号を前記キャリーアウト端子
に印加するかを選択するための手段を更に備えることを
特徴とする請求項５に記載のプログラマブル論理デバイ
ス。 - 【請求項７】 信号を反転させまたは反転させな
いでオペランドを発生させるための手段と、前記オペラ
ンドを前記第２入力端子に印加するための手段とを更に
備えることを特徴とする請求項１に記載のプログラマブ
ル論理デバイス。 - 【請求項８】 ＸＮＯＲゲートと、第１インバー
タ及び第２インバータと、第３及び第４スイッチ手段と
、それぞれに出力と補数出力とを有する第１メモリセル
及び第２メモリセルとを備え、前記第１入力端子及び前
記第２入力端子が前記ＸＮＯＲゲートへの入力であり、
前記ＸＮＯＲゲートの出力が前記第３スイッチ手段によ
って前記第１インバータに入力され、前記第１インバー
タの出力が前記第２インバータに入力され、前記第１メ
モリセルの前記補数出力が制御可能な前記第４スイッチ
手段によって前記第１インバータに入力され、前記第１
スイッチ手段が前記第２インバータの前記出力信号によ
って制御され、前記第２スイッチ手段が前記第１インバ
ータの前記出力信号によって制御され、前記第３スイッ
チ手段が前記第２メモリセルの前記出力によって制御さ
れ、制御可能な前記第４スイッチ手段が前記第２メモリ
セルの前記補数出力によって制御されることを特徴とす
る請求項１に記載のプログラマブル論理デバイス。 - 【請求項９】 前記メモリセルがスタティック・
ランダムアクセスメモリセルであることを特徴とする請
求項８に記載のプログラマブル論理デバイス。 - 【請求項１０】 前記メモリセルが電気的にプロ
グラム可能なスイッチであることを特徴とする請求項８
に記載のプログラマブル論理デバイス。 - 【請求項１１】 電気的にプログラム可能な前記
スイッチが電気的に消去可能であることを特徴とする請
求項１０に記載のプログラマブル論理デバイス。 - 【請求項１２】 前記メモリセルがヒューズであ
ることを特徴とする請求項８に記載のプログラマブル論
理デバイス。 - 【請求項１３】 前記メモリセルがアンチヒュー
ズ（ａｎｔｉｆｕｓｅ）であることを特徴とする請求項
８に記載のプログラマブル論理デバイス。 - 【請求項１４】 前記第１スイッチ手段により前
記第１入力端子を前記キャリーアウト端子に接続させる
か、前記第１スイッチ手段により前記第３入力端子を前
記キャリーアウト端子に接続させるか、または前記第１
スイッチ手段により記憶値を前記キャリーアウト端子に
印加させるかを選択するための三路マルチプレクサを更
に備えることを特徴とするプログラマブル論理デバイス
。 - 【請求項１５】 第３入力端子と、記憶値を供給
するための手段と、第３、第４、第５及び第６の制御可
能なスイッチ手段と、前記第１、第３及び第５スイッチ
手段が導通状態である場合にのみ前記第３入力端子を前
記キャリーアウト端子に接続させ、前記第６及び第１ス
イッチ手段が導通状態にある場合にのみ前記記憶値を前
記キャリーアウト端子に接続させ、かつ前記第４及び第
１スイッチ手段が導通状態にある場合にのみ前記第１入
力端子を前記キャリーアウト端子に接続させるように、
前記第３、第４、第５及び第６スイッチ手段を制御する
ための手段とを更に備えることを特徴とする請求項１に
記載のプログラマブル論理デバイス。 - 【請求項１６】 前記スイッチ駆動手段が、それ
ぞれに前記第１及び第２入力端子に接続された２個の入
力端子と、１個の出力端子とを有するＸＮＯＲゲートと
、その出力が前記第２スイッチ手段を制御する第１イン
バータと、記憶値を供給するための手段と、前記第１イ
ンバータの前記入力端子に前記記憶値を供給するかまた
は前記ＸＮＯＲゲートからの出力信号を供給するかを選
択する第３スイッチ手段と、その出力端子によって前記
第１スイッチ手段を制御する前記第１インバータの前記
出力端子に接続された第２インバータとを備えることを
特徴とする請求項１に記載のプログラマブル論理デバイ
ス。 - 【請求項１７】 ＸＮＯＲゲートと、第１メモリ
セル及び第２メモリセルと、少なくとも２個の入力と１
個の出力とを有する第１マルチプレクサと、第３の入力
端子とを更に備え、前記第１メモリセルの前記出力が前
記第１マルチプレクサの入力であり、前記第３入力端子
が前記第１マルチプレクサの入力であり、前記第２メモ
リセルの前記出力によって前記第１マルチプレクサの前
記出力端子に前記第１メモリセルを接続するかまたは前
記第３入力端子を接続するかが選択され、前記第１マル
チプレクサの前記出力が前記ＸＮＯＲゲートの入力であ
り、前記第２入力端子が前記ＸＮＯＲゲートの入力に接
続され、かつ前記ＸＮＯＲゲート及び前記第１入力端子
が前記スイッチ駆動手段を制御するようになっているこ
とを特徴とする請求項１に記載のプログラマブル論理デ
バイス。 - 【請求項１８】 前記各論理ブロックが、第１回
路及び第２回路と、少なくとも１個のキャリーイン端子
と、前記論理ブロックのいずれかの前記キャリーイン端
子上の信号を前記第１回路の前記キャリーイン端子上の
キャリーイン信号として用いるための手段とを少なくと
も有し、前記第１回路の前記キャリーアウト端子が前記
第２回路の前記キャリーイン端子に接続され、かつ前記
第２回路の前記キャリーイン端子が前記論理ブロックの
キャリーアウト端子に接続されていることを特徴とする
請求項１に記載のプログラマブル論理デバイス。 - 【請求項１９】 少なくとも２個の入力端子を有
する論理関数発生器を更に備え、前記各入力端子が前記
論理関数発生器への別個の入力であることを特徴とする
請求項１に記載のプログラマブル論理デバイス。 - 【請求項２０】 それぞれに少なくとも１個の請
求項１に記載の回路からなる論理ブロックの順序アレイ
であって、前記各論理ブロックがキャリーイン端子とキ
ャリーアウト端子とを有し、前記各論理ブロックの前記
キャリーアウト端子がそれに先行する論理ブロックの少
なくとも前記キャリーイン端子とその後続の論理ブロッ
クの前記キャリーイン端子とに接続されていることを特
徴とする論理ブロックの順序アレイ。 - 【請求項２１】 前記論理ブロックが水平方向の
行と垂直方向の列とからなる矩形のアレイに配置され、
かつ先行する前記論理ブロック及び後続する前記論理ブ
ロックが、前記各論理ブロックと同じいずれかの列及び
前記各論理ブロックと同じ前記行に配置されていること
を特徴とする請求項２０に記載の論理ブロックの順序ア
レイ。 - 【請求項２２】 前記先行する論理ブロック及び
前記後続する論理ブロックが前記各論理ブロックに隣接
していることを特徴とする請求項２１に記載の論理ブロ
ックの順序アレイ。 - 【請求項２３】 桁上げ関数を実行するための専
用ハードウェアを有するコンフィグラブル論理ブロック
のアレイからなることを特徴とする集積回路構造。 - 【請求項２４】 第１論理ブロック内の桁上げ関
数を実行するための前記ハードウェアを少なくとも第２
論理ブロック内の桁上げ関数を実行するためのハードウ
ェアに接続するための専用接続線を更に備えることを特
徴とする請求項２３に記載の集積回路構造。 - 【請求項２５】 前記専用接続線が、第１論理ブ
ロックに於て桁上げ関数を実行するための前記ハードウ
ェアを少なくとも第３論理ブロックに於て桁上げ関数を
実行するためのハードウェアに接続するための線を更に
有することを特徴とする請求項２４に記載の集積回路構
造。 - 【請求項２６】 プログラマブル接続線を更に備
え、かつ桁上げ関数を実行するための前記ハードウェア
が、キャリーイン端子と、キャリーアウト端子と、前記
キャリーイン端子に於けるキャリーイン信号及び選択し
たいずれかのプログラマブル接続線上の入力信号に応答
してキャリーアウト信号を発生し、かつ前記キャリーア
ウト信号を前記キャリーアウト端子に供給するための手
段と、前記第１及び第２論理ブロックの前記キャリーア
ウト端子上の少なくともキャリーアウト信号の中から前
記第３論理ブロックの前記キャリーイン信号を選択する
ための手段を備えることを特徴とする請求項２５に記載
の集積回路構造。 - 【請求項２７】 前記論理ブロックが前記集積回
路構造内の行と列とに配置され、かつ前記第３論理ブロ
ックが前記第１及び第２論理ブロックに隣接して配置さ
れていることを特徴とする請求項２６に記載の集積回路
構造。 - 【請求項２８】 前記第１論理ブロックが前記第
３論理ブロックの左側に配置され、かつ前記第２論理ブ
ロックが前記第３ブロックの下側に配置されていること
を特徴とする請求項２７に記載の集積回路構造。 - 【請求項２９】 前記第１論理ブロックが前記第
３論理ブロックの左側に配置され、かつ前記第２論理ブ
ロックが第３論理ブロックの上側に配置されていること
を特徴とする請求項２７に記載の集積回路構造。 - 【請求項３０】 前記第１論理ブロックが前記第
３論理ブロックの上側に配置され、かつ前記第２論理ブ
ロックが第３論理ブロックの下側に配置されていること
を特徴とする請求項２７に記載の集積回路構造。 - 【請求項３１】 前記論理ブロックが行と列とに
配置され、かつ前記第１及び第２論理ブロックが前記第
３論理ブロックと同じ行または列に配置されていること
を特徴とする請求項２６に記載の集積回路構造。 - 【請求項３２】 コンフィグラブル論理ブロック
からなるアレイであって、前記各論理ブロックが少なく
とも１個の段を有し、前記各段が、少なくとも第１入力
端子及び第２入力端子と、キャリーイン端子と、キャリ
ーアウト端子と、少なくとも３個の入力と少なくとも１
個の出力とを有する桁上げ論理を実行するための専用回
路とを有し、前記少なくとも３個の入力の中の３個の入
力が、前記第１入力端子上の信号と前記第２入力端子上
の信号と前記キャリーイン端子上の信号とからなり、か
つ前記出力が前記３個の入力の桁上げ関数であることを
特徴とするコンフィグラブル論理ブロックアレイ。 - 【請求項３３】 選択的に前記キャリーイン端子
上の前記信号を前記キャリーアウト端子に伝搬させ、ま
たは前記第１入力端子若しく前記第２入力端子の一方の
前記信号を前記キャリーアウト端子に伝搬させるための
制御可能な手段を更に備えることを特徴とする請求項３
２に記載のコンフィグラブル論理ブロックアレイ。 - 【請求項３４】 記憶されていた信号を前記キャ
リーアウト端子に供給するための制御可能な手段を更に
備えることを特徴とする請求項３２に記載のコンフィグ
ラブル論理ブロックアレイ。 - 【請求項３５】 第３入力端子と、前記第３入力
端子上の信号を選択的に前記キャリーアウト端子に伝搬
させるための制御可能な手段とを備えることを特徴とす
る請求項３２に記載のコンフィグラブル論理ブロックア
レイ。 - 【請求項３６】 前記第１及び第２入力端子上の
信号と無関係に選択的に前記キャリーイン端子の前記信
号を前記キャリーアウト端子に伝搬させるための制御可
能な手段を更に備えることを特徴とする請求項３２に記
載のコンフィグラブル論理ブロックアレイ。 - 【請求項３７】 前記第１入力端子上の前記信号
、前記キャリーイン端子上の前記信号及び前記第２入力
端子上の前記信号の補数の桁上げ関数を計算するための
第２手段と、前記第１手段の使用または前記第２出力の
使用を選択する手段を更に備えることを特徴とする請求
項３２に記載のコンフィグラブル論理ブロックアレイ。 - 【請求項３８】 第１入力信号を受け取りかつ該
第１入力信号を前記第１入力端子に供給する手段と、第
２入力信号を受け取る手段と、選択的に前記第２入力信
号、前記第２入力信号の補数、または一定値を前記第２
入力端子に供給するための手段とを更に備えることを特
徴とする請求項１に記載のプログラマブル論理デバイス
。 - 【請求項３９】 前記選択手段が、前記第２入力
信号を第１定数値と置き換えるための手段と、前記第２
入力信号が前記第１定数値で置き換えられるかどうかを
制御するための手段と、前記第１定数値が反転されるか
どうかを選択するための手段とを備えることを特徴とす
る請求項３８に記載のプログラマブル論理デバイス。 - 【請求項４０】 前記第２回路が、オーバフロー
状態を見出するために利用できるように、前記第１回路
の前記キャリーアウト端子上の信号を前記第１回路上の
前記キャリーイン信号と比較するための手段を更に備え
ることを特徴とする請求項１８に記載のプログラマブル
論理デバイス。 - 【請求項４１】 前記比較手段が、前記第１回路
の前記キャリーイン信号と前記第２回路への第１入力信
号とを選択するための第１マルチプレクサと、前記第１
回路の前記キャリーアウト信号と前記第２回路への第２
入力信号とを選択するための第２マルチプレクサと、前
記第１及び第２マルチプレクサを制御するための手段と
、前記第１及び第２マルチプレクサによって供給される
信号のＸＯＲ関数を発生する手段とを備えることを特徴
とする請求項４０に記載のプログラマブル論理デバイス
。 - 【請求項４２】 前記マルチプレクサにより供給
される信号のＸＯＲ関数を発生する前記信号が組合わせ
関数発生器からなることを特徴とする請求項４１に記載
のプログラマブル論理デバイス。 - 【請求項４３】 前記論理ブロックが、選択的に
前記キャリーイン端子上の前記信号を前記キャリーアウ
ト端子に伝搬させ、または前記第１入力端子若しく前記
第２入力端子の一方の前記信号を前記キャリーアウト端
子に伝搬させるための制御可能な手段を更に備えること
を特徴とする請求項１に記載のプログラマブル論理デバ
イス。 - 【請求項４４】 前記論理ブロックが、記憶され
ていた信号を前記キャリーアウト端子に供給するための
制御可能な手段を更に備えることを特徴とする請求項１
に記載のプログラマブル論理デバイス。 - 【請求項４５】 前記論理ブロックが、第３入力
端子と、前記第３入力端子上の信号を選択的に前記キャ
リーアウト端子に伝搬させるための制御可能な手段とを
備えることを特徴とする請求項１に記載のプログラマブ
ル論理デバイス。 - 【請求項４６】 前記論理ブロックが、前記第１
及び第２入力端子上の信号と無関係に選択的に前記キャ
リーイン端子の前記信号を前記キャリーアウト端子に伝
搬させるための制御可能な手段を更に備えることを特徴
とする請求項１に記載のプログラマブル論理デバイス。 - 【請求項４７】 前記論理ブロックが、前記第１
入力端子上の前記信号、前記キャリーイン端子上の前記
信号及び前記第２入力端子上の前記信号の補数の桁上げ
関数を計算するための第２手段と、前記第１手段の使用
または前記第２出力の使用を選択する手段を更に備える
ことを特徴とする請求項１に記載のプログラマブル論理
デバイス。
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|---|---|---|---|
| US52233690A | 1990-05-10 | 1990-05-10 | |
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