JPH01181127A - 並列形全加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ｎ要〕 各ビットのキャリーをキャリー伝搬回路を用いて上位ビ
ットに伝搬する並列形全加算器に関し、遅延時間、消費
電力が小さく素子数が少なく、回路設計及び動作の検証
が容易となることを目的とし、 複数ビット構成であり、各ビットが前段ビットのキャリ
ーを伝搬するトランスファーゲートと、加数及び被加数
及び該前段ビットのキャリーから、和信号及び該トラン
スファーゲートの出力にワイヤードオアされるキャリー
阻止信号及び該トランスファーゲートを制（ｉｌｌする
ゲート信号夫々を生成する加算回路とよりなり、該各ビ
ットのトランスファーゲートが直列接続されてキャリー
伝搬回路を構成する並列形全加障器において、該キャリ
ー伝搬回路はトランスファーゲートの直列接続段数を所
定段数以内とし、各直列接続されたトランスファーゲー
トの最終段の出力するキャリーを夫々単一のインバータ
を介して次段に供給し、反転されたキャリーが供給され
るビットの加算回路は該キャリー阻止信号及びゲート信
号を反転して生成するよう構成する。

（産業上の利用分野〕 本発明は並列形全加算器に関し、各ビットのキャリーを
キャリー伝搬回路を用いて上位ビットに伝搬する並列形
全加算器に関する。

キャリー伝搬回路として、トランスファー・ゲートを多
段直列接続したマンチェスター・キャリー・チェーンを
用いる並列形全加算器はマンチェスター・キャリー・ア
ダーと呼ばれ、従来よりよく知られている。

このような並列形全加わ器は使用素子数、消費電力、動
作速度等の基本属性の点で優れていることが要望されて
いる。

〔従来の技術〕

従来のマンチェスター・キャリー・チェーンは第６図に
示す如き構成で、直列接続されたトランスファーゲート
Ｔ１１．Ｔ２１．Ｔ３１．Ｔ４１と、波形整形用のイン
バータＴ０１，ＴＯ２゜ＴＯ３，ＴＯ４−等を有してい
る。このキャリー・チェーンは４ビットの全加算器に用
いるもので、例えばその最下位ごットＣ８を上位桁に伝
達するかどうかはトランスファーゲートＴ１１の制御入
力である信号Ｅ１及びインバータＴ１３で反転された信
号ＸＥ１　（Ｘは反転を表ねり）によって決定される。

トランスファーゲートＴ１２１丁２２．Ｔ３２゜Ｔ４２
は今加口器のキャリー信号処理を完遂するためにキャリ
ー阻止信号を生成するもので、各ビット夫々での加数、
被加数をｘ＋、ｙ；（ｉは正整数）としたとぎ信号Ｂ　
はＢ・＝Ｘ・　（又はｉｌｌ ｙ　　）　、（ｉ号ＥＨはＥ１＝ｘ、（ＤＶ；　　（た
だしｅはイクスクルーシブオア演粋を示す）で表わされ
る。

まＩこインバータＴｌ　４．Ｔ２４．Ｔ３４゜Ｔ４４．
Ｔ１５．Ｔ２５．Ｔ３５．Ｔ４５は第６図の回路を用い
て各ビットの和信号生成回路を構成づるとき、インバー
タ２個分のゲート容量が各ノードに付加されることを示
している。

（発明が解決しようとする問題点〕 上記のマンチェスター・キー・リー・チェーンはキャリ
ー信号の伝搬経路にトランスファーゲートのＡン抵抗が
加わり、これと各ノードに付加される奇生容量（ゲート
容帛、配線容吊、ソース及びドレインの接合容量、夫々
の和）とによってキャリー信号がなまる。このなまりに
よってインバータＴＯ２の出ノ〕信号の過渡応答時間が
ＪｆＡ端に長くなり、インバータＴＯ２を構成するトラ
ンジスタ及びトランスファーゲートＴ１１〜Ｔ４１に１
（時間電流が流れ続Ｕることにより消費を力が増大する
という問題点があった。

上記問題点を解決するにはトランスファーゲートの直列
接続される段数を減らすしかなく、第７図に示寸如ぎ構
成が考えられる。

第７図においては各ビットのトランスファーゲ−ｔ−Ｔ
１１．Ｔ２１．Ｔ３１．Ｔ４１の直前にインバータＴｌ
　６．Ｔ２６．Ｔ３６．’ｒ４６を設け、また直後にイ
ンバータＴ１７．Ｔ２７．Ｔ３７゜Ｔ４７を設けている
。

この回路では第６図の回路に比して信号波形のなまりが
ないため全体の消費電力が略２／３と小さくなる。しか
し、回路を構成するに必要な素子数が略１．４倍に増加
し、非実用的であるという不都合″があった。

また、他の改善策として、第６図におけるインバータＴ
Ｏ３，ＴＯ４を１個に減らして素子数の削減する第８図
に示す如き構成が考えられる。

第８図（Ａ）に示すキャリー伝搬回路はトランスファー
ゲートＴ１１〜Ｔ４１を４段直列接続して４ビツト回路
とし、次段にはトランスファーゲートＴ４１の出力Ｃ４
をインバータＴＯ３°で反転して波形整形した信号Ｘ０
４を供給する。

このとき４ビツト毎にキャリー信号の極性反転が起こる
ので、第８図（Ｂ）に示す如く４ビツトを１まとめにし
た加算回路１０１〜１０８は、正論理の回路Ａと負論理
の回路Ｂとを交互に接続する。

回路Ａの１ビツト分は第９図（Ａ）に示す如くトランス
ファーゲート１５．ナンド回路１６ａ。

ノア回路１７ａ、イクスクルーシブノア回路１８ａ、イ
ンバータ１９ａ、イクスクルーシブオア回路２０ａ及び
ＭＯＳ　ｌ−ランジスタＱ１．Ｑ２よりなり、前段ビッ
トのキャリーＣ１−１及び加数及び被加数Ｖｉから次式
で示す正論理のサムＳｉ及びキャリーＣ，を得る。

Ｓ−＝ｘ−ｅＶ・ｅ）ＣＨ−１ Ｃ＝Ｘ・　・Ｖｉ＋Ｖｉ　　・Ｃ１−１＋Ｃ１−１・Ｘ
ｉまた、回路Ｂの１ビツト分は第９図（Ｂ）に示す如く
、ナンド回路１６ｂ、ノア回路１７ｂ、イクスクルーシ
ブオア回路１８ｂ、インバーター９ｂ、イクスクルーシ
ブオア回路２０ｂ夫々が負論理入力であり負論理のサム
Ｓ・及びキャリーＣ，を１９る。

第８図及び第９図に示す正負論理が混在した回路では設
計の際に無用の混乱をきたし、物理的な信号レベル（１
」レベル、Ｌレベル）が論理“０′。

ＩＩ　Ｉ　ＩＩと一律に対応しないために設計検証ツー
ルによる動作検証及び実際の回路における誤動作の検証
が困難であるという不都合があった。

本発明は上記の点に鑑みてなされたもので、遅延時間、
消費゛エカ夫々が小さく素子数が少なく、回路設計及び
動作の検ｍＥが容易となる並列形全加算器を提供するこ
とを目的とする。

〔問題点を解決するための手段〕

本発明の並列形全加算器は、 複数ビット構成であり、各ビットが前段ビットのキャリ
ーを伝搬するトランスファーゲート（ＴＧ０１〜ＴＧ４
１）と、加数及び被加数及び前段ビットのキャリーから
、和信号及びトランスファーゲート（丁Ｇ０１〜ＴＧ４
１）の出力にワイヤードオアされるキャリー阻止信号及
びトランスファーゲート（ｒＧ０１〜ＴＧ４１）を制御
するゲート信号夫々を生成する加算回路（２６゜３１．
３３．３６．３８）とよりなり、各ビットのトランスフ
ァーゲート（ＴＧ０１〜ＴＧ４１）が直列接続されてキ
ャリー伝搬回路を構成する並列形全加算器において、 キャリー伝搬回路はトランスファーゲート（ＴＧ０１〜
ＴＧ４１）の直列接続段数を所定段数以内とし、各直列
接続されたトランスファーゲートの最終段の出力するキ
ャリーを夫々単一のインバータ＜３５．４０）を介して
次段に供給し、反転されたキャリーが供給されるビット
の加算回路（３６，３８）はキャリー阻止信号及びゲー
ト信号を反転して生成するよう構成する。

（作用） 本発明においては、トランスファーゲート（ＴＧ０１〜
ＴＧ４１）の直列接続段数を所定段数以内どし、夫々の
最終段の出力するキャリーをインバータで反転して次段
に供給する。これによって遅延時間、消費電力夫々が小
さく素子数が少なくなる。

また、反転されたキャリーが供給されるビットの加算回
路（３６，３８）ではキャリー阻止信号。

ゲート信号を反転して生成するため、加粋器全体を正論
理（又は負論理）で統一できるため、回路設計及び動作
の検証が容易となる。

（実施例〕 第１図は本発明の並列形全加粋器の一実施例の回路構成
図を示す。この加算器は４ビツト並列形のものである。

同図中、端子３０に入来する前段ビットのキャリ’−ｃ
ｏはトランスファーゲートｒＧ１１及び加算回路３１に
供給される。加算回路３１は後述す　゛る回路Ｃであり
、端子３２ａ、３２ｂより加数Ｘ　、被加数ｙ１を夫々
供給され、端子３２ＣよリサムＳ１を出力ザる。また、
加０回路３１は互いに反転関係のゲート信号Ｚ、ＸＺ１
　（Ｘは反転を表わす）を生成してトランスファーゲー
トＴＧ１１に供給し、またキャリー阻止信号Ｕ１を生成
する。トランスファーゲートＴＧＩＴの出力信号とこの
信号ｕ１とのワイＡ７−ドオアによってキャリーＣ１が
生成され上位ビットのトランスファーゲートＴＧ２１及
び加算回路３３に供給される。

加算回路３３は回路Ｃであり、端子３４ａ。

３４ｂより×２．ｙ２を夫々供給され、端子３４ｃより
サムＳ２を出力する。トランスファーゲートＴＧ２１出
力及びキャリー阻止信号ｕ２とから得られるキャリーＣ
２はインバータ３５で反転された、トランスファーゲー
トＴＧ３１及び加粋回路３６に供給される。

加算回路３６は後述する回路りであり、端子３７ａ、３
７ｂよりＸ　３　、　’Ｊ　３　ヲ夫々（Ｉｔ　’ｔｉ
　サｈ、端子３７ｃよりサムＳ３を出力する。トランス
ファーゲートＴＧ３１出力及び反転されたキャリー阻止
信号Ｘｕ３とから得られる反転された４−ヤリ−ｘ０３
はトランスファーゲートＴＧ４１及び加わ回路３８に供
給される。

加算回路３８は回路りであり、端子３９ａ。

３９ｂよりＸ、Ｖ４を夫々供給され、端子３９ｃよりサ
ムＳ４を出力する。トランスファーゲートＴＧ２１出力
及び反転されたキャリー阻止信号Ｘｕ　とからｉｌｌら
れる反転されたキャリーＸＣ４はインバータ４０で反転
されてキャリーＣ４とされ端子４１より出力される。

加ｎ回路３１．３３つまり回路Ｃは第２図（Ａ）に示す
構成である。同図中、端子４４ｂ、４４ｃに入来する加
数Ｘ・、被加数Ｖｉはイクスクルー≧ シブノア回路４５に供給され、その出力は端子４６ｂよ
りゲート信号Ｘｚｉとして出力されると共に、インバー
タ４７で反転される。インバータ４７出ノｊは端子４６
ａよりゲート信号Ｚ、とじて出力されると共にイクスク
ルーシブオア回路４８に供給され、ここで端子４４ａよ
り入来する前段ビットのキャリーＣｌ−１と演算されて
得られるサムＳ１が端子４６ｄより出力される。

つまりゲート信号Ｚｉ、ナムＳ１は次式で表ねされる。

Ｚｉ””’ｉ■Ｖｉ Ｓ・＝Ｘ　■ｙ、■Ｃ１−１ また、被加数Ｖｉはゲート信号Ｚｉ及びｘＺｉで制御さ
れるトランスファーゲート４９に供給される。トランス
ファーゲート４９はＸ・＋ｙ　＝Ｉ ＯのときｖＯｖで、Ｘ　　−Ｖ−＝１（７）とき７１　
’で、ｘｉｅｙｅ　＝ｉのときハイインピーダンスとな
るキャリー阻止信号Ｕ、を生成して端子４６ｃより出力
する。

加算回路３６．３８つまり回路りは第２図（Ｂ）に示す
構成である。同図中、端子５４ｂ、５４ｃに入来する加
数ｘｉ、被加数ｙｉはイクスクルーシブノア回路５５に
供給され、その出力は端子５６ｂよりゲート信号ＸＺ、
として出力されると共に、インバータ５７で反転される
。インバータ５７出力は端子５６ａよりゲート信号Ｚｌ
として出力されると共にイクスクルーシブノア回路５８
に供給され、ここで端子５４ａより入来する前段ビット
の反転されたキャリーＸＣ，１と演算されで得られるサ
ムＳ、が端子５６ｄより出力される。

つまりゲート信号Ｚｉ１サムＳ、は次式で表わされる。

７、−ｘ・■ｙ・ Ｓ・＝Ｘ・■ｙ・■Ｃ１−１ １１＋ また、被加数Ｖｉはインバータ６０で反転された後、ゲ
ート信号Ｚ、及びｘ７　で制御されるトＩ ランスファーゲート５９に供給される。トランスファー
ゲート５９はｘ−＋ｙ、＝Ｑのとき７１７で、Ｘ・　・
Ｖｉ＝１のとき７０７で、Ｘｉ■ｙｉ＝１のときハイイ
ンピーダンスとなる反転されたキャリー阻止信号Ｘｕ、
を生成して端子５６ｃより出力する。

第３図は第１図に示す回路のトランジスタ回路図を示す
。同図中、第１図及び第２図と同一部分には同一符号を
付し、その説明を省略する。

第３図において、加算回路３１のイクスクルーシブノア
回路４５はインバータ６５．６６及びトランスファーゲ
ート６７．６８より構成され、トランスファーゲート６
７の出力（×１　・ｙｌ　）と１ヘランスフアーゲート
６８の出力（Ｘ　　・Ｖｌ）とのワイヤードオアによっ
て×１■ｙ１で表わされる信号が生成される。

また加算回路３１のイクスクルーシブオア回路４８はキ
ャリーｃｏを供給さ−れるインバータ７０と、イクスク
ルーシブノア回路４５．インバータ４７夫々の出力を供
給されるトランスファーゲート７２．７３と、インバー
タ７１とより構成され、トランスファーゲート７２．７
３のワイヤードオア出力をインバータ７１で反転するこ
とにより×１■ｙ１■Ｃｏで表わされるサムＳ１を生成
している。

加算回路３３は上記の加算回路３１と同一構成である。

加算回路３６のイクスクルーシブノア回路５５はインバ
ータ７５．７６及びトランスファーゲート７７．７８よ
り構成され、イクスクルーシブノア回路４５とまったく
同一構成である。

加算回路３６のイクスクルーシブノア回路５８はキャリ
ーｘ０２を供給されるインバータ８０と、インバータ５
７．イクスクルーシブノア回路５５夫々の出力を供給さ
れるトランスファーゲート８２．８３とインバータとよ
り構成され、入力信号がイクスクルーシブノア回路４８
とは互いに逆とされたトランスファーゲート８２．８３
のワイヤードオア出力をインバータ８１で反転すること
により×３■ｙ３■０２で表わされるサムＳ３を生成し
ている。

加算回路３８は上記の加算回路３６と同一構成である。

第４図は本発明の並列形全加算器の変形例の回路構成図
を示す。この加算器は５ビット並列形のものであり、第
１図と同一部分には同一符号を付し、その説明を省略す
る。

第４図においては、トランスファーゲートＴＧ１１及び
加算回路３１の前段にトランスファーゲートＴＧ０１及
び加算回路２６が設けられている。

端子２５に入来するキャリーＣ−１はトランスファーゲ
ートＴＧ０１及び加算回路２６に供給される。加算回路
２６は回路Ｃであり、端子２７ａ。

２７ｂより加数Ｘ　、被加数ｙ。を夫々供給され、端子
２７ＣよりサムＳ。を出力する。また、加算回路２６は
互いに反転関係のゲート信号Ｚ。。

ＸＺｏを生成してトランスファーゲートＴＧ０１に供給
し、また信号Ｕ。を生成する。トランスファーゲートＴ
Ｇ０１の出力信号とこの信号Ｕ。とのワイヤードオアに
よってキャリーｃｏが生成され上位ビットのトランスフ
ァーゲートＴＧ１１及び加算回路３１に供給される。

このようにキャリーを反転するインバータ３５゜４０を
設ける場所は、キャリー伝搬回路のトランスファーゲー
ト２段毎である必要はなく、４段以上トランスファーゲ
ートが直列接続されないような構成であれば任意に選定
できる。また、最終段が反転されたキャリーを出力する
構成であっても、最終段にインバータを１段付加すれば
良く、最終段が正転のキャリーを出力する構成とする必
要はない。

ここで、４ビツト構成のキャリー伝搬回路におけるトラ
ンスファーゲートの直列接続段数（ただし段数が３のと
きは換篩値相当）と最長伝搬遅延時間、必要素子数、消
Ｑ電力夫々との関係を相対値で表わすと第５図に示す如
くなる。

信号の立上がり時間（実線Ｉａ＞及び立下がり時間（実
線Ｉｂ＞で表わす伝搬遅延１１’ｊＷ＆に関してはトラ
ンスファーゲートを２段直列接続してインバータに供給
する場合が最小であり素子数（実線■）は直列接続段数
が大なるほど小さくなる。

また、キャリーの影響を受ける回路の電力をも含めた消
費電力（実線■）は直列接続段数が小さいほど小さくな
る。

この第５図から分るように消費電力、素子数。

演Ｏ速度の総合判断では、トランスファーゲートの直列
接続段数２段が最適で、１段又は３段がそれに次ぐ。

第１図及び第４図に示す実施例においては、トランスフ
ァーゲートＴＧ０１〜ＴＧ４１の直列接続段数を３段以
内とし、夫々の最終段の出力するキャリーをインバータ
で反転して次段に供給する。

これによって消費電力、遅延時間夫々が小さく、素子数
が少なくなる。

また、反転されたキャリーが供給されるビットの加算回
路３６．３８ではキャリー阻止信号、ゲート信号を反転
して生成するため、加算器全体を正論理（又は負論理）
で統一できるため、回路膜δ１及び動作の検証が容易と
なる。

〔発明の効果〕

上述の如く、本発明の並列形全加算器によれば、消費電
力が小さく、遅延時間が小さく、素子数が少なくて済み
、また、回路設計及び動作の検証が容易となり、実用上
きわめて有用である。

【図面の簡単な説明】

第１図、第４図夫々は本発明の並列形全加口器の８例の
回路構成図、 第２図は側口回路（回路Ｃ１回路り夫々）の回路図、 第３図は第１図の加ｎ器の一実論例のトランジスタ回路
図、 第５図はキャリー伝搬回路におけるトランスファーゲー
トの直列接続段数と各性能の関係図、第６図、第７図、
第８図夫々は従来のキャリー伝搬回路の８例の回路図、
ブロック図、第９図は第８図の側口回路（回路Ａ２回路
Ｂ）の回路図である。 図において、 ２６．３１．３３．３６．３８は加算回路、３５．４０
はインバータ、 ４５．５５．５８はイクスクルーシブノア回路、４７．
５７はインバータ、 ４８はイクスクルーシブオア回路、 ４９．５９．ＴＧ０１〜ＴＧ４１はトランスファーゲー
ト を示す。 毫５図 嬉９図

Claims (1)

1. 【特許請求の範囲】 複数ビット構成であり、各ビットが前段ビットのキャリ
   ーを伝搬するトランスファーゲート（ＴＧ０１〜ＴＧ４
   １）と、加数及び被加数及び該前段ビットのキャリーか
   ら和信号及び該トランスファーゲート（ＴＧ０１〜ＴＧ
   ４１）の出力にワイヤードオアされるキャリー阻止信号
   及び該トランスファーゲート（ＴＧ０１〜ＴＧ４１）を
   制御するゲート信号夫々を生成する加算回路（２６、３
   １、３３、３６、３８）とよりなり、該各ビットのトラ
   ンスファーゲート（ＴＧ０１〜ＴＧ４１）が直列接続さ
   れてキャリー伝搬回路を構成する並列形全加算器におい
   て、 該キャリー伝搬回路はトランスファーゲート（ＴＧ０１
   〜ＴＧ４１）の直列接続段数を所定段数以内とし、各直
   列接続されたトランスファーゲートの最終段の出力する
   キャリーを夫々単一のインバータ（３５、４０）を介し
   て次段に供給し、反転されたキャリーが供給されるビッ
   トの加算回路（３６、３８）は該キャリー阻止信号及び
   ゲート信号を反転して生成するよう構成したことを特徴
   とする並列形全加算器。