JPS60157334A - 論理回路 - Google Patents
論理回路Info
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- JPS60157334A JPS60157334A JP59268759A JP26875984A JPS60157334A JP S60157334 A JPS60157334 A JP S60157334A JP 59268759 A JP59268759 A JP 59268759A JP 26875984 A JP26875984 A JP 26875984A JP S60157334 A JPS60157334 A JP S60157334A
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- JP
- Japan
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- stage
- logic circuit
- drive transistor
- drive
- logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技帆分裏
本発明は、半導体集積回路によって実現される電子的デ
ータ処理システムに関し、特に、アンド論理関数を実現
するために複数個の一連の論理段を含む回路網を使用し
た集積論理回路に関する。
ータ処理システムに関し、特に、アンド論理関数を実現
するために複数個の一連の論理段を含む回路網を使用し
た集積論理回路に関する。
公知のように、種々の論理機能を行なう論理回路のある
形式のものは、複数個の一連の論理段を含み、１つの段
の出力が次に続く段の入力になっている。高速の動作や
低電力消費などの多くの回路要求を満足させると、一般
にこのような回路網は複雑になり、多くのトランジスタ
を含み、よって極めて高価になる。
形式のものは、複数個の一連の論理段を含み、１つの段
の出力が次に続く段の入力になっている。高速の動作や
低電力消費などの多くの回路要求を満足させると、一般
にこのような回路網は複雑になり、多くのトランジスタ
を含み、よって極めて高価になる。
論理入力がすべて高レベルまたはすべて低レベル（また
はその逆）であるかに応じて論理出力が高レベルまたは
低レベルとなるようなアンド論理機能がしばしば必要と
なる。本発明は、動作速度を下げず、また電力消費を上
げることなく、従来のものより複雑でないこのようなア
ンド論理機能を実現する手段を提供するものである。
はその逆）であるかに応じて論理出力が高レベルまたは
低レベルとなるようなアンド論理機能がしばしば必要と
なる。本発明は、動作速度を下げず、また電力消費を上
げることなく、従来のものより複雑でないこのようなア
ンド論理機能を実現する手段を提供するものである。
遣」μ引蔓１−
集積回路で４つ（またはそれ以上）の入力論理変数を持
つアンド論理機能を実現するために、論理回路が３つの
相続く段を含み、各段は駆動トランジスタを含む論理回
路網を持ち、各段の回路網内の経路において、最大３個
、また望ましくは２個のトランジスタのみしか直列には
接続されない。すべての段のタイミングは同じクロック
パルスまたはその補数、すなわち同じタイミング信号に
よって制御されるという利点を持つ。特に、各段の駆動
トランジスタの論理回路網がその段の出力ノードとＤＣ
電源端子との間に接続され、また各段の論理回路網にお
いて、その段の出力ノードから論理回路網を経てその段
の電源端子に至る任意の電流路に沿って、３を超えない
数、あるいは望ましくは２個の、駆動トランジスタしか
存在しない。また、このような駆動トランジスタの第１
および第２のものの電流路は、その段の出力ノードと電
源端子との間で直列に接続され、また各段（第１段を除
く）において選択された１つの駆動トランジスタの入力
端子（ゲート電極）は直前の段の出力ノードに接続され
ている。この方法により、動作中、各段（第１段を除く
）の出力ノードは、その段の駆動トランジスタに印加さ
れた入力と、前の段の駆動トランジスタに印加された入
力とを結合したものを表わすアンド機能の結果を示す出
力・を発生する。このような回路を″ジッパーＣＭＯ８
”と呼ぶ。
つアンド論理機能を実現するために、論理回路が３つの
相続く段を含み、各段は駆動トランジスタを含む論理回
路網を持ち、各段の回路網内の経路において、最大３個
、また望ましくは２個のトランジスタのみしか直列には
接続されない。すべての段のタイミングは同じクロック
パルスまたはその補数、すなわち同じタイミング信号に
よって制御されるという利点を持つ。特に、各段の駆動
トランジスタの論理回路網がその段の出力ノードとＤＣ
電源端子との間に接続され、また各段の論理回路網にお
いて、その段の出力ノードから論理回路網を経てその段
の電源端子に至る任意の電流路に沿って、３を超えない
数、あるいは望ましくは２個の、駆動トランジスタしか
存在しない。また、このような駆動トランジスタの第１
および第２のものの電流路は、その段の出力ノードと電
源端子との間で直列に接続され、また各段（第１段を除
く）において選択された１つの駆動トランジスタの入力
端子（ゲート電極）は直前の段の出力ノードに接続され
ている。この方法により、動作中、各段（第１段を除く
）の出力ノードは、その段の駆動トランジスタに印加さ
れた入力と、前の段の駆動トランジスタに印加された入
力とを結合したものを表わすアンド機能の結果を示す出
力・を発生する。このような回路を″ジッパーＣＭＯ８
”と呼ぶ。
なぜなら動作がジッパ−１１０−形のファスナーを閉じ
るところに似ているためである。
るところに似ているためである。
図面で、たとえばトランジスタ２０１（第１図）のよう
に、素子に向かう矢印を持つトランジスタ素子はＮＭＯ
Ｓトランジスタである。たとえば、トランジスタ２０３
のように素子から出る矢印を持つトランジスタ素子はＰ
ＭｏＳトランジスタである。論理信号の論理補数は、そ
の信号を表わす記号の上に横棒を書くことによって示さ
れる。たとえばＳｌはＳｌの補数であり、論理値として
Ｓ、＝１−８よとなる。
に、素子に向かう矢印を持つトランジスタ素子はＮＭＯ
Ｓトランジスタである。たとえば、トランジスタ２０３
のように素子から出る矢印を持つトランジスタ素子はＰ
ＭｏＳトランジスタである。論理信号の論理補数は、そ
の信号を表わす記号の上に横棒を書くことによって示さ
れる。たとえばＳｌはＳｌの補数であり、論理値として
Ｓ、＝１−８よとなる。
群ＪＬ！ｉＪＬ明−
第１図に示したジッパ−ＣＭＯ８回路２００は本発明の
特定の実施例に従って複数のアンド機能を実現している
。すなわち、回路２００は、最終出力信号Ｑ５の他に中
間出力信号Ｑ３およびＱ４も発生しており、これらは次
式で示されるように入力信号Ｓ工、 Ｓ、、 Ｓ３およ
びＳ、に関するアンド関数および部分アンド関数になっ
ている。Ｑ、＝Ｓ、ＡＮＤ ８．、Ｑ。
特定の実施例に従って複数のアンド機能を実現している
。すなわち、回路２００は、最終出力信号Ｑ５の他に中
間出力信号Ｑ３およびＱ４も発生しており、これらは次
式で示されるように入力信号Ｓ工、 Ｓ、、 Ｓ３およ
びＳ、に関するアンド関数および部分アンド関数になっ
ている。Ｑ、＝Ｓ、ＡＮＤ ８．、Ｑ。
＝Ｑ、 ＡＮＤ Ｓ、 、すなわちＱ ４ ” Ｓ ｔ
ＡＮＤ Ｓ ’ｚＡＮＤ Ｓ、である。またＱ ｓ
” Ｑ ４ ＡＮＤ Ｓ ４１すなわちＱ、＝ＳＩＡＮ
Ｉ） ５２ＡＮＤ Ｓ、 ＡＮＤ ｓ、テある。２進論
理記号では、ＡＮＤ関数は積と同じ形式で書かれる。す
なわち、Ｑ、＝Ｓ１Ｓ、。
ＡＮＤ Ｓ ’ｚＡＮＤ Ｓ、である。またＱ ｓ
” Ｑ ４ ＡＮＤ Ｓ ４１すなわちＱ、＝ＳＩＡＮ
Ｉ） ５２ＡＮＤ Ｓ、 ＡＮＤ ｓ、テある。２進論
理記号では、ＡＮＤ関数は積と同じ形式で書かれる。す
なわち、Ｑ、＝Ｓ１Ｓ、。
Ｑ、＝Ｓ、Ｓ２Ｓ、、Ｑ、＝Ｓ１Ｓ、Ｓ、Ｓ、。
回路２００自体は、ＮＭＯ８およびＰＭＯ８の予備充電
トランジスタ２０３，２０６゜および２０９を含んでい
る。第１段の論理回路網は、出力ノード１１と（ｖ８ｓ
）電源端子２１との間で直列接続されたＮＭＯ８駆動
トランジスタ２０１および２０２を含んでいる。第２段
の論理回路網は、出力ノード１２と（ｖＤＤ）電源端子
との間で直列接続されたＰＭＯ８駆動トランジスタ２０
４ および２０５を含んでいる。第３段の論理回路網は
出力ノード１３と（ＶＢ、）電源端子２３との間で直列
接続されたＮＭＯ８駆動トランジスタ２０７および２０
８を含んでいる。回路２００は入力Ｓｉおよびｓ２が正
確なタイミングを持つ限り、すなわち予備充電位相で高
レベルとならない限り、論理回路−と電源線との間に電
力スイッチングを行なう必要のないことに注意すべきで
ある。すべてのＰＭＯＳトランジスタのしきい値はｖＤ
Ｄ より約０．６ボルト低いのが典型的であり、すべて
のＮＭＯＳトランジスタのしきい値はｖ８ｓ よりも約
０．６ ボルト高いのが典型的である。ｖＤＤは約５．
０ボルトであり、またｖ８８ は約０ボルト（基板アー
ス）であるのが典型的である。
トランジスタ２０３，２０６゜および２０９を含んでい
る。第１段の論理回路網は、出力ノード１１と（ｖ８ｓ
）電源端子２１との間で直列接続されたＮＭＯ８駆動
トランジスタ２０１および２０２を含んでいる。第２段
の論理回路網は、出力ノード１２と（ｖＤＤ）電源端子
との間で直列接続されたＰＭＯ８駆動トランジスタ２０
４ および２０５を含んでいる。第３段の論理回路網は
出力ノード１３と（ＶＢ、）電源端子２３との間で直列
接続されたＮＭＯ８駆動トランジスタ２０７および２０
８を含んでいる。回路２００は入力Ｓｉおよびｓ２が正
確なタイミングを持つ限り、すなわち予備充電位相で高
レベルとならない限り、論理回路−と電源線との間に電
力スイッチングを行なう必要のないことに注意すべきで
ある。すべてのＰＭＯＳトランジスタのしきい値はｖＤ
Ｄ より約０．６ボルト低いのが典型的であり、すべて
のＮＭＯＳトランジスタのしきい値はｖ８ｓ よりも約
０．６ ボルト高いのが典型的である。ｖＤＤは約５．
０ボルトであり、またｖ８８ は約０ボルト（基板アー
ス）であるのが典型的である。
論理回路２００の動作は次のように理解できる。予備充
電位相の各々において、予備充電トランジスタ２０３お
よび２０９はクロックパルスφによってオンとなり、出
力ノード１１および１３の電圧を高レベル（実質的にｖ
ＤＤ ）に引き上げる。一方、予備充電トランジスタ２
０６は補数クロックパルスφによってオンとなり、出力
ノード１２の電圧を低レベル（実質的にｖｌｌｓ）に引
き下げる。計算位相の各々において、すべての予備充電
トランジスタはオフになり、第１段の出力ノードは、両
方のＭＯ８駆動トランジスタ２０１および２０２がオン
であるときに限り、すなわちＳｌおよびＳ２（トランジ
スタ２０１および２０２への入力）が共に論理１である
ときに限り、低レベルに変る。よって、計算位相中にお
ける出力ノード１１の電圧がＱ３、すなわちアンド論理
関数８１ＡＮＤ Ｓｓの補数を表わす。一方、計算位相
の各々において、第２段の出力ノード１２は、両方のＰ
ＭＯ８駆動トランジスタ２０４および２０５がオンであ
るときに限り、すなわちＱ、およびＳ、（トランジスタ
２０−５への入力）がともに論理Ｏ−であるときに限り
高レベルに変化する。よって、計算位相における出力ノ
ード１２の電圧はアンド関数Ｑ、 ＡＮＤ Ｓ、 、す
なわちアンド論理関数Ｓ□ＡＮＤ Ｓ、 ＡＮＤ Ｓ３
を表わしている。同様に、計算位相における出力ノー
ド１３の電圧は、アンド論理関数Ｓ、 ＡＮＤ Ｓ、
ＡＮＤＳ、 ＡＮＤ Ｓ４ を表わしている。成る段の
出力ノードと、その段の二つの駆動トランジスタの中間
に位置するノードとの間で電荷の共有があって問題とな
る場合には、補助の予備充電トランジスタを付は加える
ことができる。
電位相の各々において、予備充電トランジスタ２０３お
よび２０９はクロックパルスφによってオンとなり、出
力ノード１１および１３の電圧を高レベル（実質的にｖ
ＤＤ ）に引き上げる。一方、予備充電トランジスタ２
０６は補数クロックパルスφによってオンとなり、出力
ノード１２の電圧を低レベル（実質的にｖｌｌｓ）に引
き下げる。計算位相の各々において、すべての予備充電
トランジスタはオフになり、第１段の出力ノードは、両
方のＭＯ８駆動トランジスタ２０１および２０２がオン
であるときに限り、すなわちＳｌおよびＳ２（トランジ
スタ２０１および２０２への入力）が共に論理１である
ときに限り、低レベルに変る。よって、計算位相中にお
ける出力ノード１１の電圧がＱ３、すなわちアンド論理
関数８１ＡＮＤ Ｓｓの補数を表わす。一方、計算位相
の各々において、第２段の出力ノード１２は、両方のＰ
ＭＯ８駆動トランジスタ２０４および２０５がオンであ
るときに限り、すなわちＱ、およびＳ、（トランジスタ
２０−５への入力）がともに論理Ｏ−であるときに限り
高レベルに変化する。よって、計算位相における出力ノ
ード１２の電圧はアンド関数Ｑ、 ＡＮＤ Ｓ、 、す
なわちアンド論理関数Ｓ□ＡＮＤ Ｓ、 ＡＮＤ Ｓ３
を表わしている。同様に、計算位相における出力ノー
ド１３の電圧は、アンド論理関数Ｓ、 ＡＮＤ Ｓ、
ＡＮＤＳ、 ＡＮＤ Ｓ４ を表わしている。成る段の
出力ノードと、その段の二つの駆動トランジスタの中間
に位置するノードとの間で電荷の共有があって問題とな
る場合には、補助の予備充電トランジスタを付は加える
ことができる。
例えば、出力ノード１１と、駆動トランジスタ２０１及
び２０２の中間のノードとの間に補助トランジスタを設
け、以下に述べる第２図の補助トランジスタ３０３と同
様にパルスφのクロックを印加することができる°！ 第２図、第３図、および第４図に示したジッパ−ＣＭＯ
８回路３００は、桁上げ先取り方式、すなわち次の公知
の再帰式を実現する論理回路を実現している。
び２０２の中間のノードとの間に補助トランジスタを設
け、以下に述べる第２図の補助トランジスタ３０３と同
様にパルスφのクロックを印加することができる°！ 第２図、第３図、および第４図に示したジッパ−ＣＭＯ
８回路３００は、桁上げ先取り方式、すなわち次の公知
の再帰式を実現する論理回路を実現している。
Ｃ□＝Ｇｏ＋ＰｏＣｏ＝Ｇ０（Ｐ、＋Ｃ０）Ｃ２＝＝Ｑ
□＋Ｐ１Ｃ□ Ｃａ＝Ｇ、＋Ｐ、Ｃ２，以下同様。
□＋Ｐ１Ｃ□ Ｃａ＝Ｇ、＋Ｐ、Ｃ２，以下同様。
ただし、Ａ １） ｇ Ａ １ ｇ Ａ ２ ｇ・・・
・・・・・・・・およびＢ。ｔ Ｂ １ Ｆ Ｂ ！
９・・・・・・・・・・は入力変数であり、Ｇｏ”Ａｏ
Ｂｏ＊ Ｇ□”ＡｘＢｌｔ（ｇ＝Ａ２Ｂｚ、Ｇ、＝Ａａ
Ｂ、、以下同様であり、Ｐ、＝−Ａ０＋Ｂ、、Ｐ□＝Ａ
よ＋Ｂ１．Ｐ２＝Ａ、＋Ｂ２． Ｐ、＝Ａ３＋Ｂ、、以
下同様である。当業者には公知のように、Ｐ の各々は
１番目の段の″′伝搬″変数であり、Ｇｉ の各各はｉ
番目の段の゛′発生″変数であり、ＣＩの各々はｉ番目
の段の桁上げ″変数である。
・・・・・・・・およびＢ。ｔ Ｂ １ Ｆ Ｂ ！
９・・・・・・・・・・は入力変数であり、Ｇｏ”Ａｏ
Ｂｏ＊ Ｇ□”ＡｘＢｌｔ（ｇ＝Ａ２Ｂｚ、Ｇ、＝Ａａ
Ｂ、、以下同様であり、Ｐ、＝−Ａ０＋Ｂ、、Ｐ□＝Ａ
よ＋Ｂ１．Ｐ２＝Ａ、＋Ｂ２． Ｐ、＝Ａ３＋Ｂ、、以
下同様である。当業者には公知のように、Ｐ の各々は
１番目の段の″′伝搬″変数であり、Ｇｉ の各各はｉ
番目の段の゛′発生″変数であり、ＣＩの各々はｉ番目
の段の桁上げ″変数である。
これらは演算装置における算術演算に有用なものである
。回路３００において、ある入力語Ａ。Ａ１Ａ２．、、
、、Ｂ、Ｂ、Ｂ２．、、、、に対応した全段の桁上げ″
変数ＣＩ は、計算位相の各々の開始時において使用可
能となる。これは、Ｈ，Ｔａｕｂ著の本“Ｄｉｇｉｔａ
ｌ Ｃ１ｒｃｕｉｔｓａｎｄ Ｍｉｃｒｏｐｒｏｃｅｓ
ｓｏｒｓ”（１９８２）の２０５−２０９頁に示されて
いる桁上げ先取り連鎖で実現できる。最初の（左端の）
段への入力となる桁上げ変数Ｃ０は、単純加算ではｃｆ
ｌ二〇であり、減算（２の補数）ではＣ３＝１となって
、他の桁上げ変数を決定するのに用いられる。
。回路３００において、ある入力語Ａ。Ａ１Ａ２．、、
、、Ｂ、Ｂ、Ｂ２．、、、、に対応した全段の桁上げ″
変数ＣＩ は、計算位相の各々の開始時において使用可
能となる。これは、Ｈ，Ｔａｕｂ著の本“Ｄｉｇｉｔａ
ｌ Ｃ１ｒｃｕｉｔｓａｎｄ Ｍｉｃｒｏｐｒｏｃｅｓ
ｓｏｒｓ”（１９８２）の２０５−２０９頁に示されて
いる桁上げ先取り連鎖で実現できる。最初の（左端の）
段への入力となる桁上げ変数Ｃ０は、単純加算ではｃｆ
ｌ二〇であり、減算（２の補数）ではＣ３＝１となって
、他の桁上げ変数を決定するのに用いられる。
回路３００において、出力Ｃ１を持つ最初の段には相互
に並列に接続された１対のＮＭＯＳトランジスタ３０１
および３０２があり、これらに入力信号Ａ０およびＢｏ
が印加されると同時に、同じ段で相互に、直列に接続さ
れた１対のＮＭＯＳトランジスタ３０４および３０５に
も、それぞれＡｏおよびＢｏが印加される。また、この
段にはクロックの印加されるＰＭＯ８予備充電トランジ
スタ３０６と、入力桁上げ信号Ｃａが印加される他のＮ
ＭＯ８駆動トランジスタ３００とがある。ＮＭＯＳトラ
ンジスタ３００は、並列接続された対トランジスタ３０
１および３０２と直列に接続されている。補助予備充電
トランジスタ３０３がノード３０８の正しい予備充電
のために付加されており、内部ノード３０８が出力ノー
ド３０９と電荷を共有するときに、予備充電中に出力ノ
ード３０９が部分的に放電してしまうことを防止してい
る。このような電荷の共有が問題とならない場合には、
補助予備充電トランジスタ３０３は除去してもよＬ’ｓ 桁上げ信号Ｃ０、および信号Ａ。およびＢｏのタイミン
グが正しければ、この第１段において（ｖ８８ に対す
る）電力スイッチングは必要でない。他の段の桁上げ信
号は、自動的に正しいタイミングとなり、入力Ａ工、Ｂ
１゜Ａ２．Ｂ２− Ａａ、Ｂ３がすべて正しいタイミン
グであれば、他の段でも電力スイッチングは必要としな
い。
に並列に接続された１対のＮＭＯＳトランジスタ３０１
および３０２があり、これらに入力信号Ａ０およびＢｏ
が印加されると同時に、同じ段で相互に、直列に接続さ
れた１対のＮＭＯＳトランジスタ３０４および３０５に
も、それぞれＡｏおよびＢｏが印加される。また、この
段にはクロックの印加されるＰＭＯ８予備充電トランジ
スタ３０６と、入力桁上げ信号Ｃａが印加される他のＮ
ＭＯ８駆動トランジスタ３００とがある。ＮＭＯＳトラ
ンジスタ３００は、並列接続された対トランジスタ３０
１および３０２と直列に接続されている。補助予備充電
トランジスタ３０３がノード３０８の正しい予備充電
のために付加されており、内部ノード３０８が出力ノー
ド３０９と電荷を共有するときに、予備充電中に出力ノ
ード３０９が部分的に放電してしまうことを防止してい
る。このような電荷の共有が問題とならない場合には、
補助予備充電トランジスタ３０３は除去してもよＬ’ｓ 桁上げ信号Ｃ０、および信号Ａ。およびＢｏのタイミン
グが正しければ、この第１段において（ｖ８８ に対す
る）電力スイッチングは必要でない。他の段の桁上げ信
号は、自動的に正しいタイミングとなり、入力Ａ工、Ｂ
１゜Ａ２．Ｂ２− Ａａ、Ｂ３がすべて正しいタイミン
グであれば、他の段でも電力スイッチングは必要としな
い。
回路３００のすべてのＰＭＯＳトランジスタは、回路２
００（第１図）のものと同様、ｖＤＤ （＝５．０ボル
ト）より約０．６ボルト低いしきい値を持っている。す
べてのＮＭＯＳトランジスタはＶＳ２ （＝Ｏ，Ｏボル
ト）より約０．６ボルト高いしきい値を持っている。
００（第１図）のものと同様、ｖＤＤ （＝５．０ボル
ト）より約０．６ボルト低いしきい値を持っている。す
べてのＮＭＯＳトランジスタはＶＳ２ （＝Ｏ，Ｏボル
ト）より約０．６ボルト高いしきい値を持っている。
より具体的に述べると、論理回路３００の第１の段の出
力Ｃ□は、第２の段のＰＭＯ８駆動トランジスタ３１０
のゲートに印加される。予備充電位相の各々において、
ノード３０８および３０９は、ともにｖＤＤ に充電
され、このときＰＭＯＳトランジスタ３１０に印加され
ている電圧は実質的にｖＤＤ となるため、このＰＭＯ
Ｓトランジスタ３１０は予備充電位相ではオフとなる。
力Ｃ□は、第２の段のＰＭＯ８駆動トランジスタ３１０
のゲートに印加される。予備充電位相の各々において、
ノード３０８および３０９は、ともにｖＤＤ に充電
され、このときＰＭＯＳトランジスタ３１０に印加され
ている電圧は実質的にｖＤＤ となるため、このＰＭＯ
Ｓトランジスタ３１０は予備充電位相ではオフとなる。
一方、計算位相の各々において、トランジスタ３１０の
ゲートに印加される電圧信号ｄユは、駆動トランジスタ
３００ ｇ ３０１ ｇ ３０２ 、３０４ 及び３０
５のゲートに印加される入力変数Ｃ８゜Ａｏ およびＢ
。の論理値に応じて高レベル（ｖＤＤ ）または低レベ
ル（Ｖ、ｓ ）となる。特に、ノード３０８は、Ａ。ま
たはＢ。のいずれかが高レベルであるとき、すなわちＫ
。またはＢ。のいずれかが低レベルであるときに限り、
計算位相において低レベルに駆動される。
ゲートに印加される電圧信号ｄユは、駆動トランジスタ
３００ ｇ ３０１ ｇ ３０２ 、３０４ 及び３０
５のゲートに印加される入力変数Ｃ８゜Ａｏ およびＢ
。の論理値に応じて高レベル（ｖＤＤ ）または低レベ
ル（Ｖ、ｓ ）となる。特に、ノード３０８は、Ａ。ま
たはＢ。のいずれかが高レベルであるとき、すなわちＫ
。またはＢ。のいずれかが低レベルであるときに限り、
計算位相において低レベルに駆動される。
よって、このノード３０８の電圧を表わす論理変数Ｐ０
は、Ｐ ｏ ” Ａ ｏ ＋ Ｂ ｎ ” Ａ ｏ Ｂ
ｏで与えられる。よって、Ａｏ＝ＱまたはＢ ｏ ”
０、すなわち、Ａ、−１またはＢ０＝１のときに限り
Ｐ０＝０となる。逆に、出力ノード３０９は、ＡｏとＢ
ｏとの両方が高レベルであるが、またはＣ，が高レベル
で、かっＡｏまたはＢｏが高レベルであるとき、いいか
えれば、肌および１゜が共に低レベルであるか、または
ＰｏＣｏが高レベルであるときに限り、計算位相中に低
レベルに駆動される。よって駆動トランジスタ３０４お
よび３０５の動作によって作られる論理変数Ｇ。はＧ
Ｂ ” Ａ０＋Ｂ。−Ａ。
は、Ｐ ｏ ” Ａ ｏ ＋ Ｂ ｎ ” Ａ ｏ Ｂ
ｏで与えられる。よって、Ａｏ＝ＱまたはＢ ｏ ”
０、すなわち、Ａ、−１またはＢ０＝１のときに限り
Ｐ０＝０となる。逆に、出力ノード３０９は、ＡｏとＢ
ｏとの両方が高レベルであるが、またはＣ，が高レベル
で、かっＡｏまたはＢｏが高レベルであるとき、いいか
えれば、肌および１゜が共に低レベルであるか、または
ＰｏＣｏが高レベルであるときに限り、計算位相中に低
レベルに駆動される。よって駆動トランジスタ３０４お
よび３０５の動作によって作られる論理変数Ｇ。はＧ
Ｂ ” Ａ０＋Ｂ。−Ａ。
Ｂｏで与えられ、Ａ、＝Ｂｏ＝Ｏ５すなわちＡ。
＝１かっＢ０＝１のときに限りＧ ｏ ” Ｏとなる。
このように、第１段は、第２段のトランジスタ３１０の
ゲートに印加される電圧を表わす論理変数００を発生す
るが、これはＣ１＝Ｇ。
ゲートに印加される電圧を表わす論理変数００を発生す
るが、これはＣ１＝Ｇ。
十Ｐ。Ｃ０で与えられ、第１段から第２段への桁上げ信
号の補数として望ましいものである。同様にして、他の
段も必要な桁上げ信号Ｃ，，Ｃ３，およびＣ４を発生す
る。
号の補数として望ましいものである。同様にして、他の
段も必要な桁上げ信号Ｃ，，Ｃ３，およびＣ４を発生す
る。
より具体的に述べると、論理回路３００の第２段（第２
図）は、久方駆動トランジスタ３１０の他に、ＮＭＯ８
予備充電トランジスタ３１３および３１６、Ｐｉ＝Ａ１
＋Ｂ、を発生するためのＰＭＯ８駆動トランジスタ３１
１および３１２、およびＧ１＝Ａ１Ｂ１を発生するため
のＰＭＯ８駆動トランジスタ３１４および３１５を含ん
でいる。この第２段は、桁上げ信号Ｃ，＝Ｇ、十Ｐ、Ｃ
１を論理回路３００の第３段のＮＭＯ８入力駆動トラン
ジスタ３２０へ印加する。この第３段（第３図）は、駆
動および予備充電トランジスタ ３２１゜３２２、、、
、、３２６、およびノード３２８および３２９を含み、
第１段と同様の構成になっている。第３段の素子で第１
段のものに対応するものは、同じ参照番号に２０が加算
されている。この第３段は３番目の桁上げ信号Ｃ，＝０
２＋Ｐ２Ｇ、を第４段の入力ＰＭＯ８駆動トランジスタ
３３０に印加する。第４段も第２段と同様の予備充電お
よび駆動トランジスタ３３１ 、３３２．、、、、、、
、、．３３６を含ん１ でおり、第４段の素子で第２段
のものに対応するものは同じ参照番号に２０が加算され
ている。第４段は、第３図の右下に示したように、４番
目の桁上げ信号Ｃ４＝Ｇ、十Ｐ、Ｃ，を発生する。
図）は、久方駆動トランジスタ３１０の他に、ＮＭＯ８
予備充電トランジスタ３１３および３１６、Ｐｉ＝Ａ１
＋Ｂ、を発生するためのＰＭＯ８駆動トランジスタ３１
１および３１２、およびＧ１＝Ａ１Ｂ１を発生するため
のＰＭＯ８駆動トランジスタ３１４および３１５を含ん
でいる。この第２段は、桁上げ信号Ｃ，＝Ｇ、十Ｐ、Ｃ
１を論理回路３００の第３段のＮＭＯ８入力駆動トラン
ジスタ３２０へ印加する。この第３段（第３図）は、駆
動および予備充電トランジスタ ３２１゜３２２、、、
、、３２６、およびノード３２８および３２９を含み、
第１段と同様の構成になっている。第３段の素子で第１
段のものに対応するものは、同じ参照番号に２０が加算
されている。この第３段は３番目の桁上げ信号Ｃ，＝０
２＋Ｐ２Ｇ、を第４段の入力ＰＭＯ８駆動トランジスタ
３３０に印加する。第４段も第２段と同様の予備充電お
よび駆動トランジスタ３３１ 、３３２．、、、、、、
、、．３３６を含ん１ でおり、第４段の素子で第２段
のものに対応するものは同じ参照番号に２０が加算され
ている。第４段は、第３図の右下に示したように、４番
目の桁上げ信号Ｃ４＝Ｇ、十Ｐ、Ｃ，を発生する。
回路３００では、入力Ｃ６１Ａ２Ｂ Ａｌｇ Ａ、。
、＊ ｐ Ｂ ａ ｅ Ｂ １＋ Ｂ ２ Ｈａ ＋
＋は正しいタイミングを持ち、すべての予備充電位相に
おいては、これらが印加されているトランジスタをオフ
状態にしており、これらをオンにするのは計算位相中の
みであるものと仮定している。これらの入力のあるもの
が正しいタイミングを持たない場合には、対応する駆動
トランジスタと、これがＮＭＯ８かＰＭＯ８かに応じて
、それぞれ■ｓ８ または■。０ の電源線との間に電
力スイッチを設ける必要がある。
＋は正しいタイミングを持ち、すべての予備充電位相に
おいては、これらが印加されているトランジスタをオフ
状態にしており、これらをオンにするのは計算位相中の
みであるものと仮定している。これらの入力のあるもの
が正しいタイミングを持たない場合には、対応する駆動
トランジスタと、これがＮＭＯ８かＰＭＯ８かに応じて
、それぞれ■ｓ８ または■。０ の電源線との間に電
力スイッチを設ける必要がある。
種々の変更が可能である。たとえば、３段からなるジッ
パ−ＣＭＯ８で、７個の入力変数Ａ、Ｂ、Ｃ，Ｄ、Ｅ、
Ｆ、およびＧの複数のアンド関数を実現する場合、各段
には直列接続された３個の駆動トランジスタを設け、第
１段内の３つの駆動トランジスタは入力Ａ。
パ−ＣＭＯ８で、７個の入力変数Ａ、Ｂ、Ｃ，Ｄ、Ｅ、
Ｆ、およびＧの複数のアンド関数を実現する場合、各段
には直列接続された３個の駆動トランジスタを設け、第
１段内の３つの駆動トランジスタは入力Ａ。
ＢおよびＣを受信し、第２段の３つの駆動トランジスタ
は入力り及びＥ及び第１段の出力を受信し、第３段の３
つの駆動トランジスタは信号Ｆ及びＧおよび第２段の出
力を受信するような構成にすることもできる。あるいは
、この同じアンド関数を６段から成るジッパ−０ＭＯ８
で実現することもでき、各段には２つの駆動トランジス
タを設け、第１段の２つの駆動トランジスタが入力Ａお
よびＢを受信し、他の段の各々における２つの駆動トラ
ンジスタは直前の段の出力と他の入力の異なったものと
を受信するような構成もできる。また、一連の段をジッ
パ−０ＭＯ８の構成とすする代りに、ドミノＣＭＯ８や
動的擬ＮＭＯ８のような他の構成とすることもできる。
は入力り及びＥ及び第１段の出力を受信し、第３段の３
つの駆動トランジスタは信号Ｆ及びＧおよび第２段の出
力を受信するような構成にすることもできる。あるいは
、この同じアンド関数を６段から成るジッパ−０ＭＯ８
で実現することもでき、各段には２つの駆動トランジス
タを設け、第１段の２つの駆動トランジスタが入力Ａお
よびＢを受信し、他の段の各々における２つの駆動トラ
ンジスタは直前の段の出力と他の入力の異なったものと
を受信するような構成もできる。また、一連の段をジッ
パ−０ＭＯ８の構成とすする代りに、ドミノＣＭＯ８や
動的擬ＮＭＯ８のような他の構成とすることもできる。
第１図は本発明の一実施例に従った多入力アンド機能を
実現するジッパ−ＣＭＯ８論理回路を示し、 第２図および第３図は本発明の他の実施例に従い、桁上
げ先取りを実現するジッパ−ＣＭＯ８論理回路を示して
おり、 第４図は第２図と第３図の関係を示している。 ［主要部分の符号の説明］ 駆動トランジスタ・・・・・・第１図のトランジスタ２
０１，２０２ 出力ノード・・・・・・・・・・・・第１図のノード’
１１ＤＣ電源端子・・・・・・・・・・第１図のノード
２１第３の駆動トランジスタ・・・・・・・・・・・
・・・・・・・・・・・・・・・・・第２図のトランジ
スタ３００ ＦＩｏ、２ Ｆ／σ３
実現するジッパ−ＣＭＯ８論理回路を示し、 第２図および第３図は本発明の他の実施例に従い、桁上
げ先取りを実現するジッパ−ＣＭＯ８論理回路を示して
おり、 第４図は第２図と第３図の関係を示している。 ［主要部分の符号の説明］ 駆動トランジスタ・・・・・・第１図のトランジスタ２
０１，２０２ 出力ノード・・・・・・・・・・・・第１図のノード’
１１ＤＣ電源端子・・・・・・・・・・第１図のノード
２１第３の駆動トランジスタ・・・・・・・・・・・
・・・・・・・・・・・・・・・・・第２図のトランジ
スタ３００ ＦＩｏ、２ Ｆ／σ３
Claims (1)
- 【特許請求の範囲】 １、論理回路において、 同じタイミング信号によって制御される第１、第２およ
び第３の段が含まれることと、該段の各々がその段の出
力ノードとＤＣ電源端子との間に接続された駆動トラン
ジスタを含む別々の論理回路網を持っていることと、該
段の各々の該論理回路網において該段の該出力ノードか
ら該論理回路網を介して該段の該電源端子に至る任意の
経路中に３つを超える該駆動トランジスタは存在せず、
また第１および第２の該駆動トランジスタが該段の該出
力ノードと該段の該電源端子との間で直列に接続される
構成になって↓護ることと、該第１の段を除く各段の選
択された１つの該駆動トランジスタの入力端子が直前の
段の該出力ノードに接続されていることとを特徴とする
論理回路。 ２、特許請求の範囲第１項記載の論理回路において、Ｎ
ＭＯ８の駆動トランジスタのみの論理回路からなる該段
とＰｕＯ２の駆動トランジスタのみの論理回路からなる
該段が交互に配置されていることと、ＮＭＯ８の駆動ト
ランジスタのみの該論理回路網の接続されているすべて
の該電源端子が第１のＤＣ電圧レヘル（Ｖ ）の端子に
接続されていること Ｂ と、ＰｕＯ２の駆動トランジスタのみの該論理回路網の
接続されているすべての該電源端子が第２のＤＣ電圧レ
ベル（ｖＤＤ）の端子に接続されていることとを特徴と
する論理回路。 ３、特許請求の範囲第２項記載の論理回路において、Ｎ
Ｒ，１０Ｓの駆動トランジスタのみの段の各々の該出力
ノードを実質的に該第２のＤＣ電圧レベル（ｖＤＤ）に
まで予備充電するためにクロックの印加されたＰＭＯＳ
トランジスタと、ＰｕＯ２の駆動トランジスタのみの段
の各々の該出力ノードを実質的に該第１のＤＣ電圧レベ
ル（ｖ８８）にまで予備充電するためにクロックの印加
されたＮＭｏ５トランジスタとが含まれることを特徴と
する論理回路。 ４、特許請求の範囲第３項記載の論理回路において、該
段の各々の該論理回路網に第３の駆動トランジスタが含
まれ相互に並列接続された第４および第５の駆動トラン
ジスタと直列に接続されていることと、該第３の駆動ト
ランジスタが該選択された１つの駆動トランジスタであ
ることとを特徴とする論理回路。 ５、特許請求の範囲第２項記載の論理回路において、該
段の各々の該論理回路網に第３の駆動トランジスタが含
まれ相互に並列接続された第４および第５の駆動トラン
ジスタと直列に接続されていることと、該第３の駆動ト
ランジスタが該選択された１つの駆動トランジスタであ
ることとを特徴とする論理回路。 ６、特許請求の範囲第１項記載の論理回路において、該
段の各々の該論理回路網に第３の駆動トランジスタが含
まれ相互に並列接続された第４および第５の駆動トラン
ジスタと直列に接続されていることと、該第３の駆動ト
ランジスタが該選択された１つの駆動トランジスタであ
ることを特徴とする論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/564,929 US4569032A (en) | 1983-12-23 | 1983-12-23 | Dynamic CMOS logic circuits for implementing multiple AND-functions |
| US564929 | 1990-08-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60157334A true JPS60157334A (ja) | 1985-08-17 |
Family
ID=24256478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59268759A Pending JPS60157334A (ja) | 1983-12-23 | 1984-12-21 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4569032A (ja) |
| JP (1) | JPS60157334A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60205631A (ja) * | 1984-03-29 | 1985-10-17 | Toshiba Corp | 全加算回路 |
| JPH0619701B2 (ja) * | 1985-10-31 | 1994-03-16 | 日本電気株式会社 | 半加算回路 |
| US4833347A (en) * | 1986-02-28 | 1989-05-23 | Honeywell, Inc. | Charge disturbance resistant logic circuits utilizing true and complement input control circuits |
| EP0238978A1 (de) * | 1986-03-25 | 1987-09-30 | Siemens Aktiengesellschaft | Modulo-2-Addierer zur Verknüpfung von drei Eingangssignalen |
| IT1195119B (it) * | 1986-08-04 | 1988-10-12 | Cselt Centro Studi Lab Telecom | Perfezionamenti alle schiere logi che programmabili dinamiche a struttura nor nor realizzate in tecnolo gia c mos |
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
| US4751407A (en) * | 1986-12-19 | 1988-06-14 | Hughes Aircraft Company | Self-timing circuit |
| JPS63228494A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | ダイナミツク型デコ−ダ回路 |
| US4851714A (en) * | 1987-12-11 | 1989-07-25 | American Telephone And Telgraph Company, At&T Bell Laboratories | Multiple output field effect transistor logic |
| US4982352A (en) * | 1988-06-17 | 1991-01-01 | Bipolar Integrated Technology, Inc. | Methods and apparatus for determining the absolute value of the difference between binary operands |
| US4937473A (en) * | 1988-10-04 | 1990-06-26 | Honeywell, Inc. | Switching state retention circuit |
| US5208490A (en) * | 1991-04-12 | 1993-05-04 | Hewlett-Packard Company | Functionally complete family of self-timed dynamic logic circuits |
| US5399921A (en) * | 1993-12-14 | 1995-03-21 | Dobbelaere; Ivo J. | Dynamic complementary pass-transistor logic circuit |
| US5670898A (en) * | 1995-11-22 | 1997-09-23 | Silicon Graphics, Inc. | Low-power, compact digital logic topology that facilitates large fan-in and high-speed circuit performance |
| US5719803A (en) * | 1996-05-31 | 1998-02-17 | Hewlett-Packard Company | High speed addition using Ling's equations and dynamic CMOS logic |
| US5859547A (en) * | 1996-12-20 | 1999-01-12 | Translogic Technology, Inc. | Dynamic logic circuit |
| US6184718B1 (en) | 1996-12-20 | 2001-02-06 | Translogic Technology, Inc. | Dynamic logic circuit |
| US6104213A (en) * | 1998-03-02 | 2000-08-15 | International Business Machines Corporation | Domino logic circuit having a clocked precharge |
| US6275968B1 (en) * | 1998-08-06 | 2001-08-14 | International Business Machines Corporation | Apparatus and method to reduce node toggling in semiconductor devices |
| US6826588B2 (en) | 1999-12-23 | 2004-11-30 | Intel Corporation | Method and apparatus for a fast comparison in redundant form arithmetic |
| US6649476B2 (en) | 2001-02-15 | 2003-11-18 | Micron Technology, Inc. | Monotonic dynamic-static pseudo-NMOS logic circuit and method of forming a logic gate array |
| US6563345B2 (en) * | 2001-03-15 | 2003-05-13 | Micron Technology, Inc. | Monotonic dynamic static pseudo-NMOS logic circuits |
| US6900521B2 (en) * | 2002-06-10 | 2005-05-31 | Micron Technology, Inc. | Vertical transistors and output prediction logic circuits containing same |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49111589A (ja) * | 1973-02-01 | 1974-10-24 | ||
| JPS5548592U (ja) * | 1978-09-27 | 1980-03-29 | ||
| JPS58111436A (ja) * | 1981-12-17 | 1983-07-02 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | Ｃｍｏｓ多段ダイナミツク論理回路及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573487A (en) * | 1969-03-05 | 1971-04-06 | North American Rockwell | High speed multiphase gate |
| US4040015A (en) * | 1974-04-16 | 1977-08-02 | Hitachi, Ltd. | Complementary mos logic circuit |
| DE2544434A1 (de) * | 1975-10-04 | 1977-04-14 | Philips Patentverwaltung | Integrierte schaltung in dynamischer cmos-technik |
| JPS5731042A (en) * | 1980-07-31 | 1982-02-19 | Toshiba Corp | Multiplaying and dividing circuits |
| JPS5879338A (ja) * | 1981-11-05 | 1983-05-13 | Toshiba Corp | 論理回路 |
| US4504924A (en) * | 1982-06-28 | 1985-03-12 | International Business Machines Corporation | Carry lookahead logical mechanism using affirmatively referenced transfer gates |
-
1983
- 1983-12-23 US US06/564,929 patent/US4569032A/en not_active Expired - Fee Related
-
1984
- 1984-12-21 JP JP59268759A patent/JPS60157334A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49111589A (ja) * | 1973-02-01 | 1974-10-24 | ||
| JPS5548592U (ja) * | 1978-09-27 | 1980-03-29 | ||
| JPS58111436A (ja) * | 1981-12-17 | 1983-07-02 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | Ｃｍｏｓ多段ダイナミツク論理回路及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4569032A (en) | 1986-02-04 |
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