JPS5879338A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS5879338A JPS5879338A JP56177381A JP17738181A JPS5879338A JP S5879338 A JPS5879338 A JP S5879338A JP 56177381 A JP56177381 A JP 56177381A JP 17738181 A JP17738181 A JP 17738181A JP S5879338 A JPS5879338 A JP S5879338A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- precharge
- level
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路に係り、特にＣ−ＭＯＳで構成される
ダイナミック嶽の論理回路に関する。
ダイナミック嶽の論理回路に関する。
近年、大規模な論理集積回路を構成する場合、電力消費
が少ない０Ｍ０８回路が多く用いられる様になって来て
いる。しかしながら、大規模な論理回路を限られた面積
の集積回路で実現するとなると、スタティック型の０Ｍ
６８回路ではどうしても素子数が多くなってしまい制限
がある。このため従来から大規模な論ｍ回路には素子数
が少なくてもよいグイナイツク瀝の０Ｍ０８回路が用い
られて来た。
が少ない０Ｍ０８回路が多く用いられる様になって来て
いる。しかしながら、大規模な論理回路を限られた面積
の集積回路で実現するとなると、スタティック型の０Ｍ
６８回路ではどうしても素子数が多くなってしまい制限
がある。このため従来から大規模な論ｍ回路には素子数
が少なくてもよいグイナイツク瀝の０Ｍ０８回路が用い
られて来た。
第１図はかかる従来のダイナミック皺の論理回路の一例
を示す回路構成図で、特に３人力の論理積を作って出力
する囲路を例示するものでるる。
を示す回路構成図で、特に３人力の論理積を作って出力
する囲路を例示するものでるる。
同図中ＭＯ８Ｕ、ＭＯ８Ｌはそれぞれプリチャージ信号
へ を入力されるｐチャンネル及びａチャンネルのＭＯ
Ｓ）ランジスタ、ＭＯ８１，ＭＯＳ２．ＭＯＳ３はそれ
ぞれ入力信号ＩＮ１．ＩＮ２．ＩＮ３の入力を受けてい
る一チャンネルトランジスタ、ＣＬはＭＯ８トランジス
タＭＯ８Ｕ及びＭＯＳ）ツンジスタＭＯ８１のドレイン
側節点Ｎ１が接続される図示しないＭＯ８ゲートに形成
される容量をそれぞれ示すものである。
へ を入力されるｐチャンネル及びａチャンネルのＭＯ
Ｓ）ランジスタ、ＭＯ８１，ＭＯＳ２．ＭＯＳ３はそれ
ぞれ入力信号ＩＮ１．ＩＮ２．ＩＮ３の入力を受けてい
る一チャンネルトランジスタ、ＣＬはＭＯ８トランジス
タＭＯ８Ｕ及びＭＯＳ）ツンジスタＭＯ８１のドレイン
側節点Ｎ１が接続される図示しないＭＯ８ゲートに形成
される容量をそれぞれ示すものである。
かかる構成に於いて、入力信号ＩＮ１． ＩＮ２゜ＩＮ
３ はＭＯＳトランジスタＭＯＳ１．ＭＯＳ２．ＭＯＳ
３で論理積をとられ、ＭＯＳ）ランジスタＭＯ８Ｌが導
通し、ＭＯＳトランジスタＭＯ８Ｕ が非導通の間に
出力信−＠、ｖｏＵＴとして節点Ｎ−１から出力される
。
３ はＭＯＳトランジスタＭＯＳ１．ＭＯＳ２．ＭＯＳ
３で論理積をとられ、ＭＯＳ）ランジスタＭＯ８Ｌが導
通し、ＭＯＳトランジスタＭＯ８Ｕ が非導通の間に
出力信−＠、ｖｏＵＴとして節点Ｎ−１から出力される
。
ここで、得られる出力信号Ｖ。ＵＴと入力信号！Ｎ１゜
ＩＮ２．ＩＮ３の関係は Ｖ −ＩＮＩ−ＩＮ２−ＩＮ３ −−−−−−
ｍＵＴ − である。さて、プリチャージ信号りが「０」レベルの間
、ＭＯＳトランジスタＭＯ８Ｕは導通状態にあｆｉ、Ｍ
ＯＳ）ランジスタＭＯ８Ｌは非導通である。このため、
容量ＣＬは電源■ＤＤのレベルまでプリチャージされ、
出力信号Ｖ。ＵＴは「１」レベルである。さて、この間
に入力信号ＩＮＩ、 ＩＮ２゜ＩＮ３の状態が全て論理
ｒｌＪに変化したとすると、節点Ｎｌ、Ｎ２．Ｎ３．Ｎ
４の全てに電荷が蓄えられる。この時の、各節点Ｎｌ、
Ｎ２．Ｎ３゜Ｎ４の電圧をそれぞれＶｌ、Ｖ２．Ｖ３．
Ｖ４とすると ／ｚ＝＝ｖａ＝−ｖ＋−ｖ −ｖ ・・・・・
・・・・ （２）ＤＤ ＴＮ ｖｌ−ｖＤＤ ・・・・・・・・・（
３）となる。但し、ｖＴＮは各ＭＯ８）ランジスタＭＯ
８１゜ＭＯＳ２．ＭＯＢＳを構成するｎチャンネルトラ
ンジスタの閾値電圧である。この様な状態の中で、フリ
チャージ信号りが「０」から「１」に変化すると、ＭＯ
Ｓ）ランジスタＭＯ８Ｕが非導通となり、ＭＯＳ）ラン
ジスタＭＯ８Ｌが導通となる九め、容量ＣＬの電荷並び
に各節点の電荷はＭＯＳ）ランジスタＭＯ８Ｌを介して
放電される。
ＩＮ２．ＩＮ３の関係は Ｖ −ＩＮＩ−ＩＮ２−ＩＮ３ −−−−−−
ｍＵＴ − である。さて、プリチャージ信号りが「０」レベルの間
、ＭＯＳトランジスタＭＯ８Ｕは導通状態にあｆｉ、Ｍ
ＯＳ）ランジスタＭＯ８Ｌは非導通である。このため、
容量ＣＬは電源■ＤＤのレベルまでプリチャージされ、
出力信号Ｖ。ＵＴは「１」レベルである。さて、この間
に入力信号ＩＮＩ、 ＩＮ２゜ＩＮ３の状態が全て論理
ｒｌＪに変化したとすると、節点Ｎｌ、Ｎ２．Ｎ３．Ｎ
４の全てに電荷が蓄えられる。この時の、各節点Ｎｌ、
Ｎ２．Ｎ３゜Ｎ４の電圧をそれぞれＶｌ、Ｖ２．Ｖ３．
Ｖ４とすると ／ｚ＝＝ｖａ＝−ｖ＋−ｖ −ｖ ・・・・・
・・・・ （２）ＤＤ ＴＮ ｖｌ−ｖＤＤ ・・・・・・・・・（
３）となる。但し、ｖＴＮは各ＭＯ８）ランジスタＭＯ
８１゜ＭＯＳ２．ＭＯＢＳを構成するｎチャンネルトラ
ンジスタの閾値電圧である。この様な状態の中で、フリ
チャージ信号りが「０」から「１」に変化すると、ＭＯ
Ｓ）ランジスタＭＯ８Ｕが非導通となり、ＭＯＳ）ラン
ジスタＭＯ８Ｌが導通となる九め、容量ＣＬの電荷並び
に各節点の電荷はＭＯＳ）ランジスタＭＯ８Ｌを介して
放電される。
上述の動作は第２図のタイムチャートに示す通りである
。第２図（ａ）は入力信号ＩＮＩ、ＩＮ２．ＩＮ３の状
態を示す波形図、第２図（ｂ）はプリチャージ信号りの
波形図、第２図（、）は出力信号Ｖ。ＵＴの波形図であ
る。
。第２図（ａ）は入力信号ＩＮＩ、ＩＮ２．ＩＮ３の状
態を示す波形図、第２図（ｂ）はプリチャージ信号りの
波形図、第２図（、）は出力信号Ｖ。ＵＴの波形図であ
る。
上の説明からも明らかな如く、第２図のｔ。から１１１
でのプリチャージ中に各節点Ｎ１．Ｎ２゜Ｎ３．Ｎ４Ｏ
電圧はｖＤＤ −”ｒａｔたはｖＤＤマチ１１Ｉ＋Ｊ上
げられる九め、プリチャージ終了時の放電に時間を要し
、プリチャージが終了する１０時点から出力信号Ｖ。Ｕ
Ｔのレベルが決定する１２時点までの時間が非常に長く
なる。
でのプリチャージ中に各節点Ｎ１．Ｎ２゜Ｎ３．Ｎ４Ｏ
電圧はｖＤＤ −”ｒａｔたはｖＤＤマチ１１Ｉ＋Ｊ上
げられる九め、プリチャージ終了時の放電に時間を要し
、プリチャージが終了する１０時点から出力信号Ｖ。Ｕ
Ｔのレベルが決定する１２時点までの時間が非常に長く
なる。
この事は、回路の動作速度に影響を与え、回路の高速化
の、上で大きな制約となるため、何らかの解決策が必要
とされて来た。
の、上で大きな制約となるため、何らかの解決策が必要
とされて来た。
従って、本発明の目的は上記従来技術の問題点に鑑みて
、ダイナミック動作中、プリチャージ後の出力レベルの
セトリングタイムの短かい論理回路を提供するにある。
、ダイナミック動作中、プリチャージ後の出力レベルの
セトリングタイムの短かい論理回路を提供するにある。
上記目的を構成する丸めに、本発明の論理回路は入力信
号をグー）Ｋ入力される入力回路と、入力回路に相補的
に接続されプリチャージ信号によって入力回路との接続
点に存在する容量にプリチャージするプリチャージ回路
とから構成される。
号をグー）Ｋ入力される入力回路と、入力回路に相補的
に接続されプリチャージ信号によって入力回路との接続
点に存在する容量にプリチャージするプリチャージ回路
とから構成される。
以下、図面に従って本発明の詳細な説明する。
第３図は本発明の一実施例に係るダイナミック型の論理
回路の回路構成図で、特に３人力の論理積回路ｉ′例示
するものである。第３図の構成が第１図の構成と異なる
点は、ＭＯＢ）ランジスタ訊を省略して、ＭＯＢ）ラン
ジスタＭ０８３のソースをグランドに直接接続し要点で
ある。
回路の回路構成図で、特に３人力の論理積回路ｉ′例示
するものである。第３図の構成が第１図の構成と異なる
点は、ＭＯＢ）ランジスタ訊を省略して、ＭＯＢ）ラン
ジスタＭ０８３のソースをグランドに直接接続し要点で
ある。
かかゐ構成に於いて、プリチャージ信号らが「０」レベ
ルの間、ＭＯＳ）ｊンジスタＭＯ８Ｕは導通状態にある
。この丸め、ＭＯＳ）ランジスタＭＯ８１゜Ｍｏｓ＊、
ＭＯＢＳのいずれかが非導通であれば容量ＣＬは電源ｖ
ＤＤのレベル壕でプリチャージされ、出力信号Ｖ。Ｕ７
は「１」レベルである。さて、この間に入力信号ＩＮＩ
、ＩＮ２．ＩＮ３の状態が全て論理「１」に変化し九と
すると、ＭＯＳ）ランジスタＭＯ８１，ＭＯ８２，ＭＯ
８３は全て導通し、各接点Ｎｌ。
ルの間、ＭＯＳ）ｊンジスタＭＯ８Ｕは導通状態にある
。この丸め、ＭＯＳ）ランジスタＭＯ８１゜Ｍｏｓ＊、
ＭＯＢＳのいずれかが非導通であれば容量ＣＬは電源ｖ
ＤＤのレベル壕でプリチャージされ、出力信号Ｖ。Ｕ７
は「１」レベルである。さて、この間に入力信号ＩＮＩ
、ＩＮ２．ＩＮ３の状態が全て論理「１」に変化し九と
すると、ＭＯＳ）ランジスタＭＯ８１，ＭＯ８２，ＭＯ
８３は全て導通し、各接点Ｎｌ。
Ｎ２．Ｎ５Ｆ）電圧Ｖｌ、Ｖ２．Ｖ３はトランジスタＭ
Ｏ８１，ＭＯ８２，ＭＯ８Ｂのチャンネル幅、Ｌはチャ
ンネル長、ＣｏＸはＭＯＳの酸化膜の静電容量、μは電
子の移動度である。
Ｏ８１，ＭＯ８２，ＭＯ８Ｂのチャンネル幅、Ｌはチャ
ンネル長、ＣｏＸはＭＯＳの酸化膜の静電容量、μは電
子の移動度である。
つまり、＋２１． （３）式と（４）、 （５）、 （
６）式を突き合せて見ると明らかに、第３図の構成によ
る各節点Ｎｌ。
６）式を突き合せて見ると明らかに、第３図の構成によ
る各節点Ｎｌ。
Ｎ２．Ｎ３の電圧は低く、第１図の節点Ｎ４に相当する
部分はグランドレベルにあるため、第１図の構成に較べ
て各節点に蓄えられる電荷量は少ない。
部分はグランドレベルにあるため、第１図の構成に較べ
て各節点に蓄えられる電荷量は少ない。
この丸め、プリチャージ信号Ｔ、が「０」から「１」に
変化してＭＯＳ）ランジスタＭＯ８Ｕが非導通に変化し
た場合に４、容量ＣＬの電荷並びに各節点の電荷は直ち
にグランドに放電される。従って、プリチャージ終了後
の出力信号Ｖ。Ｕ３Ｏ）ｔ ）リングタイムも短かく、
回路の高速化が可能となって来る。
変化してＭＯＳ）ランジスタＭＯ８Ｕが非導通に変化し
た場合に４、容量ＣＬの電荷並びに各節点の電荷は直ち
にグランドに放電される。従って、プリチャージ終了後
の出力信号Ｖ。Ｕ３Ｏ）ｔ ）リングタイムも短かく、
回路の高速化が可能となって来る。
なお、第３図の構成では、入力信号ＩＮＩ、 ＩＮ２゜
ＩＮ３の全てが「１」レベルとなつ九場合、プリチャー
ジ中にはｖＤＤからグランドに向って電流が流れてしま
う丸め、消費電力は従来回路に較べれば多くなってしま
う。しかしながら、このＤＣ電流が流れるのも入力信号
ＩＮＩ、ＩＮ２．ＩＮ３が全て「１」であるという条件
が成立し九場合のみであり、現実的には＃１とんど消費
電流は増加しない。
ＩＮ３の全てが「１」レベルとなつ九場合、プリチャー
ジ中にはｖＤＤからグランドに向って電流が流れてしま
う丸め、消費電力は従来回路に較べれば多くなってしま
う。しかしながら、このＤＣ電流が流れるのも入力信号
ＩＮＩ、ＩＮ２．ＩＮ３が全て「１」であるという条件
が成立し九場合のみであり、現実的には＃１とんど消費
電流は増加しない。
なお、上記実施例では論理回路の構成例として３人力の
論理積回路を例示したが、本発明の実施はこれに限定さ
れるものではなく、更に、入力の多い論理積回路、論理
和回路の組み合せ等、他の楡々の応用が考えられる。ま
た、プリチャージ用ＭＯ８）ランジスタと論理入力用Ｍ
Ｏ８）ｊンジスタのデイメンジ曹ンを工夫することによ
り、高速動作のインバータを構成することも可能である
。
論理積回路を例示したが、本発明の実施はこれに限定さ
れるものではなく、更に、入力の多い論理積回路、論理
和回路の組み合せ等、他の楡々の応用が考えられる。ま
た、プリチャージ用ＭＯ８）ランジスタと論理入力用Ｍ
Ｏ８）ｊンジスタのデイメンジ曹ンを工夫することによ
り、高速動作のインバータを構成することも可能である
。
以上述べ九Ｔ１０＜ 、本発明によれば消費電流を格別
に増大させることなく、少ない回路素子で高速匿のグイ
ナ建ツク動作を可能ならしめ九〇−ＭＯ８による論理回
路を得ることが出来るものである。
に増大させることなく、少ない回路素子で高速匿のグイ
ナ建ツク動作を可能ならしめ九〇−ＭＯ８による論理回
路を得ることが出来るものである。
第１図は従来のグイ＋′建ツク型の論理回路の一例を示
す回路構成図、 第２図は第１図の構成に於ける各部の波形を示すタイム
チャート、 第３図は本発明の一実施例に係るグイナ建ツク屋の論理
回路の一例を示す回路構成図である。 ＭＯ８Ｕ、ＭＯ８Ｌ、ＭＯＳ１．ＭＯＳ２．ＭＯＳ３・
・・ＭＯ８トランジスタ、ＣＬ・・・容量。 出願人代理人 猪 股 清
す回路構成図、 第２図は第１図の構成に於ける各部の波形を示すタイム
チャート、 第３図は本発明の一実施例に係るグイナ建ツク屋の論理
回路の一例を示す回路構成図である。 ＭＯ８Ｕ、ＭＯ８Ｌ、ＭＯＳ１．ＭＯＳ２．ＭＯＳ３・
・・ＭＯ８トランジスタ、ＣＬ・・・容量。 出願人代理人 猪 股 清
Claims (1)
- 【特許請求の範囲】 １、入力信号をゲートに入力される少なくとも１個の一
導電形ＭＯ８）ランジスタからなる入力回路と、この入
力回路に相補的に接続されプリチャージ信号によって入
力回路との＊ｍ点に存在する容量にプリチャージする逆
導電形Ｍ５８）ランジスタからなるプリチャージ回路と
ｄ−ら構成されることを特徴とする論理回路。 ２、特許請求の範囲第１項に於いて、入力回路はプリチ
ャージ回路のプリチャージ中にも論理動作する回路であ
ることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177381A JPS5879338A (ja) | 1981-11-05 | 1981-11-05 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177381A JPS5879338A (ja) | 1981-11-05 | 1981-11-05 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5879338A true JPS5879338A (ja) | 1983-05-13 |
Family
ID=16029941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56177381A Pending JPS5879338A (ja) | 1981-11-05 | 1981-11-05 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879338A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4569032A (en) * | 1983-12-23 | 1986-02-04 | At&T Bell Laboratories | Dynamic CMOS logic circuits for implementing multiple AND-functions |
| US5008567A (en) * | 1988-04-25 | 1991-04-16 | Nec Corporation | Signal generating circuit free from malfunction based on noise |
| US6278296B1 (en) | 1998-08-07 | 2001-08-21 | Hitachi, Ltd. | Dynamic logic circuit and integrated circuit device using the logic circuit |
-
1981
- 1981-11-05 JP JP56177381A patent/JPS5879338A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4569032A (en) * | 1983-12-23 | 1986-02-04 | At&T Bell Laboratories | Dynamic CMOS logic circuits for implementing multiple AND-functions |
| US5008567A (en) * | 1988-04-25 | 1991-04-16 | Nec Corporation | Signal generating circuit free from malfunction based on noise |
| US6278296B1 (en) | 1998-08-07 | 2001-08-21 | Hitachi, Ltd. | Dynamic logic circuit and integrated circuit device using the logic circuit |
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