JPS62193319A - ダイナミツクｐｌａ回路 - Google Patents
ダイナミツクｐｌａ回路Info
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- 238000000034 method Methods 0.000 description 4
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- 238000012886 linear function Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｎチャンネル形あるいはＰチャンネル形ＭＯ
Ｓトランジスタ構成のダイナミックＰＩ、Ａ回路に関す
るものである。
Ｓトランジスタ構成のダイナミックＰＩ、Ａ回路に関す
るものである。
従来の技術
従来のダイナミックＰＬＡ回路を第４図に、この回路の
タイミングチャートを第２図に示す。第４図においてＩ
、、Ｉ２および工。は入力線、Ｒ１゜Ｒ２＋ Ｒ３オヨ
Ｄ Ｒ４’ｒｉ 論理ｍ 項線、０１．ｏ２．ｏ３およ
びｏ４は出力線、１，２・・・・・・１８および１９は
Ｎチャンネル形のエンハンストメント型ＭｏＳトランジ
スタ（以下、Ｍ ＯＳ −Ｔ ｒ と記す）、２０．２
１および２２はインバータ、φ１．φ２．φ３およびφ
４はクロック線である。また、第２図中、ａはクロック
線φ、のクロックパルス波形、ｂはクロック線φ２のク
ロックパルス波形、Ｃはクロック線φ３のクロックパル
ス波形、ｄはクロック線φ４のクロックパルス波形、ｅ
は論理積項線Ｒ１のレベル波形、ｆは論理積項線Ｒ２の
レベル波形およびｑは出力線ｏ１ のレベル波形である
。
タイミングチャートを第２図に示す。第４図においてＩ
、、Ｉ２および工。は入力線、Ｒ１゜Ｒ２＋ Ｒ３オヨ
Ｄ Ｒ４’ｒｉ 論理ｍ 項線、０１．ｏ２．ｏ３およ
びｏ４は出力線、１，２・・・・・・１８および１９は
Ｎチャンネル形のエンハンストメント型ＭｏＳトランジ
スタ（以下、Ｍ ＯＳ −Ｔ ｒ と記す）、２０．２
１および２２はインバータ、φ１．φ２．φ３およびφ
４はクロック線である。また、第２図中、ａはクロック
線φ、のクロックパルス波形、ｂはクロック線φ２のク
ロックパルス波形、Ｃはクロック線φ３のクロックパル
ス波形、ｄはクロック線φ４のクロックパルス波形、ｅ
は論理積項線Ｒ１のレベル波形、ｆは論理積項線Ｒ２の
レベル波形およびｑは出力線ｏ１ のレベル波形である
。
以下に、第２図と第４図を参照してダイナミックＰＬＡ
回路の主要部の動作原理を説明する。
回路の主要部の動作原理を説明する。
Ｍ ＯＳ −Ｔ ｒ １は、クロック線φ１ の論理レ
ベルが高レベル（”Ｈ″）の状態になると論理積項線Ｒ
１〜Ｒ４はＭ ＯＳ −Ｔ ｒ １でプリチャージされ
、すべてＨ”となる。
ベルが高レベル（”Ｈ″）の状態になると論理積項線Ｒ
１〜Ｒ４はＭ ＯＳ −Ｔ ｒ １でプリチャージされ
、すべてＨ”となる。
論理積項線Ｒ１とＲ２の動作波形について説明する。
時刻上〇から１２１での間、入力線１１．Ｉ、および工
、の論理レベルが“Ｈ″の状態であるとする。クロック
線φ の論理レベルが時刻ｔ。で”Ｈ″になると論理積
項線ＲとＲ２はプリチャ−ジされ論理レベルは”Ｌ”か
ら“Ｈ″に変化する。
、の論理レベルが“Ｈ″の状態であるとする。クロック
線φ の論理レベルが時刻ｔ。で”Ｈ″になると論理積
項線ＲとＲ２はプリチャ−ジされ論理レベルは”Ｌ”か
ら“Ｈ″に変化する。
次に、クロック線φ２の論理レベルが時刻ｔ１で”Ｈ”
になると、Ｍ ＯＳ −Ｔ ｒ ２は導通（”ＯＮ”）
状態となる。この時、入力線Ｉ、、Ｉ、および工。
になると、Ｍ ＯＳ −Ｔ ｒ ２は導通（”ＯＮ”）
状態となる。この時、入力線Ｉ、、Ｉ、および工。
の論理レベルがＨ＃であるためＭ ＯＳ −Ｔ ｒ ３
は非導通（”ＯＦＦ”）でありＭＯＳ−Ｔｒ４ と６
は”ＯＮ″の状態である。したがって論理積項線Ｒ４は
放電する経路が無いため”Ｈ”の状態の１まであるが、
論理積項線Ｒ２にプリチャージされた電荷がＭ ＯＳ
−Ｔ ｒ ２と４を通じてグランドに放電されるため、
論理積項線Ｒ２の論理レベルは“Ｈ＃から”Ｌ″に変化
する。
は非導通（”ＯＦＦ”）でありＭＯＳ−Ｔｒ４ と６
は”ＯＮ″の状態である。したがって論理積項線Ｒ４は
放電する経路が無いため”Ｈ”の状態の１まであるが、
論理積項線Ｒ２にプリチャージされた電荷がＭ ＯＳ
−Ｔ ｒ ２と４を通じてグランドに放電されるため、
論理積項線Ｒ２の論理レベルは“Ｈ＃から”Ｌ″に変化
する。
次に、時刻ｔ２から七〇 の間、入力線Ｉ、、Ｉ。
および工、の論理レベルｉ： ” Ｌ ’になる。この
時、Ｍ ＯＳ −Ｔ ｒ ３は”ＯＮ”の状態となり、
ＭＯＳ −Ｔ ｒ４と６は○ＦＦ”の状態となる。この
状態でクロック線φ１に時刻ｔ４で第２のパルスが来て
論理レベルが”Ｈ″になると、論理積項線Ｒ１の論理レ
ベルは”Ｈ”のままであるが論理積項線Ｒ２の論理レベ
ルは”Ｌ”から“Ｈ１１に変化する。つづいて、クロッ
ク線φ２に時刻ｔ５で第２のパルスが来て論理レベルが
”Ｈ”になると、論理積項線Ｒ１にプリチャージされた
電荷が放電され論理積項線Ｒ１の論理レベルは“Ｈ＃か
ら“Ｌ”になるが、論理積項線Ｒ２の論理レベルは”Ｈ
″のままである。
時、Ｍ ＯＳ −Ｔ ｒ ３は”ＯＮ”の状態となり、
ＭＯＳ −Ｔ ｒ４と６は○ＦＦ”の状態となる。この
状態でクロック線φ１に時刻ｔ４で第２のパルスが来て
論理レベルが”Ｈ″になると、論理積項線Ｒ１の論理レ
ベルは”Ｈ”のままであるが論理積項線Ｒ２の論理レベ
ルは”Ｌ”から“Ｈ１１に変化する。つづいて、クロッ
ク線φ２に時刻ｔ５で第２のパルスが来て論理レベルが
”Ｈ”になると、論理積項線Ｒ１にプリチャージされた
電荷が放電され論理積項線Ｒ１の論理レベルは“Ｈ＃か
ら“Ｌ”になるが、論理積項線Ｒ２の論理レベルは”Ｈ
″のままである。
次に、時刻ｔ６からｔｌｏまでの間、入力線工、。
■、および工。の論理レベルがＨ＃になる。この時、Ｍ
ＯＳ −Ｔ ｒ ３は″ＯＦＦ″の状態となり、Ｍ
ＯＳ −Ｔ ｒ ４と５は“ＯＮ”の状態となる。この
状態でクロック線φ１に時刻ｔ８で第３のパルスが来て
論理レベルが１Ｈ″になると、論理積項線Ｒ１の論理レ
ベルは”Ｌ″から“Ｈ”に変化するが、論理積項線Ｒ２
の論理レベルは”Ｈ″のままである。つづいて、クロッ
ク線φ２に時刻ｔ９ で第３のパルスが来て論理レベル
が“Ｈ＃になると、論理積項線Ｒ１の論理レベルは“Ｈ
＃のままであるが、論理積項線Ｒ２にプリチャージされ
た電荷が放電され論理積項線Ｒ２の論理レベルは”Ｈ”
から”Ｌ″に変化する。第２図のｅとｆに示す波形は、
以上説明した論理積項線Ｒ１とＲ２の論理レベルの変化
を示す波形である。
ＯＳ −Ｔ ｒ ３は″ＯＦＦ″の状態となり、Ｍ
ＯＳ −Ｔ ｒ ４と５は“ＯＮ”の状態となる。この
状態でクロック線φ１に時刻ｔ８で第３のパルスが来て
論理レベルが１Ｈ″になると、論理積項線Ｒ１の論理レ
ベルは”Ｌ″から“Ｈ”に変化するが、論理積項線Ｒ２
の論理レベルは”Ｈ″のままである。つづいて、クロッ
ク線φ２に時刻ｔ９ で第３のパルスが来て論理レベル
が“Ｈ＃になると、論理積項線Ｒ１の論理レベルは“Ｈ
＃のままであるが、論理積項線Ｒ２にプリチャージされ
た電荷が放電され論理積項線Ｒ２の論理レベルは”Ｈ”
から”Ｌ″に変化する。第２図のｅとｆに示す波形は、
以上説明した論理積項線Ｒ１とＲ２の論理レベルの変化
を示す波形である。
次に、出力線０１ について説明する。
クロック線φ３に時刻ｔ２でパルスが来てクロック線φ
３の論理レベルが”Ｈ＃になると、ＭＯ３−Ｔｒ１２は
”ＯＮ″の状態となり、出力線ｏ１はプリチャージされ
“Ｌ″から”Ｈ″の状態に変化する。つづいてクロック
線φ に時刻ｔ３ でパルスが来てクロック線φ４の論
理レベルが“Ｈ”になるとＭＯ３−Ｔｒ１３が“○Ｎ″
の状態となり、かつ、論理積項線Ｒ１の論理レベルが“
Ｈ″であるのでＭＯ３−Ｔｒ１４と１６も”ＯＮ” の
状態となるため出力線ｏ１ にプリチャージされた電荷
はグランドに放電され、出力線Ｑ１ の論理レベルは”
Ｈ″から“Ｌ″に変化する。すなわち、読み出しデータ
は”Ｌ″の状態になる。
３の論理レベルが”Ｈ＃になると、ＭＯ３−Ｔｒ１２は
”ＯＮ″の状態となり、出力線ｏ１はプリチャージされ
“Ｌ″から”Ｈ″の状態に変化する。つづいてクロック
線φ に時刻ｔ３ でパルスが来てクロック線φ４の論
理レベルが“Ｈ”になるとＭＯ３−Ｔｒ１３が“○Ｎ″
の状態となり、かつ、論理積項線Ｒ１の論理レベルが“
Ｈ″であるのでＭＯ３−Ｔｒ１４と１６も”ＯＮ” の
状態となるため出力線ｏ１ にプリチャージされた電荷
はグランドに放電され、出力線Ｑ１ の論理レベルは”
Ｈ″から“Ｌ″に変化する。すなわち、読み出しデータ
は”Ｌ″の状態になる。
次に、クロック線φ に時刻ｔ６でパルスが来て論理レ
ベルが′Ｈ＃になったとき、論理積項線Ｒ１の論理レベ
ルがＬ”の状態であるのでＭＯ３−Ｔｒ１４は”ＯＦＦ
″の状態となり、出力線ｏ１はプリチャージされ論理レ
ベルは＠ Ｌ ＃から”Ｈ”に変化する。つづいて、ク
ロック線φ に時刻ｔ７でパルスが来て論理レベルがＨ
＃になるとＭＯ３−Ｔｒ１３は”ＯＮ”するもののＭＯ
Ｓ−Ｔｒ１４は“ＯＦＦ”の状態であるので出力線ｏ１
の論理レベルはＨ″の状態のままである。すなわち、
読み出しデータばＩ ＨＨの状態になる。
ベルが′Ｈ＃になったとき、論理積項線Ｒ１の論理レベ
ルがＬ”の状態であるのでＭＯ３−Ｔｒ１４は”ＯＦＦ
″の状態となり、出力線ｏ１はプリチャージされ論理レ
ベルは＠ Ｌ ＃から”Ｈ”に変化する。つづいて、ク
ロック線φ に時刻ｔ７でパルスが来て論理レベルがＨ
＃になるとＭＯ３−Ｔｒ１３は”ＯＮ”するもののＭＯ
Ｓ−Ｔｒ１４は“ＯＦＦ”の状態であるので出力線ｏ１
の論理レベルはＨ″の状態のままである。すなわち、
読み出しデータばＩ ＨＨの状態になる。
発明が解決しようとする問題点
しかるに、ダイナミックＰＬＡ回路の高速化にともない
、従来の回路による読み出しサイクルの動作速度では、
遅くなってきた。ところで、ダイナミックＰＬＡ回路の
読み出しサイクルの動作速度は、クロック線φ３の論理
レベルが“Ｈ”となって出力線がプリチャージされた状
態となり、つづいてクロック線φ４が′”Ｈ”の状態に
なったときに、すでに論理積項線の”Ｈ″の状態により
導通したＭ ＯＳ −Ｔ ｒを通じてプリチャージされ
た電荷が接続点へ放電される時間によって決定される。
、従来の回路による読み出しサイクルの動作速度では、
遅くなってきた。ところで、ダイナミックＰＬＡ回路の
読み出しサイクルの動作速度は、クロック線φ３の論理
レベルが“Ｈ”となって出力線がプリチャージされた状
態となり、つづいてクロック線φ４が′”Ｈ”の状態に
なったときに、すでに論理積項線の”Ｈ″の状態により
導通したＭ ＯＳ −Ｔ ｒを通じてプリチャージされ
た電荷が接続点へ放電される時間によって決定される。
ダイナミックＰＬＡの読み出しサイクルの動作速度を上
げるためには、Ｍ ＯＳ −Ｔ ｒＯサイズを大きくし
て電流駆動能力を上げる方法があるが、この方法では高
集積化が図れない不都合があった。
げるためには、Ｍ ＯＳ −Ｔ ｒＯサイズを大きくし
て電流駆動能力を上げる方法があるが、この方法では高
集積化が図れない不都合があった。
本発明は、高集積化を図るとともに、読み出しサイクル
の動作速度を上げたダイナミックＰＬＡ回路を提供する
ことを目的とするものである。
の動作速度を上げたダイナミックＰＬＡ回路を提供する
ことを目的とするものである。
問題点を解決するための手段
本発明のダイナミックＰＬＡ回路では、ドレインとゲー
トを共通接続した複数個のトランジスタを直列に接続し
、一方の端部て位置するトランジスタのドレインを一方
の端子とし、他方の端部に位置するトランジスタのソー
スを他方の端子とした直列接続体を設け、その一方の端
子をダイナミックＰＬＡ回路のＯＲ平面のプリチャージ
用負荷トランジスタのゲートに接続し、他方の端子を接
地点に接続したものである。
トを共通接続した複数個のトランジスタを直列に接続し
、一方の端部て位置するトランジスタのドレインを一方
の端子とし、他方の端部に位置するトランジスタのソー
スを他方の端子とした直列接続体を設け、その一方の端
子をダイナミックＰＬＡ回路のＯＲ平面のプリチャージ
用負荷トランジスタのゲートに接続し、他方の端子を接
地点に接続したものである。
作 用
このような構成により、ＯＲ平面のプリチャージ用負荷
トランジスタのゲートにかかる“Ｈ”レベルの電圧を従
来の電圧より下げることができる。
トランジスタのゲートにかかる“Ｈ”レベルの電圧を従
来の電圧より下げることができる。
これにより、また、出力線へのプリチャージ電圧を下げ
ることができる。
ることができる。
実施例
本発明のダイナミックＰＬＡ回路の実施例を第１図の回
路図、第２図の回路のタイミングチャート図および第３
図の読み出しサイクルの電圧と放電時間の関係図を参照
して説明する。
路図、第２図の回路のタイミングチャート図および第３
図の読み出しサイクルの電圧と放電時間の関係図を参照
して説明する。
本実施例のダイナミックＰＬＡ回路の動作原理は、出力
線の波形の違いを除いて従来の技術の項で説明したもの
と同じであるので省略する。
線の波形の違いを除いて従来の技術の項で説明したもの
と同じであるので省略する。
本ダイナミックＰＬＡ回路は、第１図に示すようにダイ
ナミックＰＬＡ回路のＯＲ平面のプリチャージ用負荷Ｍ
Ｏ８−Ｔｒ１２のゲートにＭ ＯＳ −Ｔ ｒ２３のゲ
ートとドレインを接続し、このＭＯＳ−Ｔｒ２３のソー
スをＭＯＳ−Ｔｒ２４のゲートとドレインに接続し、Ｍ
ＯＳ −Ｔ ｒ ２４のソースを接地するとともに、
ＭＯＳ−Ｔｒ１２のゲートとＭ ＯＳ −Ｔ ｒ２３の
ゲートとドレインをインバータ２６の出力に接続した回
路を備えたものである。
ナミックＰＬＡ回路のＯＲ平面のプリチャージ用負荷Ｍ
Ｏ８−Ｔｒ１２のゲートにＭ ＯＳ −Ｔ ｒ２３のゲ
ートとドレインを接続し、このＭＯＳ−Ｔｒ２３のソー
スをＭＯＳ−Ｔｒ２４のゲートとドレインに接続し、Ｍ
ＯＳ −Ｔ ｒ ２４のソースを接地するとともに、
ＭＯＳ−Ｔｒ１２のゲートとＭ ＯＳ −Ｔ ｒ２３の
ゲートとドレインをインバータ２６の出力に接続した回
路を備えたものである。
ところで、Ｍ ＯＳ −Ｔ ｒ回路の導通を開始する入
力スイッチングレベルは、特別な設計をしなければプロ
セスにより一定である。例えば、６ｖ動作のＮチャンネ
ル形ＭＯ５−Ｔｒの場合１．５ｖである。
力スイッチングレベルは、特別な設計をしなければプロ
セスにより一定である。例えば、６ｖ動作のＮチャンネ
ル形ＭＯ５−Ｔｒの場合１．５ｖである。
また、ＭＯＳ−Ｔｒ回路の放電曲線はＭＯＳ−Ｔｒの幾
何学的寸法により決まり、幾何学的寸法が一定ならば放
電曲線は一定となる。
何学的寸法により決まり、幾何学的寸法が一定ならば放
電曲線は一定となる。
以上のことから、第３図に示すように、プリチャージ電
圧が高い点から放電される電圧曲線Ａとプリチャージ電
圧が少し低い点から放電される電圧曲線Ｂとでは、スイ
ッチング電圧に達する時間すなわち読み出し時間は、プ
リチャージ電圧の低い方が時間Ｔだけ短かくなる。
圧が高い点から放電される電圧曲線Ａとプリチャージ電
圧が少し低い点から放電される電圧曲線Ｂとでは、スイ
ッチング電圧に達する時間すなわち読み出し時間は、プ
リチャージ電圧の低い方が時間Ｔだけ短かくなる。
本発明はこの原理を利用したものであり、ＯＲ平面のプ
リチャージ用負荷Ｍ ＯＳ −Ｔ ｒのゲートにＭＯＳ
−Ｔｒ２３と２４を接続することにより出力線のプリチ
ャージ電圧を下げ、読み出しサイクル時間を短くしたも
のである。
リチャージ用負荷Ｍ ＯＳ −Ｔ ｒのゲートにＭＯＳ
−Ｔｒ２３と２４を接続することにより出力線のプリチ
ャージ電圧を下げ、読み出しサイクル時間を短くしたも
のである。
次に第１図で示した回路図で、本発明の動作原理を説明
する。
する。
この回路において、ＭＯＳ−Ｔｒ２３のゲートとドレイ
ンの電圧をＶ２ 、Ｍ ＯＳ −Ｔ ｒ ２４のゲート
とドレインの電圧をｖｌ とする。ＭＯＳ−Ｔｒ２３
と２４はそれぞれドレインとゲートが接続されているた
め、ＭＯＳ−Ｔｒの飽和領域で動作する。また、Ｍ Ｏ
Ｓ −Ｔ ｒのしきい値電圧をＶＴ １Ｍ０Ｓ−Ｔｒの
バックゲートバイアス効果によるしきい値電圧の変動分
をΔｖ丁、およびソース・ゲート間電圧をｖｃｉｓとす
る。
ンの電圧をＶ２ 、Ｍ ＯＳ −Ｔ ｒ ２４のゲート
とドレインの電圧をｖｌ とする。ＭＯＳ−Ｔｒ２３
と２４はそれぞれドレインとゲートが接続されているた
め、ＭＯＳ−Ｔｒの飽和領域で動作する。また、Ｍ Ｏ
Ｓ −Ｔ ｒのしきい値電圧をＶＴ １Ｍ０Ｓ−Ｔｒの
バックゲートバイアス効果によるしきい値電圧の変動分
をΔｖ丁、およびソース・ゲート間電圧をｖｃｉｓとす
る。
今、クロック線φ３にパルスが来てクロック線φ３の論
理レベルが１Ｈ”となってＭＯＳ−Ｔｒ２３と２４が“
○Ｎ″の状態になると、Ｍ ＯＳ −Ｔ ｒの動作条件
はｖＧｓ≧■Ｔであるから、ｖ１＝Ｖｒ 、 ｖ２ユｖ
Ｔ＋ｖＴ＋ΔｖＴ＝２ｖＴ＋ΔｖＴとなる。スナワチ、
電圧■２はＶＴ とΔｖＴの値によって決まる一定の値
となる。クロック線φ３の論理レベルが”Ｌ”のときは
ＭＯＳ−Ｔｒ２３と２４は１ＯＦＦ”の状態となり、Ｍ
ＯＳ−Ｔｒ２３と２４を付けた効果は全くなくなる。
理レベルが１Ｈ”となってＭＯＳ−Ｔｒ２３と２４が“
○Ｎ″の状態になると、Ｍ ＯＳ −Ｔ ｒの動作条件
はｖＧｓ≧■Ｔであるから、ｖ１＝Ｖｒ 、 ｖ２ユｖ
Ｔ＋ｖＴ＋ΔｖＴ＝２ｖＴ＋ΔｖＴとなる。スナワチ、
電圧■２はＶＴ とΔｖＴの値によって決まる一定の値
となる。クロック線φ３の論理レベルが”Ｌ”のときは
ＭＯＳ−Ｔｒ２３と２４は１ＯＦＦ”の状態となり、Ｍ
ＯＳ−Ｔｒ２３と２４を付けた効果は全くなくなる。
以上をまとめると、インバータ２６の出力電圧７５：
２ Ｖ７ ” ｌ Ｖ７ Ｋ ’ａ ｆＣナイ場合ハ、
ＭＯＳ−Ｔｒ２３と２４は１ＯＦＦ″の状態となるので
電圧ｖ２はインバータ２６の出力電圧と等しくなり、一
方インバータ２５の出力電圧が２ＶＴ＋ΔＶ７以上の場
合には、ＭＯＳ−Ｔｒ２３と２４は”ＯＮ”の状態とな
り、ＭＯＳ−Ｔｒ２３と２４を通じてグランドへの電流
経路ができｖ２の電圧はほぼ２ＶＴ＋Δ−に保たれる。
２ Ｖ７ ” ｌ Ｖ７ Ｋ ’ａ ｆＣナイ場合ハ、
ＭＯＳ−Ｔｒ２３と２４は１ＯＦＦ″の状態となるので
電圧ｖ２はインバータ２６の出力電圧と等しくなり、一
方インバータ２５の出力電圧が２ＶＴ＋ΔＶ７以上の場
合には、ＭＯＳ−Ｔｒ２３と２４は”ＯＮ”の状態とな
り、ＭＯＳ−Ｔｒ２３と２４を通じてグランドへの電流
経路ができｖ２の電圧はほぼ２ＶＴ＋Δ−に保たれる。
具体的に例を上げると、仮りに、ｖＤＤを６■、ｖＴを
１．６ｖ１Δ■Ｔを１ｖとすルト、■２＝＝２ｖＴ＋Δ
ＶＴ ＝ ４Ｖとなり、インバータ２６の出力電圧が４
ｖ未満の時は、電圧ｖ２はインバータ２６の出力電圧と
等しく、また、インバータ２６の出力電圧７５ｒ４Ｖ以
上の時は、ＭＯＳ−Ｔｒ２３と２４が′″σ”の状態に
なり、インバータ２５の出力電圧が仮りに６ｖに変化し
ようとしてもＭＯＳ −Ｔｒ ２３と２４を流れる電流
により、電圧ｖ２はほぼ４■に保たれる。
１．６ｖ１Δ■Ｔを１ｖとすルト、■２＝＝２ｖＴ＋Δ
ＶＴ ＝ ４Ｖとなり、インバータ２６の出力電圧が４
ｖ未満の時は、電圧ｖ２はインバータ２６の出力電圧と
等しく、また、インバータ２６の出力電圧７５ｒ４Ｖ以
上の時は、ＭＯＳ−Ｔｒ２３と２４が′″σ”の状態に
なり、インバータ２５の出力電圧が仮りに６ｖに変化し
ようとしてもＭＯＳ −Ｔｒ ２３と２４を流れる電流
により、電圧ｖ２はほぼ４■に保たれる。
次に、出力線ｏ１ｏのｍ Ｈｎレベルは、ＭＯＳ−Ｔｒ
の動作条件が■Ｇｓ≧ｖＴであり、ＭＯＳ−Ｔｒ１２の
ゲートに入る信号の゛Ｈ″レベルが２ Ｖ７＋ΔｖＴテ
アルノテ、２ｖＴ＋ΔｖＴ−ｖＴ＝ｖＴ＋ΔｖＴとなる
。
の動作条件が■Ｇｓ≧ｖＴであり、ＭＯＳ−Ｔｒ１２の
ゲートに入る信号の゛Ｈ″レベルが２ Ｖ７＋ΔｖＴテ
アルノテ、２ｖＴ＋ΔｖＴ−ｖＴ＝ｖＴ＋ΔｖＴとなる
。
これに対して、第４図に示す従来のダイナミックＰＬＡ
回路では、クロック線φ３の”Ｈ″レベル電源電圧ｖＤ
Ｄと等しいので出力線０１゜の”Ｈ″レベルなわちプリ
チャージ電圧はｖＤＤ−ｖＴとなる。この値はｖＴ＋Δ
ｖＴの値より大きな値となる。
回路では、クロック線φ３の”Ｈ″レベル電源電圧ｖＤ
Ｄと等しいので出力線０１゜の”Ｈ″レベルなわちプリ
チャージ電圧はｖＤＤ−ｖＴとなる。この値はｖＴ＋Δ
ｖＴの値より大きな値となる。
以上の結果、第２図りに示すように本回路により動作速
度が改善された出力線Ｑ１ｏの波形が得られる。従来の
回路による出力線０１ の波形と比較すると、読み出し
サイクル時間がＴ１ 短かくなっていることがわかる
。
度が改善された出力線Ｑ１ｏの波形が得られる。従来の
回路による出力線０１ の波形と比較すると、読み出し
サイクル時間がＴ１ 短かくなっていることがわかる
。
具体的な数値を上げて説明すると、仮りに、ｖＤＤをｓ
Ｖ、ｖＴを１■、ｌ ＶＴヲ２ Ｖ オよび次段のＭＯ
Ｓ−Ｔｒのスイッチング電圧を１．５ｖとすると、出力
線のプリチャージ電圧は、従来の回路では４■、本回路
では３ｖとなる。従って、出力線のプリチャージ電圧が
次段のＭ ＯＳ −Ｔ ｒのスイッチング電圧の１．６
ｖにまで放電により下がるまでの時間は、仮りに電圧が
放電時間の１次関数で下がると近似すれば、従来の回路
を１とすると本回路では０．６となり４Ｑ％時間が短く
なる。すなわち、ダイナミックＰＬＡ回路の読み出しサ
イクルの動作速度を４０％速くすることができる。
Ｖ、ｖＴを１■、ｌ ＶＴヲ２ Ｖ オよび次段のＭＯ
Ｓ−Ｔｒのスイッチング電圧を１．５ｖとすると、出力
線のプリチャージ電圧は、従来の回路では４■、本回路
では３ｖとなる。従って、出力線のプリチャージ電圧が
次段のＭ ＯＳ −Ｔ ｒのスイッチング電圧の１．６
ｖにまで放電により下がるまでの時間は、仮りに電圧が
放電時間の１次関数で下がると近似すれば、従来の回路
を１とすると本回路では０．６となり４Ｑ％時間が短く
なる。すなわち、ダイナミックＰＬＡ回路の読み出しサ
イクルの動作速度を４０％速くすることができる。
なお、一般にＭ ＯＳ −Ｔ ｒのしきい値電圧■Ｔが
上がると、ＲＯＭの読み出ししきい値電圧すなわち次段
のＭ ＯＳ −Ｔ ｒのスイッチング電圧も上昇する。
上がると、ＲＯＭの読み出ししきい値電圧すなわち次段
のＭ ＯＳ −Ｔ ｒのスイッチング電圧も上昇する。
ところで、本回路では、出力線へのプリチャージ電圧は
ｖＴ＋ΔＶＴであるので、ｖＴが上昇すると自動的に出
力線のプリチャージ電圧も上昇し、スイッチング電圧の
上昇分を自動的に補償することができる。すなわち、プ
ロセスのばらつきによりしきい値電圧ｖＴが変化しても
しきい値電圧の変化分を出力線のプリチャージ電圧が補
償するので諮λ出１廿イクルの凸間禍；誉召乙りいふ−
ら蒔写がある。
ｖＴ＋ΔＶＴであるので、ｖＴが上昇すると自動的に出
力線のプリチャージ電圧も上昇し、スイッチング電圧の
上昇分を自動的に補償することができる。すなわち、プ
ロセスのばらつきによりしきい値電圧ｖＴが変化しても
しきい値電圧の変化分を出力線のプリチャージ電圧が補
償するので諮λ出１廿イクルの凸間禍；誉召乙りいふ−
ら蒔写がある。
なお、実施例では電圧ｖ２を下げるためにゲートとドレ
インを共通接続したＭＯＳ−Ｔｒを２個直列に接続した
例を示したが、ｖＴやΔＶ７の値によって直列に接続さ
れるＭＯＳ−Ｔｒの個数が変わることはいうまでもない
。
インを共通接続したＭＯＳ−Ｔｒを２個直列に接続した
例を示したが、ｖＴやΔＶ７の値によって直列に接続さ
れるＭＯＳ−Ｔｒの個数が変わることはいうまでもない
。
発明の効果
このように、本発明のダイナミックＰＬＡ回路Ｋｊれば
、トランジスタのサイズを大きくして集積度を落として
動作速度を上げることなく、出力線のプリチャージ電圧
を従来の電圧より下げることにより、読み出しサイクル
の動作速度を上げる効果が奏される。
、トランジスタのサイズを大きくして集積度を落として
動作速度を上げることなく、出力線のプリチャージ電圧
を従来の電圧より下げることにより、読み出しサイクル
の動作速度を上げる効果が奏される。
このため、トランジスタのサイズを従来と同等かもしく
は縮少して集積度を上げることができる。
は縮少して集積度を上げることができる。
第１図は本発明の一実施例のダイナミックＰＬＡ回路の
回路図、第２図はそのダイナミックＰＬＡ回路のタイミ
ングチャート図、第３図はその読み出しサイクルの電圧
と時間との関係図、第４図は従来例のダイナミックＰＬ
Ａ回路の回路図である。 １〜１９，２３．２４・・山・二ンハンストメント型Ｍ
Ｏ３−Ｔｒ、２０，２１．２２．２６−−−−＝インバ
ータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ＡＮＤ＊ｆｒｒ 、１−０Ｒ４１１Ｊ ”第 ２ 図 第３図
回路図、第２図はそのダイナミックＰＬＡ回路のタイミ
ングチャート図、第３図はその読み出しサイクルの電圧
と時間との関係図、第４図は従来例のダイナミックＰＬ
Ａ回路の回路図である。 １〜１９，２３．２４・・山・二ンハンストメント型Ｍ
Ｏ３−Ｔｒ、２０，２１．２２．２６−−−−＝インバ
ータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ＡＮＤ＊ｆｒｒ 、１−０Ｒ４１１Ｊ ”第 ２ 図 第３図
Claims (1)
- ドレインとゲートを共通接続した複数個のトランジスタ
を直列に接続し、一方の端部に位置するトランジスタの
ドレインを一方の端子とし、他方の端部に位置するトラ
ンジスタのソースを他方の端子とした直列接続体を設け
、前記一方の端子をダイナミックＰＬＡ回路のＯＲ平面
のプリチャージ用負荷トランジスタのゲートに接続し、
他方の端子を接地点に接続したことを特徴とするダイナ
ミックＰＬＡ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3461786A JPS62193319A (ja) | 1986-02-18 | 1986-02-18 | ダイナミツクｐｌａ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3461786A JPS62193319A (ja) | 1986-02-18 | 1986-02-18 | ダイナミツクｐｌａ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62193319A true JPS62193319A (ja) | 1987-08-25 |
Family
ID=12419334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3461786A Pending JPS62193319A (ja) | 1986-02-18 | 1986-02-18 | ダイナミツクｐｌａ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62193319A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153620A (ja) * | 1988-12-05 | 1990-06-13 | Nec Corp | Ｍｏｓ半導体集積回路 |
-
1986
- 1986-02-18 JP JP3461786A patent/JPS62193319A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153620A (ja) * | 1988-12-05 | 1990-06-13 | Nec Corp | Ｍｏｓ半導体集積回路 |
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