JPH08509084A

JPH08509084A - 逐次クロック式ドミノ論理セル

Info

Publication number: JPH08509084A
Application number: JP6523147A
Authority: JP
Inventors: ディー．トーマス，スティーブン
Original assignee: ブイエルエスアイテクノロジー，インコーポレイティド
Priority date: 1993-04-19
Filing date: 1994-02-17
Publication date: 1996-09-24
Also published as: EP0695477A1; WO1994024765A1; EP0695477A4; KR960702214A; US5402012A

Abstract

(57)【要約】本発明は、肯定論理機能の使用に制限されず、かつＭＯＳ技術を使用して実行される論理セル（２００，３００）を使用したドミノ論理装置に関する。重要な特徴は、全加算器セルの桁上げ機能の如き第１の機能、全加算器論理セルの合計機能の如き第２の機能に対して、個々のクロック位相（ＰＨＩ１，ＰＨＩ１ｄ）を生成するために単一のクロックサイクル（ＰＨＩ１）を使用することである。第２の機能をゲートする個々のクロック位相は第１の機能をゲートするために使用するクロック位相の遅延に対応しており、クロック遅延は第１の機能を経た遅延に対応する。実施例として、遅延は、第１の機能の回路に同等な回路を使用して第１の機能の遅延と同等に作られる。

Description

【発明の詳細な説明】逐次クロック式ドミノ論理セル発明の背景発明の分野本発明は全体的にはデジタル信号処理に関し、特に、ドミノ論理の実施に適した論理セルを用いたデジタル信号処理に関する。背景技術ドミノ論理は規則的なアレーを含む集積回路に対して広く使用されるようになった。ドミノ論理を用いれば、複数のトランジスタで形成される標準セルは１つのステージを表す。複数のステージは次のドミノ論理を実施するため直列に接続される。例えばマルチインプット（多入力）ＡＮＤ機能又はマルチインプットＯＲ機能はドミノ論理を用いて実施できる。マルチインプットＡＮＤ機能の場合には、１つの２入力ＡＮＤゲートは１つの信号ステージとして実行できる。複数のこのようなステージは次にマルチ入力ＡＮＤ機能を実行するために互いに直列にカスケード接続される。第１ステージへの１つの信号入力はここで評価され、次に第１ステージは第１ステージの出力が評価される第２ステージへ伝搬する１つの出力を発生する。次に第２ステージは順次第３ステージへ伝搬される付加的出力を発生し、この付加的出力は第３ステージで評価され、これが繰り返される。ドミノ論理の重要な特徴は、信号が各ステージで個々にクロックされずに種々のステージを介して伝搬できることにある。従って、比較的複雑な機能をまとめて表す複数のカスケード接続されたステージを介して、単一の信号クロックサイクルが入力信号の伝搬を開始するために使用される。このことは、信号入力を処理するための複数のクロックサイクルの必要性を避けることにより、比較的複雑な機能を実行するために高速クロックの必要性を避けるものである。同時に、単一クロックサイクル内の信号入力を評価することにより、比較的高速な信号処理を提供する。これらの利点に係わらず、ドミノ論理はその応用を制限されていた。例えば、ドミノ論理がＭＯＳ技術を用いて実行されるときには、加算回路のような集積回路は実施できなかった。何故ならば、これらの集積回路は否定の論理機能（例えばＮＯＲ機能、ＮＯＴ機能およびＮＡＮＤ機能）の使用を必要とするからである。反対に、従来技術のＭＯＳで実施されるドミノ論理は肯定の論理機能を用いるために制限される。ここで引用したように、肯定論理は１つの機能（例えばＡＮＤ、ＯＲ、等）を実施するため非反転ゲートの使用を引用する。ＮＡＮＤ、ＮＯＲまたはＮＯＴゲートのようなゲートは否定論理を構成し、従って、ＭＯＳで実行されるドミノ論理とともに使用するのには不適切である。ＭＯＳ技術に関する比較的低出力の要求によって、ドミノ論理の特徴を達成するためにＭＯＳで実行する加算器をカスケード接続することに多くの努力がされてきた。従って、ＭＯＳ回路を有するドミノ論理を実施する制限を回避するために種々の解決策が提案されてきた。例えば、ＶＬＳＩ回路に関する１９９０年のシンポジウム（１９９０年ハワイ）にルー等（Lu et al）により開示された“新ダイナミック全加算器セル設計を用いた１４０ＭＨｚ，ＣＭＯＳのビットレベルのパイプライン式マルチプライア・アキュムレータ”と題する記事は、パイプライン技術におけるＭＯＳ回路を用いた全加算回路の実行を開示している。ルー等の技術文献により提案されたこのパイプライン技術は、開示された回路が回路の各カスケード接続されたステージに対し個々のクロックサイクルを要求するので、真のドミノ論理の実施を構成しない。ルー等の技術文献の図２を参照すると、この文献に記載されたパイプライン技術が１つの付加操作を２つの基本機能に分解することを含むということを知ることができる。この２つの基本機能の内の第１の機能はＡｉ、Ｃｉ、Ｓｉとラベル付けされた入力を結合したときの桁上げ出力を提供し、第２の機能は前記３入力と桁上げ機能からの反転された桁上げ出力との加算した合計出力を提供する。これらの機能は両方共にＭＯＳ技術を用いて実行され、“Ｃブロック”とラベル付けられた桁上げ機能はＰチャネル型ＭＯＳトランジスタと共に実施され、“Ｓブロック”とラベル付けられた合計機能は、Ｎチャネル型ＭＯＳトランジスタと共に実行される。否定論理機能を含むという機能にも係わらず、ルー等の技術文献の図２の実施は重大な欠陥をもたらす。これらの欠陥はルー等の技術文献に開示された論理セルを用いたドミノ論理の実行を妨げる。ドミノ論理のＭＯＳの実施は、特定な規則に対する適合性を要求する。例えば各カスケード接続されたステージの入力における不安定性は許容され得ない。特に、Ｎチャネルの全入力のステージは論理０から論理１への遷移を許可するか、又は引き続きカスケード接続されるステージのＮチャネルトランジスタをオンさせる評価段階中、これら（Ｎチャネルの全入力）の前の値（即ち、論理０）において安定を保持するように許可する。評価段階中の論理１から論理０への如何なる遷移も、引き続きカスケード接続するステージに対するイリーガル入力信号条件を構成する。反対に、Ｐチャネルのステージに対し、全入力は論理１から論理０への遷移を許可されるか、又は評価ステージ中、これら（Ｐチャネルの全入力）の前の値（即ち、論理１）において安定を保持するよう許可する（即ち、１つの０は、引き続きステージのＰチャネルトランジスタをオンさせるよう要求される）。評価段階中の論理０から論理１への如何なる遷移も、引き続きカスケード接続されるＰチャネルのステージに対するイリーガル入力信号条件を構成する。否定論理機能の使用に伴う不安定性を説明するため、ルー特許の図２におけるＳブロックとＣブロックの両方の論理セル出力において４つのトランジスタからなる１つのラッチが設けられる。出力信号ＳｏとＣｏをラッチすることにより、引き続きステージに前のステージからのリーガル入力信号を提供するため、これらの出力信号の論理条件を安定させる。しかしながら、プリチャージに使用されるクロック信号“ＣＬＫ”及び＊ＣＬＫ（＊は反転を示す）とラベル付けられた反転クロック信号の両方は、第１ステージから引き続きステージへの出力信号を転送するためにラッチをゲートすることが要求される。更に、複数のクロックサイクルがルー等の実行に関する複数のカスケード接続されたステージを介して信号を伝搬するために要求される。このことは、回路を介して信号を伝搬するためルー等により使用されるパイプライン技術を反映する。ルー等の技術文献に関するこのパイプライン技術は回路設計者に対して重大な欠陥を提起している。例えば、比較的高速クロック（例えば１４０ＭＨｚ）が逐次のステージを介して入力信号を伝搬するために必要な多数のクロックサイクルを実行することが要求される。さらに、各ステージにおける個々のクロックサイクルに対する必要性は、クロック信号が回路の広範囲に向かって送られることを要求し、従って、集積回路の全電力の要求が増大する。さらに、出力ラッチ及びクロックのルーティング（引回し）に対して要求され増加した回路は、寸法とコストを増大させ全体設計に対して重大な領域の制限を課する。従って、肯定機能の使用に制限されず、かつドミノ論理の重要な利点を実現できるドミノ論理の実行を提供することが望ましく、その実現により比較的複雑な機能を評価するために単一クロックサイクルが使用される。発明の要約本発明は肯定論理機能の使用に制限されない論理セルを用いたドミノ論理の実行に関し、本発明はＭＯＳ技術を用いて実施できる。本発明の重要な特徴は、第１の機能（例えば全加算器論理セルの桁上げ機能）と第２機能（例えば全加算器論理セルの合計機能）に対し個々のクロック位相を発生する単一のクロックサイクルの使用に関する。第２機能に用いられる個々のクロック位相は、第１機能に用いられるクロック位相の遅延されたクロック位相に相当し、そのクロックの遅延は所定の遅延（例えば第１機能を通しての遅延）に相当する。一実施例において、その遅延はその遅延期間を作る第１の機能の遅延と等しい回路を用いることにより、第１機能の遅延に一致させることができる。本発明は従って最小回路を有し、１つの集積回路上に比較的小さな領域を要する全加算器セルのようなＭＯＳ型で実施した論理セルを提供することができる。本発明は、又、全てのカスケード接続された論理セルが単一クロックサイクル中に計算を遂行できるように、他のステージと縦続接続できる１つのステージとしてのＭＯＳで実施される論理セルを提供することができる。本発明に従って設計された１つの加算器セルは、ルー等の技術文献に記載されたようなパイプラインラッチの使用を要求することなく、ＭＯＳ型ドミノ論理の使用に伴う本来必要な電力の節約を促進する。概して言えば、前述した特徴は、以下に記す装置を用いる本発明によって達成される。その本発明の装置は、評価される入力信号を受信する入力手段と、第１の機能を実行する手段と、第２の機能を実行する手段と、第１及び第２クロック信号を供給する手段と、第１機能実行手段の遅延時間より大きいか等しい遅延時間によりその他の第１及び第２クロック信号と比較して第１及び第２クロック信号の１つを遅延する手段と、を備え、かつクロック信号供給手段は、第１機能実行手段への第１クロック信号供給手段と第２機能実行手段への第２クロック信号供給手段とを備えるデジタル論理値を論理的に結合する装置である。図面の簡単な説明本発明は、以下の記述と添付した図面を参照することにより一層理解できる。以下の記述や図面において同様な構成要素は同一参照番号を付して示す。添付図面において、図１は本発明の典型的実施例に従って設計された典型的なＭＯＳで実施される全加算器セルを示す図であり、図２は図１のセルと共に使用する典型的桁上げ機能実行手段を示す図であり、図３は図のセルと共に使用する典型的合計機能実行手段を示す図であり、図４はクロック信号の遅延化を発生させる典型的遅延手段を示す図であり、図５は図１のセルの使用を含む１つの回路の典型的実施例を示す図であり、図６ａは複数の縦続接続された論理セルに伴うクロック波形を示す図であり、そして図６ｂは複数の縦続接続された論理セルをクロックするためのクロック駆動回路の使用を示す図である。好適な実施例の詳細な説明本発明の実施例では、全加算器の加算機能を用いて、本発明により実現できる重要な利点を説明する。実施例により、加算機能は２つの論理機能に分割される。ここで第１の機能は桁上げ機能として、第２の機能は合計機能として示されている。本発明の実施例により、異なる位相を持つ２つのクロックｐｈ１とｐｈ１ｄが１つのクロックから発生され、カスケード接続した任意の段の桁上げ機能と合計機能への個別のクロック供給に用いられる。例えば、図１はデジタル論理値を論理的に結合する装置を示しており、この装置は論理セル１００として示されている。ここで装置１００は、入力信号を加算する論理セルであり、桁上げ機能実行手段２００として示される第１機能実行手段と合計機能実行手段３００として示される第２機能実行手段３００を含む。桁上げ機能と合計機能実行手段は、入力手段１０２を介して入力信号を受け取る。図１に示すように、３つの入力信号はＡ，Ｂ及びＣで示され、桁上げ機能実行手段と合計機能実行手段への入力として供給される。桁上げ機能実行手段は、Ｃで示される桁上げ出力１０４を生成する。合計機能実行手段はＳで示される合計出力１０６を生成する。実施例において、桁上げ機能実行手段と合計機能実行手段は、両方ともｎ−チャネルＭＯＳトランジスタから構成される。従って、桁上げ機能実行手段２００は、ｐ−チャネル・プルアップ・トランジスタ１０８を介してプルアップ信号を受け取る。同様に、ｐ−チャネル・プルアップ・トランジスタ１１０は、合計機能実行手段をプルアップするために設けられている。プルアップ・トランジスタは、論理セル１００のプリチャージ期間に用いれ、桁上げ出力１０４と合計出力１０６を論理ハイ（論理１）に駆動する。そして、プリチャージ期間が終了した後に評価期間が開始する。評価期間中、桁上げ機能実行手段と合計機能実行手段の論理関数を用いて、桁上げ信号及び合計信号又はいずれか一方の遷移が論理レベルを論理ロー（論理０）に初期化する。プリチャージ期間中の桁上げ信号及び合計信号又はいずれか一方の遷移を論理ハイへ、及び評価期間中の安定化論理条件の供給（即ち、安定化したハイインピーダンス状態又は安定化した論理ロー）は、ｎ−チャネルＭＯＳ論理の正式な論理条件を構成する。ここで参照したように、“正式な論理条件”とは、カスケード接続したＭＯＳ論理を用いるのに適した論理状態を構成する。本発明によれば、桁上げ信号及び合計信号又はいずれか一方は、連続した段の入力信号Ａ，Ｂ及びＣの評価期間中、段間を伝播する適切な位相のクロック信号を用いて安定化される。即ち、適切な位相のクロック信号は、桁上げ機能実行手段の制御に用いられ、合計機能実行手段で用いるその出力を安定化させる。さらに、指定論理セルの適切な位相のクロックは、連続した論理セルを伝播して、１クロック・サイクル中、前の論理セルの出力が桁上げ機能実行手段と連続的にカスケード接続した論理セルの合計機能実行手段に安定入力を供給する。プルアップ・トランジスタ１０８と１１０に加え、桁上げ機能実行手段としｎ −チャネル・トランジスタの短絡を防止するため、ｎ−チャネル・トランジスタ１１２が設けられており、プリチャージ期間中、信号入力手段のＡ，Ｂ及びＣ入力を論理ハイに駆動しなければならない。桁上げ機能実行手段の連続した評価期間中、ｎ−チャネル・トランジスタ１１２がオンになって、桁上げ機能実行手段から接地へのパスが形成される。同様に、ｎ−チャネル・トランジスタ１１４が合計機能実行手段用として設けられており、プリチャージ期間中の短絡を防止する。本発明の重要な機能により、１１６と１１８で示すクロックラインに供給される異なる位相のクロック信号ｐｈ１とｐｈ１ｄが図１に示されている。実施例において、ｐｈ１ｄ信号はｐｈ１信号を遅延させた信号である。さらに、このクロックの遅延は、評価期間（桁上げ機能実行手段を通る最低速パスの遅延）中、桁上げ機能実行手段２００を通る入力信号の遷移に関連するワーストケースの遅延に等しいかそれ以上である。この遅延期間の意味と図１の回路の動作を詳細に説明する。しかし、この動作を説明する前に、桁上げ機能実行手段の詳細な例を示す図２を参照する。図２に示すように、桁上げ機能実行手段２００は、Ａ，Ｂ及びＣ入力を受け取る各入力ノードを含む。図２に示すように、ＡとＣ入力は、２０２と２０４で示される直列に接続したｎ−チャネルＣＭＯＳトランジスタ対で受け取られ、ＡとＣ信号の論理ＡＮＤ組み合わせを構成する。２０６と２０８で示される第２の並列接続したｎ−チャネルＣＯＭＳトランジスタ対もＡとＣ信号をそれぞれ受け取り、Ｂ入力信号を受け取る第５のｎ−チャネルＣＭＯＳトランジスタ２１０に直列に接続している。この構成はＡとＢ信号の論理ＡＮＤと、ＢとＣ信号の論理ＡＮＤを構成する。さらに、図２の構成では各ＡＮＤの組み合わせの論理ＯＲをとっている。図２で２１２で示されるプルアップ・ノードは、プリチャージ期間中、図１のｐ−チャネル・プルアップ・トランジスタ１０８によりプルアップされ、ノード２１４は、図１に関し説明したように、ｎ−チャネル・トランジスタ１１２を介して、接地へ選択的にアクティブにされたパスを形成する。図２の実施例でＣＭＯＳ論理を用いているので、桁上げ機能実行手段による桁上げ信号の内在的な反転が行われる。従って、桁上げ機能実行手段は、実施例により、入力信号Ａ，Ｂ及びＣの次の評価を行う。図３に図１の合計機能実行手段３００の実施例を示す。図３に示すように、入力信号Ａ，Ｂ及びＣは、合計機能実行手段３００の各入力ノードで受け取られる。より詳しくは、Ａ信号はＮチャネル・トランジスタ３０２とｎ−チャネル・トランジスタ３０４に入力する。Ｂ信号はｎ−チャネル・トランジスタ３０６とｎ −チャネル・トランジスタ３０８に入力する。Ｃ信号は３１０と３１２で示されるｎ−チャネル・トランジスタ対に入力する。ノード３１４は図３の構成をプリチャージするため、図１のプルアップｐ−チャネル・トランジスタ１１０に接続し、ノード３１６は図１のｎ−チャネル・トランジスタ１１４を介してグランドへのパスを形成する。入力信号Ａ，Ｂ及びＣの受け取りに加え、合計機能実行手段３００は、桁上げ機能実行手段の桁上げ出力信号も受け取る。この信号は図３でＣｏと記されおり、ｎ−チャネル・トランジスタ３１８に入力する。ｎ−チャネルＣＭＯＳトランジスタ３０２〜３１８の直列と並列の関係を与えれば、図３の合計機能実行手段は、実施例の論理機能を実行する。加算機能は次の性質を持つ。図１の論理セル１００は、桁上げと合計出力にインバータを必要としない他の類似した論理にカスケード接続できる。即ち、図１の論理セルは、真のドミノ論理を実現する論理的に正しい（リーガルな）安定した桁上げと合計出力を生成する。図１の論理セルの桁上げと合計出力でリーガルな論理条件を確実に成立させるには、位相が異なるクロックｐｈ１とｐｈ１ｄを用いて、桁上げ機能実行手段と合計機能実行手段に個別にクロックをゲートする。クロック信号ｐｈ１又は遅延クロックｐｈ１ｄのいずれかの発生に用いることができる回路例を図４に示す。図４のクロック回路は、図１の論理セルに関連し説明した桁上げ機能実行手段と合計機能実行手段の各々に含めることができる。図４のクロック回路は４００で示され、ｐｈｉで示されるシステム・クロックを受け取る手段と桁上げ信号クロックとしての第１クロックｐｈ１か、合計信号クロックとしての第２クロックｐｈ１ｄのいずれかを供給する手段を含む。図４のクロック回路は、規定の遅延時間により、他に対して第１と第２クロック信号の１つを遅延させる手段を含む。ここで述べたように、「規定の遅延時間」とは、連続した論理機能が評価できる安定出力を確実に得るのに十分な時間を示す。図１の論理セル例において、桁上げ機能実行手段のクロック回路の同じ遅延手段を合計機能実行手段のクロック回路に用いることができる。その他に、本発明の安定化要件が満足されているとすると、個々の遅延手段を合計機能供給手段のクロック回路に用いることができる。また、合計機能実行手段のクロック回路は、カスケード接続した論理段の第１クロック信号（ｐｈ１）の発生に用いる遅延クロックの発生に用いることができる。実施例により、図４の遅延手段は、桁上げ信号クロック供給手段からクロック信号（クロックｐｈ１）を受け取るｐ−チャネル・プルアップ・トラジスタ４０２を含む。さらに、遅延手段は、４０６と４０８で示される直列に接続したｎ−チャネルＭＯＳトランジスタ対を含むプルダウン回路４０４を含む。ｐ−チャネル・トランジスタ４０２とｎ−チャネル・トランジスタ４０８のゲートは、システム・クロックｐｈｉを供給する手段に接続されている。図１の複数の論理セルはカスケード接続されており、ｎ−チャネル・トランジスタ４０６は、前段からクロックを受け取る。即ち、複数段の複数クロック信号は直列に接続して、ドミノ論理を実現するため、カスケード接続された論理セルを通してリップルするクロック信号を供給する。カスケード接続された加算器の第１段（即ち、加算器は図１の複数の論理セルをを用いて実現される）は、クロック・ドライブ入力を示すｎ−チャネル・トランジスタ４０６の“ａ”で示されるゲートを備え、論理レベルがハイ信号に結合している。ｐ−チャネル・トランジスタ４０２のソースとｎ−チャネル・トランジスタ４０６のドレインは、インバータ４１０に接続して、図４の出力ライン４１２にＺで示される遅延クロック信号を発生する。図４は図１の桁上げ信号クロックｐｈ１と遅延合計信号クロックｐｈ１ｄを発生する遅延手段例を示す。当業者は遅延回路の別の構成も可能であることを認識する。例えば、２つのトランジスタで構成されるプルダウン回路４０４は、１つのトランジスタで構成されるプルダウン回路を含む任意のプルダウン回路で置き換えることができる。さらに、ｐ−チャネル・プルダウン・トランジスタ４０２は、図に示すｐ−チャネル・トランジスタと機能的に等価なｎ−チャネル・トランジスタと置き換えることができる。その上、別のクロック回路を用いて異なる遅延期間を持つクロックを供給することもできる。例えば、遅延は図４のクロック回路で生成されるので、桁上げ信号供給段の遅延と等しいか大きくなければならず、同じ別の桁上げ機能実行手段によりクロックｐｈ１（即ち、クロック信号ｐｈ１は、同じ別の桁上げ機能実行手段を通して伝播できる）の遅延に用いることができる。桁上げ機能実行手段の出力は遅延の生成に用いられ、図１の桁上げ機能実行手段２００を通る入力信号Ａ，Ｂ，及びＣの伝播に対応する遅延を持つ遅延クロック信号を確実に発生する。本発明の動作により、図１の装置の桁上げ機能実行手段と合計機能実行手段に異なる位相のクロックを用いると、評価期間中、否定の論理項の使用に付随する問題を回避することができる。しかし、異なる位相を持つクロックは、同じクロック信号から供給され、図１の論理セルは安定した、論理的に正しい出力を発生するので、図１の複数の論理セルをカスケード接続し、カスケード接続された論理セルを通してクロック・パルスのリップルに伴い、信号クロック・サイクル中、入力信号の評価をする。当業者は、本発明が図１に示す全加算器回路などのような加算回路に制限されないことを認識するだろう。むしろ、加算回路は、ＭＯＳ技術によるドミノ論理機能を持つサブ機能要素に機能を縮小する本発明による単なる否定論理の１つの応用例として考えられる。本発明は同じくサブ機能に細分化できる任意の論理機能の実現に応用できる。この点に関し、第１サブ機能の反転出力が第２サブ機能の入力として用いられるサブ機能に機能が細分化される場合にも本発明が適用可能であることを知ることは重要である。さらに、本発明により設計された論理セルは、否定論理項の使用が望ましいが、否定論理の出力が連続した段に入力する前に、安定化しなければならない規則的なアーキテクチャを備える任意の回路で用いられる。例えば、本発明は全加算論理セルを用いた乗算回路の実現にも同じように適用可能である。上述したように、本発明は重要な利点を提供する。例えば、本発明は従来技術の実装スペースと消費電源要件を向上させる必要がない否定の論理項を使用できる場合にドミノ論理の使用を拡張できる。ドミノ論理を用いると、少ない構成で、比較的複雑な機能を遅い１つのクロック・サイクルで評価することができ、消費電源の低減と実装スペースを縮小させる。図１の回路の動作で、第１プリチャージ期間と連続した評価期間の２つの一般的な動作期間が生じる。プリチャージ期間中、桁上げ機能実行手段と合計機能実行手段により示される評価回路は、規定の論理状態（論理レベルがハイ、即ち、論理１）にドライブされる。連続した評価期間中、図１の入力信号Ａ，Ｂ及びＣは桁上げ機能実行手段と合計機能実行手段の各手段に含まれる論理構成による桁上げ機能実行手段と合計機能実行手段によって処理される。従来のドミノ論理回路は、論理０から論理１に遷移する入力信号を受け取るカスケード接続されたｎ−チャネル・ブロックを必要とする。ｎ−チャネルＭＯＳトランジスタで構成され、ドミノ論理機能を提供する全加算器を実現するには、この要件を満足しなければならない。しかし、評価期間中、桁上げ機能実行手段と合計機能実行手段に含まれる否定論理は、この制約を破る出力信号を供給できる（全加算器のｐ−チャネル・ブロックに対し、連続した段のｐ−チャネル・トランジスタをオンにするため、評価期間中、論理１から０に遷移しなければならず、その結果、論理０がそれらの段を伝播する）。本発明により、桁上げ機能実行手段と合計機能実行手段それぞれに対し、異なる位相のクロックｐｈ１とｐｈ１ｄを用いてこの障害を克服する。この２つのクロックの位相を制御することにより、指定の論理セルの機能ブロック、又は、カスケード接続段の別の論理セルに入力する前に、任意の否定ロジックからの出力信号を安定化できる。例えば、遅延が桁上げ機能実行手段の遅延と等しいかそれより大きい合計機能実行手段で遅延クロックを用いると、評価するため、図１の論理セルの合計機能実行手段に入力する前に、桁上げ機能実行手段の安定出力を供給する。桁上げ機能実行手段からのこの安定出力は、合計機能実行手段が図１の４つのそれぞれの入力で正しい論理値で動作するようにする。本発明により供給された異なるクロックの適切な位相は、合計機能実行手段の入力で受け取った指定の論理セルの評価入力信号の合計機能実行手段の前で正式な条件が確実に成立するようにし、さらに、正式な出力がドミノ論理構成の連続した段へ入力する図１の論理セルで処理されるようにする。図１の論理セルをカスケード接続し、カスケード接続した各段へのクロック遅延回路を含むことにより、同じクロック信号がカスケード接続した論理セルを通して伝播できる。このように、１クロック・サイクルを用いて、比較的複雑な評価機能を実行することができる。図６ａと６ｂは、１クロック・サイクルの動作に対し、図１の論理セルを複数段カスケード接続するその方法を示している。図４に示すように、桁上げ機能実行手段と合計機能実行手段それぞれにクロック遅延回路が設けられている。構成例において、図６ａのＡで示されるシステム・クロックは全てのカスケード接続されたクロック遅延回路の各システム・クロック信号入力（ｐｈｉ）に接続されている。従って、システム・クロックは、図６ｂに示す第１論理セル６０２の桁上げ機能実行手段のクロック回路で受け取られる。第１論理セル６０２の桁上げ機能実行手段のクロック回路へのクロック・ドライブ入力“ａ”は、論理ハイに結合して、これらの論理セルへのｐｈ１クロック信号として図６ａの波形Ｂを生成する。合計機能実行手段のクロック回路は、“ａ”入力で波形Ｂを受け取り、論理セル６０２の合計機能実行手段へのクロックｐｈ１ｄ（図６ａの波形Ｃ）を示すＺ出力を生成する（図６ａ参照）。連続した論理セル６０４の桁上げ機能実行手段のクロック・ドライブ入力“ａ ”も波形Ｃを受け取り、カスケード接続された論理セル６０４のクロックｐｈ１として図６ａの波形Ｄを生成する。カスケード接続された論理セル６０４の合計機能実行手段のクロック・ドライブ入力“ａ”も波形Ｄを受け取り、この波形を遅延させ、遅延クロック信号ｐｈ１ｄとして波形Ｅを生成する。カスケード接続した合計機能実行手段のＺ出力（波形Ｅ）もカスケード接続した論理セル６０６の桁上げ機能実行手段のクロック・ドライブ入力“ａ”に入力し、論理セル６０６へのクロック信号ｐｈ１として波形Ｆを生成する。カスケード接続したセル６０６の合計機能実行手段のクロック回路は、波形Ｆを遅延させ、合計機能実行手段へのｐｈ１ｄクロックを生成する。従って、第１論理セル６０２、カスケード接続した論理セル６０４、及び連続的にカスケード接続した論理セル６０６は、１クロック・サイクル中、全評価を行うことができ、評価後、別のプリチャージ期間が開始する。図５は集積回路チップ例と共に図１の装置の回路を示す。集積回路は図５で５００で示され、桁上げ機能実行手段２００と合計機能実行手段３００を装備しているのが分かる。図５において、入力手段は５０２で示され、Ｃ３、ＮＸ２、及びＳ３で示される入力信号を受け取る。これらの入力信号は、桁上げ機能実行手段２００と合計機能実行手段３００両方に供給される。出力手段は５０４で示され、ライン５０６へ桁上げ出力信号Ｃ５を出力し、ライン５０８へ合計出力信号Ｓ５を出力する。出力手段５０４は、さらに桁上げ出力信号用のインバータ５１０と合計出力信号用のインバータ５１２を含む。入力信号Ｃ３、ＮＸ２、及びＳ３の受け取りに加え、合計機能実行手段３００は、ライン５１４を介して桁上げ出力信号Ｃ５も受け取る。図５の回路はさらに前述した異なる位相のクロック信号も含む。桁上げ信号クロックはｐｈ５〜Ｓｏで示され、ライン５１６で受け取られる。遅延した桁上げ信号はｐｈ５ｄ〜Ｓｏで示され、ライン５１８を介して合計機能実行手段に入力する。図１に関し説明したように、ｐ−チャネル・プルアップ・トランジスタ５２０が、プルダウンｎ−チャネル・トランジスタ５２２と同じように、合計機能実行手段５２０に設けられている。桁上げ機能実行手段は、プルアップｐ−チャネル・トランジスタ５３６とプルダウンｎ−チャネル・トランジスタ５２４を含む。図５の回路はさらに入力信号Ｃ３とＳ３が図５の回路の出力へ直接出力するか、又は、桁上げ機能実行手段と合計機能実行手段で加算できるようにするマルチプレクサ機能も含む。図１のデジタル論理セルと組み合わせたマルチプレクサの実施例により、図５の回路は５２５で示されるマルチプレクサを含む。マルチプレクサ５２６は、桁上げ機能実行手段２００からの桁上げ出力信号か図５の回路の出力５０６へ入力信号Ｃ３を直接出力させるか選択するｎ−チャネルＭＯＳトランジスタ５２８と５３０の対を含む。マルチプレクサ５２６はさらに合計機能実行手段出力信号か出力５０８へ入力信号Ｓ３を直接出力させるか選択するｎ− チャネル・トランジスタ５３２と５３４を含む。マルチプレクサ５２６は、ライン５３８で受け取った選択信号ｐｈ５〜Ｓ１に応答して制御される。ここでＣＭＯＳ構成に関して実施例を説明したが、当業者は本発明により他のトランジスタ技術を用いることができることを認識するだろう。例えば、上述した任意の又は全てのｎ−チャネル・トランジスタは、ｐ−チャネル・トランジスタに置き換えることができる（例えば、合計機能実行手段と桁上げ機能実行手段をｐ−チャネル・トランジスタで置き換える）。さらに、本発明は規則的なアレイ構成を用いているが、当業者は不規則な構成も可能であることを認識するだろう。当業者は本発明の精神または基本的な特質から逸脱することなく、本発明を特定の別の形態で実施できることを認識するだろう。それ故、ここで開示した実施例もすべての状況において実例で、これに制限されないと考えられる。本発明の範囲は、前述の説明を除き、添付した請求の範囲によって示されており、意味のある変更や範囲及びその等価物はここに含まれている。

【手続補正書】特許法第１８４条の８【提出日】１９９４年１１月２５日【補正内容】請求の範囲１．評価されるべき入力信号を受ける入力手段と、前記入力信号にて第１の機能を実行する手段と、前記入力信号にて第２の機能を実行する手段と、前記第１の機能を実行する手段に第１のクロック信号を提供し、かつ前記第２の機能を実行する手段に第２のクロック信号を提供する手段と、所定の遅延時間に基づいて前記第１及び第２のクロック信号の一方を、他方の前記第１及び第２のクロック信号に対して遅延させる手段とを備え、前記第１の機能を実行する手段、前記第２の機能を実行する手段、前記クロック信号を提供する手段及び前記遅延させる手段はセルを構成し、複数の前記セルは単一のクロックサイクルの期間の動作に対して直列にカスケード接続されるデジタル論理値を論理的に結合する装置。２．前記装置はデジタル加算器であり、前記第１の機能を実行する手段は桁上げ機能を提供し、前記第２の機能を実行する手段は合計機能を提供するために前記入力信号に関連して前記桁上げ機能の出力を受け、前記第１のクロック信号は、前記第２の信号クロックを提供するために前記所定の遅延時間で遅延された桁上げ信号クロックである請求項１に記載の装置。３．前記所定の遅延時間は、前記桁上げ機能を実行する手段を経た最大の場合の遅延である請求項２に記載の装置。４．前記所定の遅延時間は、前記桁上げ機能を実行する手段の遅延時間に対応する請求項２に記載の装置。５．前記桁上げ機能を実行する手段及び前記合計機能を実行する手段は、ｎ−チャネルＭＯＳトランジスタで構成される請求項２に記載の装置。６．前記桁上げ機能を実行する手段及び前記合計機能を実行する手段は、ｐ− チャネルＭＯＳトランジスタで構成される請求項２に記載の装置。７．前記所定の遅延時間は、前記桁上げ機能を実行する手段の遅延時間よりも大である請求項２に記載の装置。８．前記遅延手段は、プルアップ回路及びプルダウン回路を含む請求項１に記載の装置。９．前記入力手段、前記桁上げ機能を実行する手段、前記合計機能を実行する手段、前記クロック信号を提供する手段及び前記遅延手段は、全加算器セルを構成し、複数の全加算器セルは、単一クロックサイクルの期間の動作に対して直列にカスケード接続される請求項２に記載の装置。１０．否定論理で実行するドミノ論理セルに使用するクロック回路であって、第１の信号クロックを提供する手段と、第２の信号クロックを提供する手段と、前記第２の信号クロックを提供するために前記第１の信号クロックを遅延させる手段とを備え、前記第１びクロック信号を提供する手段、前記第２のクロック信号を提供する手段及び前記遅延させる手段は、前記ドミノ論理のセルを構成し、複数の前記セルは単一のクロックサイクルの期間の動作に対して直列にカスケード接続されるクロック回路。１１．前記遅延させる手段は、前記第１信号クロックを、前記第２のクロック信号により起動された機能が前記第１のクロック信号によ起動された機能から安定入力を受けるように遅延させる請求項１０に記載のクロック回路。１２．第１の機能を実行する手段と、第２の機能を実行する手段であって、前記第２の機能を実行する手段はセルを形成するために前記第１の機能を実行する手段にカスケード接続され、前記第１及び第２の機能を実行する手段の少なくとも１つは複数の前記セルが直列にカスケード接続されると共に否定論理期間を含むものと、単一のクロックサイクルを使用して、前記第１の機能を実行する手段及び前記第２のカスケード接続機能を実行する手段を経て入力信号をクロックする手段と、を具備する論理機能を実行する装置。１３．前記第１及び第２の機能を実行する手段の少なくとも１つはＭＯＳトランジスタを使用して実行される請求項１２に記載の装置。１４．前記第１の機能を実行する手段と前記第２の機能を実行する手段は同じ論理機能を実行する請求項１２に記載の装置。１５．前記第１の機能を実行する手段と前記第２の機能を実行する手段は異なる論理機能を実行する請求項１２に記載の装置。１６．前記クロック手段はクロック信号を生じ、前記クロック信号の第１の位相は前記第１の機能を実行する手段をゲートするために使用され、前記クロック信号の遅延位相は前記第２の機能を実行する手段をゲートするために使用される請求項１２に記載の装置。１７．前記クロック手段は、前記遅延位相を提供するために所定の遅延で前記クロック信号を遅延させる手段を、さらに備える請求項１２に記載の装置。１８．前記所定の遅延は、前記第１及び第２の機能を実行する手段の１つを経て最大の場合の遅延に対応する請求項１２に記載の装置。

Claims

【特許請求の範囲】１．評価されるべき入力信号を受ける入力手段と、前記入力信号にて第１の機能を実行する手段と、前記入力信号にて第２の機能を実行する手段と、前記第１の機能を実行する手段に第１のクロック信号を提供し、かつ前記第２の機能を実行する手段に第２のクロック信号を提供する手段と、所定の遅延時間に基づいて、前記第１及び第２のクロック信号の一方を、他方の前記第１及び第２のクロック信号に対して遅延させる手段と、を具備するデジタル論理値を論理的に結合する装置。２．前記装置はデジタル加算器であり、前記第１の機能を実行する手段は桁上げ機能を提供し、前記第２の機能を実行する手段は合計機能を提供するために前記入力信号に関連して前記桁上げ機能の出力を受け、前記第１のクロック信号は、前記第２の信号クロックを提供するために前記所定の遅延時間で遅延された桁上げ信号クロックである請求項１に記載の装置。３．前記所定の遅延時間は、前記桁上げ機能を実行する手段を経た最大の場合の遅延である請求項２に記載の装置。４．前記所定の遅延時間は、前記桁上げ機能を実行する手段の遅延時間に対応する請求項２に記載の装置。５．前記桁上げ機能を実行する手段及び前記合計機能を実行する手段は、ｎ− チャネルＭＯＳトランジスタで構成される請求項２に記載の装置。６．前記桁上げ機能を実行する手段及び前記合計機能を実行する手段は、ｐ− チャネルＭＯＳトランジスタで構成される請求項２に記載の装置。７．前記所定の遅延時間は、前記桁上げ機能を実行する手段の遅延時間よりも大である請求項２に記載の装置。８．前記遅延手段は、プルアップ回路及びプルダウン回路を含む請求項１に記載の装置。９．前記入力手段、前記桁上げ機能を実行する手段、前記合計機能を実行する手段、前記クロック信号を提供する手段、及び前記遅延手段は、全加算器セルで構成され、複数の全加算器セルは、単一クロックサイクルの期間の動作に対して直列にカスケード接続される請求項２に記載の装置。１０．否定論理で実行するドミノ論理セルに使用するクロック回路であって、第１の信号クロックを提供する手段と、第２の信号クロックを提供する手段と、前記第２の信号クロックを提供するために前記第１の信号クロックを遅延させる手段と、を具備するクロック回路。１１．前記遅延手段は、前記第１信号クロックを、前記第２の信号クロックにより起動された機能が前記第１の信号クロックによ起動された機能から安定入力を受けるように遅延させる請求項１０に記載のクロック回路。１２．第１の機能を実行する手段と、第２の機能を実行する手段であって、前記第２の機能を実行する手段は前記第１の機能を実行する手段にカスケード接続され、前記第１及び第２の機能を実行する手段の少なくとも１つは否定論理期間を含むものと、単一のクロックサイクルを使用して、前記第１の機能を実行する手段及び前記第２のカスケード接続機能を実行する手段の各々を経て入力信号をクロックする手段と、を具備する論理機能を実行する装置。１３．前記第１及び第２の機能を実行する手段の少なくとも１つはＭＯＳトランジスタを使用して実行される請求項１２に記載の装置。１４．前記第１の機能を実行する手段と前記第２の機能を実行する手段は同じ論理機能を実行する請求項１２に記載の装置。１５．前記第１の機能を実行する手段と前記第２の機能を実行する手段は異なる論理機能を実行する請求項１２に記載の装置。１６．前記クロック手段はクロック信号を生じ、前記クロック信号の第１の位相は前記第１の機能を実行する手段をゲートするために使用され、前記クロック信号の遅延された位相は前記第２の機能を実行する手段をゲートするために使用される請求項１２に記載の装置。１７．前記クロック手段は、前記遅延位相を提供するために所定の遅延で前記クロック信号を遅延させる手段を、さらに備える請求項１２に記載の装置。１８．前記所定の遅延は、前記第１及び第２の機能を実行する手段の１つを経て最大の場合の遅延に対応する請求項１２に記載の装置。