JP3461914B2 - ３値入力判別回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力された電位を所定
の３種類の電位の何れかに判別して、その判別した電位
に対応する論理を出力する３値入力判別回路の改良に関
するものである。

【０００２】

【従来の技術】図５は、従来の３値入力判別回路の構成
例を示す回路図である。この３値入力判別回路は、異な
る電位Ｖi が入力される外部端子１と、ソースと基板電
位とが外部端子１に接続されゲートが電源電位Ｖccに接
続されたＰチャネル形ＦＥＴ１９と、ソースと基板電位
とが接地電位Ｖssに接続されゲートが電源電位Ｖccに接
続されたＮチャネル形ＦＥＴ２０と、Ｐチャネル形ＦＥ
Ｔ１９及びＮチャネル形ＦＥＴ２０の両ドレインの接続
点Ａを入力端子とし信号Ｙを出力するインバータ３と、
外部端子１に入力端子が接続され信号Ｘを出力するイン
バータ２とで構成されている。

【０００３】このような構成の３値入力判別回路の動作
を以下に説明する。外部端子１の入力された電位Ｖi
が、接地電位ＶssであるＬレベルであるとき、インバー
タ２の出力信号Ｘの電位は、電源電位ＶccであるＨレベ
ルになる。また、このとき、Ｐチャネル形ＦＥＴ１９は
オフであり、Ｎチャネル形ＦＥＴ２０はオンであるの
で、接続点ＡはＬレベルであり、インバータ３の出力信
号ＹはＨレベルになる。外部端子１の入力された電位Ｖ
i がＨレベルであるとき、インバータ２の出力信号Ｘの
電位はＬレベルになる。また、このとき、Ｐチャネル形
ＦＥＴ１９はオフであり、Ｎチャネル形ＦＥＴ２０はオ
ンであるので、接続点ＡはＬレベルであり、インバータ
３の出力信号ＹはＨレベルになる。

【０００４】外部端子１の入力された電位Ｖi が、Ｈレ
ベルを超える（電源電位Ｖccを超える）超Ｈレベルであ
るとき、インバータ２の出力信号Ｘの電位はＬレベルに
なる。また、このとき、Ｐチャネル形ＦＥＴ１９は、基
板電位が電源電位Ｖccを超えるのでオンであり、Ｎチャ
ネル形ＦＥＴ２０はオンである。従って、接続点Ａは、
Ｐチャネル形ＦＥＴ１９及びＮチャネル形ＦＥＴ２０の
オン抵抗により、電位Ｖi が分圧されたＨレベルの電位
となり、インバータ３の出力信号ＹはＬレベルになる。
以上により、外部端子１に入力された電位Ｖi のレベル
毎の出力信号Ｘ，Ｙの論理は、表１に示した真理値表の
ようになる。従って、この３値入力判別回路では、出力
信号Ｘ，Ｙの論理を知ることにより、外部端子１に入力
された電位Ｖiが、Ｌレベル、Ｈレベル、超Ｈレベルの
何れであるかを判別することができる。

【０００５】

【表１】

【０００６】

【発明が解決しようとする課題】ところが、上述のよう
な従来の３値入力判別回路を使用するには、３通りの入
力状態を表現する為に、Ｌレベル、Ｈレベル、超Ｈレベ
ルの電位が必要であり、特に、超Ｈレベルでは電源電位
Ｖccを超える電位（電源）が必要である。その為、半導
体集積回路では、電源電位Ｖccとは別の、電源電位Ｖcc
を超える電源電位を、外部に設ける必要があった。

【０００７】本発明は、上述の事情に鑑みてなされたも
のであり、第１発明では、ソースが第１固定電位に、ゲ
ートが第２固定電位に、ドレインが第１の外部端子に接
続された第１導電形ＦＥＴと、ソースが第２固定電位
に、ゲートが第１固定電位に、ドレインが第１の外部端
子に接続された第２導電形ＦＥＴと、第１の外部端子に
入力された電位を第１固定電位又は第２固定電位の何れ
かに判別する為の第１の判別回路と、第１の外部端子の
フローティング状態を判別する為の第２の判別回路とを
設けることにより、外部端子の入力電位に第３の固定電
位を必要とせずに、３通りの入力状態を判別することが
できる３値入力判別回路を提供することを目的とする。

【０００８】第２発明では、第１の判別回路として、第
１固定電位の略１／２を出力反転の為の閾値とする第１
のインバータを設けることにより、外部端子の入力電位
に第３の固定電位を必要とせずに、３通りの入力状態を
判別することができる３値入力判別回路を提供すること
を目的とする。第３発明では、第２の判別回路として、
第１固定電位の１／２より大きい出力反転の為の閾値を
有し、第１の外部端子の電位を入力とする第２のインバ
ータと、第２のインバータの出力を入力とする第３のイ
ンバータと、第１固定電位の１／２より小さい出力反転
の為の閾値を有し、第１の外部端子の電位を入力とする
第４のインバータと、第３のインバータ及び第４のイン
バータの各出力を入力とする一致回路とを設けることに
より、外部端子の入力電位に第３の固定電位を必要とせ
ずに、３通りの入力状態を判別することができる３値入
力判別回路を提供することを目的とする。

【０００９】第４発明では、第１導電形ＦＥＴに置き換
えて、一端が第１固定電位に、他端が第１の外部端子に
それぞれ接続された第１の抵抗を、第２導電形ＦＥＴに
置き換えて、一端が第２固定電位に、他端が第１の外部
端子にそれぞれ接続された第２の抵抗をそれぞれ設ける
ことにより、外部端子の入力電位に第３の固定電位を必
要とせずに、３通りの入力状態を判別することができる
３値入力判別回路を提供することを目的とする。第５発
明では、所定の信号が与えられる第２の外部端子と、第
２の外部端子に与えられる信号により、第１の判別回路
の出力をラッチする第１のラッチ回路と、第２の外部端
子に与えられる信号により、第２の判別回路の出力をラ
ッチする第２のラッチ回路とを設けることにより、外部
端子の入力電位に第３の固定電位を必要とせずに、３通
りの入力状態を判別することができると共に、第１及び
第２の判別回路の出力をラッチした後は、第１の外部端
子を他用途に使用できる３値入力判別回路を提供するこ
とを目的とする。

【００１０】第６発明では、第２導電形ＦＥＴのゲート
に接続されると共に、第５のインバータを介して第１導
電形ＦＥＴのゲートに接続された第２の外部端子を設け
ることにより、外部端子の入力電位に第３の固定電位を
必要とせずに、３通りの入力状態を判別することができ
ると共に、第２の外部端子に与えられる信号に合わせ
て、第１の外部端子を他用途に使用でき、また、消費電
流を削減できる３値入力判別回路を提供することを目的
とする。第７発明では、与えられる信号がパルス信号で
ある第２の外部端子を設けることにより、外部端子の入
力電位に第３の固定電位を必要とせずに、３通りの入力
状態を判別することができると共に、第２の外部端子に
パルス信号が与えられないときは、第１の外部端子を他
用途に使用でき、また、消費電流を削減できる３値入力
判別回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】第１発明に係る３値入力
判別回路は、異なる電位が入力される第１の外部端子
と、第１の外部端子に入力された電位に従って各々オン
／オフする相異なる導電形のＦＥＴ対とを備え、第１の
外部端子に入力された電位を所定の３種類の電位の何れ
かに判別し、判別した電位に対応する論理を出力する３
値入力判別回路において、ソースが第１固定電位に、ゲ
ートが第２固定電位に、ドレインが第１の外部端子に接
続された第１導電形ＦＥＴと、ソースが第２固定電位
に、ゲートが第１固定電位に、ドレインが第１の外部端
子に接続された第２導電形ＦＥＴと、第１の外部端子に
入力された電位を第１固定電位又は第２固定電位の何れ
かに判別する為の第１の判別回路と、第１の外部端子の
フローティング状態を判別する為の第２の判別回路とを
備えることを特徴とする。

【００１２】第２発明に係る３値入力判別回路は、第１
の判別回路は、第１固定電位の略１／２を出力反転の為
の閾値とする第１のインバータであることを特徴とす
る。

【００１３】第３発明に係る３値入力判別回路は、第２
の判別回路は、第１固定電位の１／２より大きい出力反
転の為の閾値を有し、第１の外部端子の電位を入力とす
る第２のインバータと、第２のインバータの出力を入力
とする第３のインバータと、第１固定電位の１／２より
小さい出力反転の為の閾値を有し、第１の外部端子の電
位を入力とする第４のインバータと、第３のインバータ
及び第４のインバータの各出力を入力とする一致回路と
を備えることを特徴とする。

【００１４】第４発明に係る３値入力判別回路は、第１
導電形ＦＥＴを、第１固定電位と第１の外部端子との間
に挿入された第１の抵抗に置き換え、第２導電形ＦＥＴ
を、第２固定電位と第１の外部端子との間に挿入された
第２の抵抗に置き換えたことを特徴とする。

【００１５】第５発明に係る３値入力判別回路は、所定
の信号が与えられる第２の外部端子と、第２の外部端子
に与えられる信号をそれぞれラッチ信号として、第１の
判別回路の出力をラッチする第１のラッチ回路と、第２
の判別回路の出力をラッチする第２のラッチ回路とを備
えることを特徴とする。

【００１６】第６発明に係る３値入力判別回路は、第２
の外部端子と第２導電形ＦＥＴのゲートとが接続され、
第２の外部端子と第１導電形ＦＥＴのゲートとが第５の
インバータを介して接続されていることを特徴とする。

【００１７】第７発明に係る３値入力判別回路は、第２
の外部端子に与えられる信号がパルス信号であることを
特徴とする。

【００１８】

【作用】第１発明に係る３値入力判別回路では、第１導
電形ＦＥＴ及び第２導電形ＦＥＴは常時オンであり、そ
れぞれのオン抵抗により、第１の外部端子に入力された
電位が第１固定電位のとき、両ドレインの接続点の電位
は第１固定電位に、第１の外部端子に入力された電位が
第２固定電位のとき、両ドレインの接続点の電位は第２
固定電位に、第１の外部端子がフローティング状態のと
き、両ドレインの接続点の電位は第１固定電位と第２固
定電位との中間電位になり、第１の判別回路が、これら
の電位から第１の外部端子に入力された電位を第１固定
電位又は第２固定電位の何れかに判別すると共に、第２
の判別回路が、これらの電位から第１の外部端子のフロ
ーティング状態を判別する。

【００１９】第２発明に係る３値入力判別回路では、第
１の判別回路は、第１の外部端子に入力された電位が第
１固定電位のとき、第１のインバータが第２固定電位を
出力し、第１の外部端子に入力された電位が第２固定電
位のとき、第１のインバータが第１固定電位を出力し
て、第１の外部端子に入力された電位を第１固定電位又
は第２固定電位の何れかに判別する。また、第１の外部
端子がフローティング状態のとき、第１のインバータは
不定となる。

【００２０】第３発明に係る３値入力判別回路では、第
２の判別回路は、第１の外部端子に入力された電位が第
１固定電位のとき、第２のインバータが第２固定電位
を、第３のインバータが第１固定電位を、第４のインバ
ータが第２固定電位をそれぞれ出力し、一致回路は第２
固定電位を出力する。また、第１の外部端子に入力され
た電位が第２固定電位のとき、第２のインバータが第１
固定電位を、第３のインバータが第２固定電位を、第４
のインバータが第１固定電位をそれぞれ出力し、一致回
路は第２固定電位を出力する。また、第１の外部端子が
フローティング状態のとき、第２のインバータが第１固
定電位を、第３のインバータが第２固定電位を、第４の
インバータが第２固定電位をそれぞれ出力し、一致回路
は第１固定電位を出力して、第１の外部端子のフローテ
ィング状態を判別する。

【００２１】第４発明に係る３値入力判別回路では、第
１の抵抗及び第２の抵抗により、第１の外部端子に入力
された電位が第１固定電位のとき、両抵抗の接続点の電
位は第１固定電位に、第１の外部端子に入力された電位
が第２固定電位のとき、両抵抗の接続点の電位は第２固
定電位に、第１の外部端子がフローティング状態のと
き、両抵抗の接続点の電位は第１固定電位と第２固定電
位との中間電位になり、第１の判別回路が、これらの電
位から、第１の外部端子に入力された電位を第１固定電
位又は第２固定電位の何れかに判別すると共に、第２の
判別回路が、これらの電位から、第１の外部端子のフロ
ーティング状態を判別する。

【００２２】第５発明に係る３値入力判別回路では、第
２の外部端子に与えられる信号により、第１のラッチ回
路が第１の判別回路の出力をラッチし、第２のラッチ回
路が第２の判別回路の出力をラッチする。

【００２３】第６発明に係る３値入力判別回路では、第
２の外部端子に与えられる信号が、第２導電形ＦＥＴの
ゲートへ与えられ、第２導電形ＦＥＴをオン／オフする
と共に、第５のインバータを介して第１導電形ＦＥＴの
ゲートへ与えられ、第１導電形ＦＥＴをオフ／オンす
る。

【００２４】第７発明に係る３値入力判別回路では、パ
ルス信号が第２の外部端子へ与えられ、このパルス信号
が、第２導電形ＦＥＴのゲートへ与えられ、第２導電形
ＦＥＴをオン／オフすると共に、第５のインバータを介
して第１導電形ＦＥＴのゲートへ与えられ、第１導電形
ＦＥＴをオフ／オンする。

【００２５】

【実施例】以下に、本発明の実施例を、それを示す図面
を参照しながら説明する。 実施例１．図１は、第１〜３発明に係る３値入力判別回
路の１実施例の構成を示す回路図である。この３値入力
判別回路は、ソースが電源電位Ｖccに、ゲートが接地電
位Ｖssに接続され、オン抵抗の大きなＰチャネル形ＦＥ
Ｔ７と、ソースが接地電位Ｖssに、ゲートが電源電位Ｖ
ccに接続され、オン抵抗がＰチャネル形ＦＥＴ７と等し
いＮチャネル形ＦＥＴ８とが、各々のドレインで外部端
子１に接続されている。

【００２６】外部端子１の電位Ｖi は、電源電位Ｖccの
１／２を出力反転の為の閾値とするインバータ２へ入力
され、インバータ２は、外部端子１へ入力された電位Ｖ
i を電源電位ＶccであるＨレベル又は接地電位Ｖssであ
るＬレベルの何れかに判別する信号Ｘを出力する。ま
た、外部端子１の電位Ｖi は、電源電位Ｖccの１／２よ
り大きい出力反転の為の閾値を有するインバータ３へ入
力され、インバータ３の出力はインバータ４へ入力され
る。また、第１の外部端子１の電位Ｖi は、電源電位Ｖ
ccの１／２より小さい出力反転の為の閾値を有するイン
バータ５へも入力される。インバータ４の出力及びイン
バータ５の出力はＥｘ．ＮＯＲ回路（一致回路）６へ入
力され、Ｅｘ．ＮＯＲ回路６は、外部端子１のフローテ
ィング状態を判別する信号Ｙを出力する。

【００２７】このような構成の３値入力判別回路の動作
を以下に説明する。Ｐチャネル形ＦＥＴ７及びＮチャネ
ル形ＦＥＴ８は常時オンになっている。Ｐチャネル形Ｆ
ＥＴ７のオン抵抗より小さな入力抵抗で、Ｌレベルの電
位が外部端子１に入力されたとき、両ドレインの接続点
の電位はＬレベルになり、インバータ２の出力信号Ｘは
Ｈレベルになる。また、インバータ３はＨレベルを、イ
ンバータ４はＬレベルを、インバータ５はＨレベルをそ
れぞれ出力し、その結果、Ｅｘ．ＮＯＲ回路の出力信号
ＹはＬレベルになる。

【００２８】Ｎチャネル形ＦＥＴ８のオン抵抗より小さ
な入力抵抗で、Ｈレベルの電位が外部端子１に入力され
たとき、両ドレインの接続点の電位はＨレベルになり、
インバータ２の出力信号ＸはＬレベルになる。また、イ
ンバータ３はＬレベルを、インバータ４はＨレベルを、
インバータ５はＬレベルをそれぞれ出力し、その結果、
Ｅｘ．ＮＯＲ回路の出力信号ＹはＬレベルになる。

【００２９】外部端子１がフローティング状態のとき、
Ｐチャネル形ＦＥＴ７のオン抵抗及びＮチャネル形ＦＥ
Ｔ８のオン抵抗が等しいので、両ドレインの接続点の電
位は電源電位Ｖccの１／２になり、電源電位Ｖccの１／
２を出力反転の為の閾値とするインバータ２の出力信号
Ｘは不定になる。また、電源電位Ｖccの１／２より大き
い出力反転の為の閾値を有するインバータ３はＨレベル
を、インバータ４はＬレベルを、電源電位Ｖccの１／２
より小さい出力反転の為の閾値を有するインバータ５は
Ｌレベルをそれぞれ出力し、その結果、Ｅｘ．ＮＯＲ回
路の出力信号ＹはＨレベルになる。表２は、これらの状
態をまとめた真理値表であり、インバータ２の出力信号
Ｘ及びＥｘ．ＮＯＲ回路の出力信号Ｙの論理を知ること
により、外部端子１の電位Ｖi （Ｌレベル／Ｈレベル／
ＦＬ（フローティング状態））を判別することができ
る。

【００３０】

【表２】

【００３１】実施例２．図２は、第４発明に係る３値入
力判別回路の１実施例の構成を示す回路図である。この
３値入力判別回路は、電源電位Ｖccと外部端子１との間
に抵抗９を、接地電位Ｖssと外部端子１との間に抵抗９
と等しい抵抗１０をそれぞれ挿入している。外部端子１
の電位Ｖi は、電源電位Ｖccの１／２を出力反転の為の
閾値とするインバータ２へ入力され、インバータ２は、
外部端子１へ入力された電位Ｖiを電源電位Ｖccである
Ｈレベル又は接地電位ＶssであるＬレベルの何れかに判
別する信号Ｘを出力する。

【００３２】また、外部端子１の電位Ｖi は、電源電位
Ｖccの１／２より大きい出力反転の為の閾値を有するイ
ンバータ３へ入力され、インバータ３の出力はインバー
タ４へ入力される。また、第１の外部端子１の電位Ｖi
は、電源電位Ｖccの１／２より小さい出力反転の為の閾
値を有するインバータ５へも入力される。インバータ４
の出力及びインバータ５の出力はＥｘ．ＮＯＲ回路６へ
入力され、Ｅｘ．ＮＯＲ回路６は、外部端子１のフロー
ティング状態を判別する信号Ｙを出力する。

【００３３】このような構成の３値入力判別回路の動作
を以下に説明する。抵抗９より小さな入力抵抗で、Ｌレ
ベルの電位が外部端子１に入力されたとき、抵抗９と抵
抗１０との接続点の電位はＬレベルになり、インバータ
２の出力信号ＸはＨレベルになる。また、インバータ３
はＨレベルを、インバータ４はＬレベルを、インバータ
５はＨレベルをそれぞれ出力し、その結果、Ｅｘ．ＮＯ
Ｒ回路の出力信号ＹはＬレベルになる。

【００３４】抵抗１０より小さな入力抵抗で、Ｈレベル
の電位が外部端子１に入力されたとき、抵抗９と抵抗１
０との接続点の電位はＨレベルになり、インバータ２の
出力信号ＸはＬレベルになる。また、インバータ３はＬ
レベルを、インバータ４はＨレベルを、インバータ５は
Ｌレベルをそれぞれ出力し、その結果、Ｅｘ．ＮＯＲ回
路の出力信号ＹはＬレベルになる。

【００３５】外部端子１がフローティング状態のとき、
抵抗９及び抵抗１０は等しいので、抵抗９と抵抗１０と
の接続点の電位は電源電位Ｖccの１／２になり、電源電
位Ｖccの１／２を出力反転の為の閾値とするインバータ
２の出力信号Ｘは不定になる。また、電源電位Ｖccの１
／２より大きい出力反転の為の閾値を有するインバータ
３はＨレベルを、インバータ４はＬレベルを、電源電位
Ｖccの１／２より小さい出力反転の為の閾値を有するイ
ンバータ５はＬレベルをそれぞれ出力し、その結果、Ｅ
ｘ．ＮＯＲ回路の出力信号ＹはＨレベルになる。表２
は、これらの状態をまとめた真理値表であり、インバー
タ２の出力信号Ｘ及びＥｘ．ＮＯＲ回路の出力信号Ｙの
論理を知ることにより、外部端子１の電位Ｖi （Ｌレベ
ル／Ｈレベル／ＦＬ（フローティング状態））を判別す
ることができる。

【００３６】実施例３．図３は、第５発明に係る３値入
力判別回路の１実施例の構成を示す回路図である。この
３値入力判別回路は、ソースが電源電位Ｖccに、ゲート
が接地電位Ｖssに接続され、オン抵抗の大きなＰチャネ
ル形ＦＥＴ７と、ソースが接地電位Ｖssに、ゲートが電
源電位Ｖccに接続され、オン抵抗がＰチャネル形ＦＥＴ
７と等しいＮチャネル形ＦＥＴ８とが、各々のドレイン
で外部端子１に接続されている。

【００３７】外部端子１の電位Ｖi は、電源電位Ｖccの
１／２を出力反転の為の閾値とするインバータ２へ入力
され、インバータ２は、外部端子１へ入力された電位Ｖ
i を電源電位ＶccであるＨレベル又は接地電位Ｖssであ
るＬレベルの何れかに判別する信号Ｘを出力する。ま
た、外部端子１の電位Ｖi は、電源電位Ｖccの１／２よ
り大きい出力反転の為の閾値を有するインバータ３へ入
力され、インバータ３の出力はインバータ４へ入力され
る。また、第１の外部端子１の電位Ｖi は、電源電位Ｖ
ccの１／２より小さい出力反転の為の閾値を有するイン
バータ５へも入力される。インバータ４の出力及びイン
バータ５の出力はＥｘ．ＮＯＲ回路６へ入力され、Ｅ
ｘ．ＮＯＲ回路６は、外部端子１のフローティング状態
を判別する信号Ｙを出力する。

【００３８】インバータ２の出力信号Ｘは、ラッチ回路
１２のデータ端子へ入力され、Ｅｘ．ＮＯＲ回路６の出
力信号Ｙは、ラッチ回路１３のデータ端子へ入力されて
おり、ラッチ回路１２，１３のクロック端子には、所定
の信号Ｃ1 が与えられる外部端子１１が接続されてい
る。ラッチ回路１２，１３の出力端子からは、信号Ｘ，
Ｙのラッチされた出力信号Ｘ´，Ｙ´が出力される。

【００３９】このような構成の３値入力判別回路の動作
を以下に説明する。Ｐチャネル形ＦＥＴ７及びＮチャネ
ル形ＦＥＴ８は常時オンになっている。Ｐチャネル形Ｆ
ＥＴ７のオン抵抗より小さな入力抵抗で、Ｌレベルの電
位が外部端子１に入力されたとき、両ドレインの接続点
の電位はＬレベルになり、インバータ２の出力信号Ｘは
Ｈレベルになる。また、インバータ３はＨレベルを、イ
ンバータ４はＬレベルを、インバータ５はＨレベルをそ
れぞれ出力し、その結果、Ｅｘ．ＮＯＲ回路の出力信号
ＹはＬレベルになる。この場合、信号Ｃ1 がＨレベルの
とき、ラッチ回路１２は、信号Ｘをラッチし、その出力
信号Ｘ´はＨレベルになると共に、ラッチ回路１３は、
信号Ｙをラッチし、その出力信号Ｙ´はＬレベルにな
る。

【００４０】Ｎチャネル形ＦＥＴ８のオン抵抗より小さ
な入力抵抗で、Ｈレベルの電位が外部端子１に入力され
たとき、両ドレインの接続点の電位はＨレベルになり、
インバータ２の出力信号ＸはＬレベルになる。また、イ
ンバータ３はＬレベルを、インバータ４はＨレベルを、
インバータ５はＬレベルをそれぞれ出力し、その結果、
Ｅｘ．ＮＯＲ回路の出力信号ＹはＬレベルになる。この
場合、信号Ｃ1 がＨレベルのとき、ラッチ回路１２は、
信号Ｘをラッチし、その出力信号Ｘ´はＬレベルになる
と共に、ラッチ回路１３は、信号Ｙをラッチし、その出
力信号Ｙ´はＬレベルになる。

【００４１】外部端子１がフローティング状態のとき、
Ｐチャネル形ＦＥＴ７のオン抵抗及びＮチャネル形ＦＥ
Ｔ８のオン抵抗が等しいので、両ドレインの接続点の電
位は電源電位Ｖccの１／２になり、電源電位Ｖccの１／
２を出力反転の為の閾値とするインバータ２の出力信号
Ｘは不定になる。また、電源電位Ｖccの１／２より大き
い出力反転の為の閾値を有するインバータ３はＨレベル
を、インバータ４はＬレベルを、電源電位Ｖccの１／２
より小さい出力反転の為の閾値を有するインバータ５は
Ｌレベルをそれぞれ出力し、その結果、Ｅｘ．ＮＯＲ回
路の出力信号ＹはＨレベルになる。

【００４２】この場合、信号Ｃ1 がＨレベルのとき、ラ
ッチ回路１２は、信号Ｘをラッチし、その出力信号Ｘ´
は不定になると共に、ラッチ回路１３は、信号Ｙをラッ
チし、その出力信号Ｙ´はＨレベルになる。また、信号
Ｃ1 がＬレベルのときは、信号Ｘ，Ｙが変化しても、ラ
ッチ回路１２，１３は、その直前にラッチした信号Ｘ
´，Ｙ´を出力し続ける。表３は、これらの状態をまと
めた真理値表であり、ラッチ回路１２の出力信号Ｘ´及
びラッチ回路１３の出力信号Ｙ´の論理を知ることによ
り、ラッチ時の外部端子１の電位Ｖi （Ｌレベル／Ｈレ
ベル／ＦＬ（フローティング状態））を判別することが
できる。また、外部端子１１に与えられる信号がＬレベ
ルのときに合わせて、外部端子１を３値入力判別回路以
外の用途に使用することができる。

【００４３】

【表３】

【００４４】実施例４．図４は、第６，７発明に係る３
値入力判別回路の１実施例の構成を示す回路図である。
この３値入力判別回路は、ソースが電源電位Ｖccに、ゲ
ートがインバータ１６を介して後述する外部端子１７に
接続され、オン抵抗の大きなＰチャネル形ＦＥＴ７と、
ソースが接地電位Ｖssに、ゲートが後述する外部端子１
７に接続され、オン抵抗がＰチャネル形ＦＥＴ７と等し
いＮチャネル形ＦＥＴ８とが、各々のドレインで外部端
子１に接続されている。

【００４５】外部端子１の電位Ｖi は、電源電位Ｖccの
１／２を出力反転の為の閾値とするインバータ２へ入力
され、インバータ２は、外部端子１へ入力された電位を
電源電位ＶccであるＨレベル又は接地電位ＶssであるＬ
レベルの何れかに判別する信号Ｘを出力する。また、外
部端子１の電位Ｖi は、電源電位Ｖccの１／２より大き
い出力反転の為の閾値を有するインバータ３へ入力さ
れ、インバータ３の出力はインバータ４へ入力される。
また、第１の外部端子１の電位Ｖi は、電源電位Ｖccの
１／２より小さい出力反転の為の閾値を有するインバー
タ５へも入力される。インバータ４の出力及びインバー
タ５の出力はＥｘ．ＮＯＲ回路６へ入力され、Ｅｘ．Ｎ
ＯＲ回路６は、外部端子１のフローティング状態を判別
する信号Ｙを出力する。

【００４６】インバータ２の出力信号Ｘは、ラッチ回路
１２のデータ端子へ入力され、Ｅｘ．ＮＯＲ回路６の出
力信号Ｙは、ラッチ回路１３のデータ端子へ入力されて
おり、ラッチ回路１２，１３のクロック端子には、例え
ばマイクロコンピュータ（図示せず）のプログラムによ
り発生したパルス信号Ｃ2 が与えられる外部端子１７が
接続されている。ラッチ回路１２，１３の出力端子から
は、信号Ｘ，Ｙのラッチされた出力信号Ｘ´，Ｙ´が出
力される。

【００４７】このような構成の３値入力判別回路の動作
を以下に説明する。外部端子１７に与えられた信号Ｃ2
がパルス信号である場合、Ｐチャネル形ＦＥＴ７及びＮ
チャネル形ＦＥＴ８はオンになっている。Ｐチャネル形
ＦＥＴ７のオン抵抗より小さな入力抵抗で、Ｌレベルの
電位が外部端子１に入力されたとき、両ドレインの接続
点の電位はＬレベルになり、インバータ２の出力信号Ｘ
はＨレベルになる。また、インバータ３はＨレベルを、
インバータ４はＬレベルを、インバータ５はＨレベルを
それぞれ出力し、その結果、Ｅｘ．ＮＯＲ回路の出力信
号ＹはＬレベルになる。この場合、ラッチ回路１２は、
信号Ｘをラッチし、その出力信号Ｘ´はＨレベルになる
と共に、ラッチ回路１３は、信号Ｙをラッチし、その出
力信号Ｙ´はＬレベルになる。

【００４８】Ｎチャネル形ＦＥＴ８のオン抵抗より小さ
な入力抵抗で、Ｈレベルの電位が外部端子１に入力され
たとき、両ドレインの接続点の電位はＨレベルになり、
インバータ２の出力信号ＸはＬレベルになる。また、イ
ンバータ３はＬレベルを、インバータ４はＨレベルを、
インバータ５はＬレベルをそれぞれ出力し、その結果、
Ｅｘ．ＮＯＲ回路の出力信号ＹはＬレベルになる。この
場合、ラッチ回路１２は、信号Ｘをラッチし、その出力
信号Ｘ´はＬレベルになると共に、ラッチ回路１３は、
信号Ｙをラッチし、その出力信号Ｙ´はＬレベルにな
る。

【００４９】外部端子１がフローティング状態のとき、
Ｐチャネル形ＦＥＴ７のオン抵抗及びＮチャネル形ＦＥ
Ｔ８のオン抵抗が等しいので、両ドレインの接続点の電
位は電源電位Ｖccの１／２になり、電源電位Ｖccの１／
２を出力反転の為の閾値とするインバータ２の出力信号
Ｘは不定になる。また、電源電位Ｖccの１／２より大き
い出力反転の為の閾値を有するインバータ３はＨレベル
を、インバータ４はＬレベルを、電源電位Ｖccの１／２
より小さい出力反転の為の閾値を有するインバータ５は
Ｌレベルをそれぞれ出力し、その結果、Ｅｘ．ＮＯＲ回
路の出力信号ＹはＨレベルになる。

【００５０】この場合、ラッチ回路１２は、信号Ｘをラ
ッチし、その出力信号Ｘ´は不定になると共に、ラッチ
回路１３は、信号Ｙをラッチし、その出力信号Ｙ´はＨ
レベルになる。外部端子１７に与えられた信号Ｃ2 がＬ
レベルである場合、、Ｐチャネル形ＦＥＴ７及びＮチャ
ネル形ＦＥＴ８はオフになり、Ｐチャネル形ＦＥＴ７及
びＮチャネル形ＦＥＴ８において消費される電流がなく
なる。また、信号Ｘ，Ｙが変化しても、ラッチ回路１
２，１３は、その直前にラッチした信号Ｘ´，Ｙ´を出
力し続ける。

【００５１】これらの状態をまとめた真理値表は表３と
同様であり、ラッチ回路１２の出力信号Ｘ´及びラッチ
回路１３の出力信号Ｙ´の論理を知ることにより、ラッ
チ時の外部端子１の電位Ｖi （Ｌレベル／Ｈレベル／Ｆ
Ｌ（フローティング状態））を判別することができる。
また、外部端子１７に与えられる信号Ｃ2 をマイクロコ
ンピュータ等で制御することにより、外部端子１を３値
入力判別回路以外の用途にも時分割的に使用することが
できる。

【００５２】

【発明の効果】第１〜３発明に係る３値入力判別回路に
よれば、外部端子の入力電位に第３の固定電位を必要と
せずに、３通りの入力状態を判別することができる３値
入力判別回路を実現できる。

【００５３】第４発明に係る３値入力判別回路によれ
ば、単純な構成により、外部端子の入力電位に第３の固
定電位を必要とせずに、３通りの入力状態を判別するこ
とができる３値入力判別回路を実現できる。

【００５４】第５発明に係る３値入力判別回路によれ
ば、外部端子の入力電位に第３の固定電位を必要とせず
に、３通りの入力状態を判別することができると共に、
第２の外部端子に与えられる信号に合わせて、第１の外
部端子を他用途に使用できる３値入力判別回路を実現で
きる。

【００５５】第６発明に係る３値入力判別回路によれ
ば、外部端子の入力電位に第３の固定電位を必要とせず
に、３通りの入力状態を判別することができると共に、
第２の外部端子に与えられる信号に合わせて、第１の外
部端子を他用途に使用でき、また、消費電流を削減でき
る３値入力判別回路を実現できる。

【００５６】第７発明に係る３値入力判別回路によれ
ば、外部端子の入力電位に第３の固定電位を必要とせず
に、３通りの入力状態を判別することができると共に、
第２の外部端子にパルス信号が与えられないときは、第
１の外部端子を他用途に使用でき、また、消費電流を削
減できる３値入力判別回路を実現できる。

【図面の簡単な説明】

【図１】 第１〜３発明に係る３値入力判別回路の１実
施例の構成を示す回路図である。

【図２】 第４発明に係る３値入力判別回路の１実施例
の構成を示す回路図である。

【図３】 第５発明に係る３値入力判別回路の１実施例
の構成を示す回路図である。

【図４】 第６，７発明に係る３値入力判別回路の１実
施例の構成を示す回路図である。

【図５】 従来の３値入力判別回路の構成例を示す回路
図である。

【符号の説明】

１，１１，１７ 外部端子、２，３，４，５，１６ イ
ンバータ、６ Ｅｘ．ＮＯＲ回路（一致回路）、７，１
４ Ｐチャネル形ＦＥＴ、８，１５ Ｎチャネル形ＦＥ
Ｔ、９，１０ 抵抗、１２，１３ ラッチ回路、Ｖcc
電源電位、Ｖss 接地電位、Ｖi 入力された電位、Ｃ
1 ，Ｃ2 外部端子に入力される信号、Ｘ，Ｙ，Ｘ´，
Ｙ´ （論理）信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−202628（ＪＰ，Ａ) 特開 昭62−8072（ＪＰ，Ａ) 特開 昭61−4324（ＪＰ，Ａ) 特開 昭60−119133（ＪＰ，Ａ) 特開 平５−191271（ＪＰ，Ａ) 特開 平５−203681（ＪＰ，Ａ) 特開 平４−71001（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/20 101 G01R 19/165

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 異なる電位が入力される第１の外部端子
   と、第１の外部端子に入力された電位に従って各々オン
   ／オフする相異なる導電形のＦＥＴ対とを備え、第１の
   外部端子へ入力された電位を所定の３種類の電位の何れ
   かに判別し、判別した電位に対応する論理を出力する３
   値入力判別回路において、 ソースが第１固定電位に、ゲートが第２固定電位に、ド
   レインが第１の外部端子に接続された第１導電形ＦＥＴ
   と、ソースが第２固定電位に、ゲートが第１固定電位
   に、ドレインが第１の外部端子に接続された第２導電形
   ＦＥＴと、第１の外部端子に入力された電位を第１固定
   電位又は第２固定電位の何れかに判別する為の第１の判
   別回路と、第１の外部端子のフローティング状態を判別
   する為の第２の判別回路とを備えることを特徴とする３
   値入力判別回路。
2. 【請求項２】 第１の判別回路は、第１固定電位の略１
   ／２を出力反転の為の閾値とする第１のインバータであ
   ることを特徴とする請求項１記載の３値入力判別回路。
3. 【請求項３】 第２の判別回路は、第１固定電位の１／
   ２より大きい出力反転の為の閾値を有し、第１の外部端
   子の電位を入力とする第２のインバータと、第２のイン
   バータの出力を入力とする第３のインバータと、第１固
   定電位の１／２より小さい出力反転の為の閾値を有し、
   第１の外部端子の電位を入力とする第４のインバータ
   と、第３のインバータ及び第４のインバータの各出力を
   入力とする一致回路とを備えることを特徴とする請求項
   １又は２記載の３値入力判別回路。
4. 【請求項４】 第１導電形ＦＥＴを、一端が第１固定電
   位に、他端が第１の外部端子にそれぞれ接続された第１
   の抵抗に置き換え、第２導電形ＦＥＴを、一端が第２固
   定電位に、他端が第１の外部端子にそれぞれ接続された
   第２の抵抗に置き換えたことを特徴とする請求項１〜３
   の何れかに記載の３値入力判別回路。
5. 【請求項５】 所定の信号が与えられる第２の外部端子
   と、第２の外部端子に与えられる信号により、第１の判
   別回路の出力をラッチする第１のラッチ回路と、第２の
   外部端子に与えられる信号により、第２の判別回路の出
   力をラッチする第２のラッチ回路とを備えることを特徴
   とする請求項１〜４の何れかに記載の３値入力判別回
   路。
6. 【請求項６】 第２の外部端子に与えられる信号が、第
   ２導電形ＦＥＴのゲートへ与えられると共に、第５のイ
   ンバータを介して第１導電形ＦＥＴのゲートへ与えられ
   ることを特徴とする請求項５記載の３値入力判別回路。
7. 【請求項７】 第２の外部端子に与えられる信号がパル
   ス信号であることを特徴とする請求項６記載の３値入力
   判別回路。