JP3299387B2 - 入力判別回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、１つの入力端子を介
して入力した２値信号から３値以上の入力状態を得るた
めの入力判別回路に関し、特に該入力判別回路を内蔵し
たＭＯＳ−ＬＳＩに関するものである。

【０００２】

【従来の技術】図５は従来の３値入力判別回路の一例を
示す回路図であり、図において、ＭＯＤＥ０〜２は入力
電圧Ｖｉの値により得られる信号、３、５は電源電圧以
下の入力値に出力変化点をもつバッファ、Ｄはバッファ
３から出力される信号、Ｅはバッファ５から出力される
信号である。４はＰチャネルトランジスタ４１とＮチャ
ネルトランジスタ４２で構成されており、電源電圧以上
の入力値に出力変化点をもつ回路、Ｃは回路４から出力
される信号、６は信号Ｄ，Ｅの反転信号を入力とする２
入力ＡＮＤゲート、７は信号Ｅの反転信号と信号Ｄとを
入力とする２入力ＡＮＤゲート、８は信号Ｄ，Ｅを入力
とする２入力ＡＮＤゲートである。

【０００３】以下の説明において、バッファとは入力し
きい値を境にして、入力電圧が入力しきい値より高けれ
ば”Ｈ”論理レベル、低ければ”Ｌ”論理レベルを出力
する回路を示す。

【０００４】次に動作について説明する。入力電圧Ｖｉ
＝０〜Ｖｃｃの範囲において、回路４内のＰチャネルト
ランジスタ４１はオフ、Ｎチャネルトランジスタ４２は
オンしているので、信号Ｃは”Ｌ”論理レベルとなり、
バッファ５を介して得られる信号Ｅは”Ｌ”論理レベル
となる。

【０００５】入力電圧Ｖｉが０Ｖ時、信号Ｄは”Ｌ”論
理レベルとなる。この時、信号Ｄ，Ｅの反転信号を入力
とする２入力ＡＮＤゲート６の出力である信号ＭＯＤＥ
２は”Ｈ”論理レベル、信号Ｅの反転信号と信号Ｄとを
入力とする２入力ＡＮＤゲート７の出力である信号ＭＯ
ＤＥ１は”Ｌ”論理レベル、信号Ｄ，Ｅを入力とする２
入力ＡＮＤゲート８の出力であるＭＯＤＥ０は”Ｌ”論
理レベルとなる。

【０００６】入力電圧ＶｉがＶｃｃ時、信号Ｄは”Ｈ”
論理レベルとなる。この時、信号Ｄ，Ｅの反転信号を入
力とする２入力ＡＮＤゲート６の出力である信号ＭＯＤ
Ｅ２は”Ｌ”論理レベル、信号Ｅの反転信号と信号Ｄと
を入力とする２入力ＡＮＤゲート７の出力である信号Ｍ
ＯＤＥ１は”Ｈ”論理レベル、信号Ｄ，Ｅを入力とする
２入力ＡＮＤゲート８の出力であるＭＯＤＥ０は”Ｌ”
論理レベルとなる。

【０００７】入力電圧Ｖｉに電源電圧より高く、回路４
の入力しきい値より高い電圧を与えた場合、Ｐチャネル
トランジスタ４１、Ｎチャネルトランジスタ４２共にオ
ンした状態となる。この時、２つのトランジスタサイズ
は、オン抵抗による抵抗分圧によって信号Ｃに”Ｈ”論
理レベルを出力できるように決定されている。従って信
号Ｃは”Ｈ”論理レベルとなり、信号Ｅは”Ｈ”論理レ
ベルとなる。この時、信号Ｄ，Ｅの反転信号を入力とす
る２入力ＡＮＤゲート６の出力である信号ＭＯＤＥ２
は”Ｌ”論理レベル、信号Ｅの反転信号と信号Ｄを入力
とする２入力ＡＮＤゲート７の出力である信号ＭＯＤＥ
１は”Ｌ”論理レベル、信号Ｄ，Ｅを入力とする２入力
ＡＮＤゲート８の出力であるＭＯＤＥ０は”Ｈ”論理レ
ベルとなる。

【０００８】以上のように図５の回路においては、入力
電圧Ｖｉの値によって、 （１）Ｖｉ＝０Ｖ ＭＯＤＥ０＝Ｌ ＭＯＤＥ１＝Ｌ ＭＯＤＥ２＝Ｈ （２）Ｖｉ＝Ｖｃｃ ＭＯＤＥ０＝Ｌ ＭＯＤＥ１＝Ｈ ＭＯＤＥ２＝Ｌ （３）Ｖｉ＞回路４の入力しきい値 ＭＯＤＥ０＝Ｈ ＭＯＤＥ１＝Ｌ ＭＯＤＥ２＝Ｌ の３つの状態を得る事ができる。

【０００９】図６は従来の３値入力判別回路の他の例を
示している回路図である。ＭＯＤＥ０〜２は入力電圧Ｖ
ｉの値により得られる信号、９、１０はバッファであ
り、バッファ９のしきい値はバッファ１０のしきい値よ
り低くなるように構成されている。また、Ｄはバッファ
９から出力される信号、Ｅはバッファ１０から出力され
る信号、６は信号Ｄ，Ｅの反転信号を入力とする２入力
ＡＮＤゲート、７は信号Ｅの反転信号と信号Ｄとを入力
とする２入力ＡＮＤゲート、８は信号Ｄ，Ｅを入力とす
る２入力ＡＮＤゲートである。

【００１０】入力電圧Ｖｉがバッファ９の入力しきい値
より低い場合、信号ＤとＥは共に”Ｌ”論理レベルとな
る。この時、信号Ｄ，Ｅの反転信号を入力とする２入力
ＡＮＤゲート６の出力である信号ＭＯＤＥ２は”Ｈ”論
理レベル、信号Ｅの反転信号と信号Ｄとを入力とする２
入力ＡＮＤゲート７の出力である信号ＭＯＤＥ１は”
Ｌ”論理レベル、信号Ｄ，Ｅを入力とする２入力ＡＮＤ
ゲート８の出力であるＭＯＤＥ０は”Ｌ”論理レベルと
なる。

【００１１】入力電圧Ｖｉがバッファ９の入力しきい値
とバッファ１０の入力しきい値の間にある場合、信号Ｄ
は”Ｈ”論理レベル、信号Ｅは”Ｌ”論理レベルとな
る。この時、信号Ｄ，Ｅの反転信号を入力とする２入力
ＡＮＤゲート６の出力である信号ＭＯＤＥ２は”Ｌ”論
理レベル、信号Ｅの反転信号と信号Ｄとを入力とする２
入力ＡＮＤゲ一ト７の出力である信号ＭＯＤＥ１は”
Ｈ”論理レベル、信号Ｄ，Ｅを入力とする２入力ＡＮＤ
ゲート８の出力であるＭＯＤＥ０は”Ｌ”論理レベルと
なる。

【００１２】入力電圧Ｖｉがバッファ１０の入力しきい
値より高い場合、信号ＤとＥは共に”Ｈ”論理レベルと
なる。この時、信号Ｄ，Ｅの反転信号を入力とする２入
力ＡＮＤゲート６の出力である信号ＭＯＤＥ２は”Ｌ”
論理レベル、信号Ｅの反転信号と信号Ｄとを入力とする
２入力ＡＮＤゲート７の出力である信号ＭＯＤＥ１は”
Ｌ”論理レベル、信号Ｄ，Ｅを入力とする２入力ＡＮＤ
ゲート８の出力であるＭＯＤＥ０は”Ｈ”論理レベルと
なる。

【００１３】以上のように図６の回路においては、入力
電圧Ｖｉの値によって、 （１）Ｖｉ＜バッファ９の入力しきい値 ＭＯＤＥ０＝Ｌ ＭＯＤＥ１＝Ｌ ＭＯＤＥ２＝Ｈ （２）バッファ９の入力しきい値＜Ｖｉ＜バッファ１０
の入力しきい値 ＭＯＤＥ０＝Ｌ ＭＯＤＥ１＝Ｈ ＭＯＤＥ２＝Ｌ （３）バッファ１０の入力しきい値くＶｉ ＭＯＤＥ０＝Ｈ ＭＯＤＥ１＝Ｌ ＭＯＤＥ２＝Ｌ の３つの状態を得る事ができる。

【００１４】

【発明が解決しようとする課題】従来の入力判別回路は
以上のように構成されているので、１つの入力電位で３
つの入力状態を得ているが、図５に示す従来の回路にお
いては電源電圧以上の入力電圧を必要とする事が多く、
また、図６に示す従来の回路においては入力電圧論理レ
ベルを判別するために複数の異なった入力しきい値を持
つ回路が必要であるために、回路素子の製造プロセスに
よる入力しきい値電圧の変動による影響を受け易く、更
に入力信号のノイズに対する余裕が少なくなる等の問題
点があった。

【００１５】請求項１の発明は上記のような問題点を解
消するためになされたもので、回路素子の製造プロセス
による入力しきい値電圧の変動による影響を受け難く、
更に入力回路の個数の減少に伴い入力回路での貫通電流
を減少させる事ができる入力判別回路を得ることを目的
とする。

【００１６】請求項２の発明は、さらに１つの入力のみ
を用いて３値の入力状態を得ることができる入力判別回
路を得ることを目的とする。

【００１７】請求項３の発明は、さらに１つの入力のみ
を用いて４値の入力状態を得ることができる入力判別回
路を得ることを目的とする。

【００１８】

【課題を解決するための手段】請求項１の発明に係る入
力判別回路は、外部から所定の制御信号が印加された際
に、バッファから出力された２値信号の論理レベルの遷
移を検出して該遷移に応じた論理レベルを有する２値信
号を生成する信号遷移検出手段と、信号遷移検出手段に
所定の制御信号が印加されていない場合、既に制御信号
印加の際に信号遷移検出手段によって生成された２値信
号出力を維持するための出力維持手段とを備えたもので
ある。

【００１９】請求項２の発明に係る入力判別回路の信号
遷移検出手段は、所定の制御信号が印加されている間
に、バッファから出力された２値信号の立上りの遷移の
みに応じて論理レベルが遷移する２値信号を生成するよ
うに構成された信号立上り検出回路を含むものである。

【００２０】請求項３の発明に係る入力判別回路の信号
遷移検出手段は、所定の制御信号が印加されている間
に、バッファから出力された２値信号の論理レベルにか
かわらず、２値信号の遷移の出現以前には常に２値論理
レベルのいずれか一方の論理レベルの２値信号を生成
し、遷移出現後にはもう一方の論理レベルへと信号を遷
移させるように構成された信号立上り・立下り検出回路
を含むものである。

【００２１】

【作用】請求項１の発明における入力判別回路の信号遷
移検出手段は、所定の制御信号が印加されている場合
に、入力端子を介して入力された２値信号の論理レベル
の遷移を検出し、遷移に応じた２値信号を生成する。所
定の制御信号が印加されていない場合、出力維持手段は
既に制御信号印加の際に生成された２値信号出力を維持
する。従って、入力端子を介して入力された２値信号の
状態及び遷移に応じた１つの信号と、２値信号に応じた
２値信号とを出力することができ、しかも、入力される
２値信号の遷移回数及び遷移方向を選定することによっ
て多様な２つの出力信号の組み合わせを作り得る。よっ
て、電源電圧以上の入力電圧を必要とせず、しかも入力
電圧論理レベルを判別してそれに応じた２値信号を出力
するバッファを１つしか設けていないために入力しきい
値が１つしか存在せず、回路素子の製造プロセスによる
入力しきい値電圧の変動による影響を受け難く、更に入
力回路の個数の減少に伴いこの入力回路での貫通電流を
減少させる事ができる。

【００２２】請求項２の発明における入力判別回路の信
号立上り検出回路は、所定の制御信号が印加されている
間に、バッファから出力された２値信号の立上りの遷移
のみに応じて遷移する２値信号を生成して第２の出力端
子を介して出力する。従って、論理レベルが”Ｌ”のま
まの２値信号、”Ｌ”から”Ｈ”へ遷移させた信号、”
Ｌ”から”Ｈ”、そして”Ｌ”へと遷移させた信号を入
力することによって、それぞれ”Ｌ”と”Ｌ”の２つの
信号，”Ｈ”と”Ｈ”の２つの信号、”Ｈ”と”Ｌ”
（このうち、”Ｌ”は第１の出力端子から得られる）の
２つの信号を２つの出力端子から得ることができ、１つ
の入力のみを用いて３値の入力状態を得ることができ
る。

【００２３】請求項３の発明における入力判別回路の信
号立上り・立下り検出回路は、所定の制御信号が印加さ
れている間に、バッファから出力された２値信号の論理
レベルに係わらず、２値信号の遷移の出現以前には常に
２値論理レベルのいずれか一方の論理レベルの２値信号
を生成し、遷移出現後にはもう一方の論理レベルへと２
値信号を遷移させる。従って、例えば、一方の論理レベ
ルが”Ｌ”であるならば、論理レベルが”Ｌ”のままの
２値信号、”Ｈ”から”Ｌ”へ遷移させた２値信号、”
Ｈ”のままの２値信号、”Ｌ”から”Ｈ”へ遷移させた
２値信号を入力することによって、それぞれ”Ｌ”と”
Ｌ”の２つの信号（遷移がないので第２出力端子は”
Ｌ”論理レベルの信号を出力する），”Ｈ”と”Ｌ”の
２つの信号（第２の出力端子からは、入力信号の遷移に
よって”Ｈ”論理レベルの信号が出力される）、”Ｌ”
と”Ｈ”の２つの信号、”Ｈ”と”Ｈ”の２つの信号を
２つの出力端子から得ることができ、１つの入力のみを
用いて４値の入力状態を得ることができる。

【００２４】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例１である３値入力判別回
路を示す回路図であり、図２（ａ）〜（ｃ）はそれぞれ
の入力状態での各部信号のタイミング図である。図にお
いて、Ｖｉは外部入力電圧、Ｓ０，Ｓ１は入力電圧Ｖｉ
の値により、この実施例による入力判別回路にて生成す
る信号である。また、１は入力電位を判別するバッフ
ァ、２はＳ１入力受付有効時、即ちＳ１入力有効信号
（所定の制御信号）が”Ｈ”論理レベルの時のみ、入力
ピンを介して入力された２値信号の最初の”Ｈ”論理レ
ベルへの遷移、即ち立上りの有無を検出するための信号
立上り検出回路（信号遷移検出手段）である。２１は２
入力ＡＮＤゲート、Ｂはバッファ１より出力されて２入
力ＡＮＤゲート２１に入力される信号、２２はインバー
タ、２３はＲＳフリップフロップであり、Ｓ側にセット
入力、Ｒ側にリセット入力がなされる。さらに、ＡはＲ
Ｓフリップフロップ２３から出力される信号、２４はク
ロックドインバータ２４１、２４２とインバータ２４３
とで構成されている、Ｓ１のデータ判別時にデータを保
持するためのラッチ回路（出力維持手段）である。ま
た、かかる入力判別回路はＭＯＳ−ＬＳＩに内蔵されて
使用される。このように、この実施例では、ラッチ回路
２４は信号立上り検出回路２に含まれているが、この発
明は特にこれに限定されるものではなく、ラッチ回路を
除くものを信号立上り回路としてもよい。

【００２５】Ｓ１入力有効信号は、２入力ＡＮＤゲート
２１及びインバータ２２に入力されるように接続されて
おり、また、クロックドインバータ２４１に印加され
る。

【００２６】次に動作について説明する。Ｓ１入力有効
信号は通常”Ｌ”論理レベルであり、Ｓ１を有効にする
ときのみ”Ｈ”論理レベルとなる。

【００２７】Ｓ１入力有効信号が”Ｌ”論理レベルの
時、２入力ＡＮＤゲート２１の出力は”Ｌ”論理レベル
に固定され、インバータ２２からの出力は”Ｈ”論理レ
ベルとなる。この時、ＲＳフリップフロップ２３には”
Ｌ”論理レベルセット入力と”Ｈ”論理レベルリセット
入力がなされるため、ＲＳフリップフロップ２３の出力
Ａは”Ｌ”論理レベルとなる。クロックドインバータ２
４１はオフしており、クロックドインバータ２４２はオ
ンしているので、ラッチ回路２４には信号Ａは取り込ま
れず前のデータが保持される。但し、初期状態では前の
データは存在しないのでラッチ回路２４内のデータは不
定となり、従って信号Ｓ１は不定となる。

【００２８】Ｓ１入力有効信号が”Ｈ”論理レベルの
時、２入力ＡＮＤゲート２１の出力は他方の入力、即ち
信号Ｂに依存する。インバータ２２からの出力は”Ｌ”
論理レベルとなり、ＲＳフリップフロップ２３には”
Ｌ”論理レベルリセット入力がなされる。この時、ＲＳ
フリップフロップ２３に”Ｈ”論理レベルセット入力が
なされれば出力信号Ａは”Ｈ”論理レベルとなり、”
Ｌ”論理レベルセット入力がなされれば出力信号Ａは前
のデータを保持する。クロックドインバータ２４１はオ
ン、クロックドインバ一タ２４２はオフするため、クロ
ックドインバータ２４１とインバータ２４３とを介して
信号Ａと同論理レベルの信号がＳ１として出力される。

【００２９】Ｓ１入力有効信号が”Ｈ”論理レベルの
時、入力ピンより”Ｌ”論理レベル入力がなされた場
合、バッファ１より出力される信号Ｓ０は”Ｌ”論理レ
ベルとなる。上記したように、Ｓ１入力有効信号は”
Ｈ”論理レベルであるので２入力ＡＮＤゲート２１の出
力は信号Ｂに依存しており、この場合、信号Ｂは”Ｌ”
論理レベルであるので、２入力ＡＮＤゲート２１の出力
は”Ｌ”論理レベルとなる。この時、ＲＳフリップフロ
ップ２３に”Ｌ”論理レベルセット入力がなされている
ので、ＲＳフリップフロップ２３は、Ｓ１入力有効信号
が”Ｌ”論理レベルの際の前データ”Ｌ”論理レベルを
保持して出力信号Ａを出力する。従って、Ｓ１は”Ｌ”
論理レベル信号となる。図２（ａ）に示すように、Ｓ１
入力有効信号を”Ｌ”論理レベルにしＳ０とＳ１とのデ
ータを判別すると、これらは共に”Ｌ”論理レベルであ
る。この時、ラッチ回路２４のラッチによりＳ１のデー
タは保持されている。

【００３０】Ｓ１入力有効時に入力ピンより論理レベル
が”Ｌ”→”Ｈ”と遷移する入力がなされた場合、バッ
ファ１より出力される信号Ｓ０の論理レベルは”Ｌ”
→”Ｈ”と変化し、データ判別時には”Ｈ”論理レベル
となる。Ｓ１入力有効信号は”Ｈ”論理レベルであるの
で２入力ＡＮＤゲート２１の出力は信号Ｂに依存する。
まず入力ピンからの入力が”Ｌ”論理レベルの場合、信
号Ｂは”Ｌ”論理レベルであり、２入力ＡＮＤゲート２
１の出力は”Ｌ”論理レベルとなる。この時、ＲＳフリ
ップフロップ２３に”Ｌ”論理レベルセット入力がなさ
れているため出力信号Ａは前のデータ”Ｌ”論理レベル
を保持する。従って、Ｓ１は”Ｌ”論理レベル信号とな
る。次に入力ピンからの入力が”Ｈ”論理レベルに変化
すると、信号Ｂは”Ｈ”論理レベルとなり、２入力ＡＮ
Ｄゲート２１の出力は”Ｈ”論理レベルとなる。この
時、ＲＳフリップフロップ２３に”Ｈ”論理レベルセッ
ト入力がなされているため出力信号Ａは”Ｈ”論理レベ
ルとなる。従って、Ｓ１は”Ｈ”論理レベル信号とな
る。図２（ｂ）に示すように、Ｓ１入力有効信号を”
Ｌ”論理レベルにし、Ｓ０とＳ１のデータを判別する
と、これらは共に”Ｈ”論理レベルである。この時、ラ
ッチ回路２４のラッチによりＳ１のデータは保持されて
いる。

【００３１】Ｓ１入力有効時に入力ピンより”Ｌ”→”
Ｈ”→”Ｌ”と論理レベルが遷移する入力がなされた場
合、バッファ１より出力される信号Ｓ０の論理レベル
は”Ｌ”→”Ｈ”→”Ｌ”と変化し、データ判別時に
は”Ｌ”論理レベルとなる。Ｓ１入力有効信号は”Ｈ”
論理レベルであるので２入力ＡＮＤゲート２１の出力は
信号Ｂに依存する。まず入力ピンからの入力が”Ｌ”論
理レベルの場合、信号Ｂは”Ｌ”論理レベルであり、２
入力ＡＮＤゲート２１の出力は”Ｌ”論理レベルとな
る。この時、ＲＳフリソプフロップ２３に”Ｌ”論理レ
ベルセット入力がされているため出力信号Ａは前のデー
タ”Ｌ”論理レベルを保持する。従って、Ｓ１は”Ｌ”
論理レベル信号となる。次に入力ピンからの入力が”
Ｈ”論理レベルに変化すると、信号Ｂは”Ｈ”論理レベ
ルとなり、２入力ＡＮＤゲート２１の出力は”Ｈ”論理
レベルとなる。この時、ＲＳフリップフロップ２３に”
Ｈ”論理レベルセット入力がなされているため出力信号
Ａは”Ｈ”論理レベルとなる。従って、Ｓ１は”Ｈ”論
理レベル信号となる。更に入力ピンからの入力が”Ｌ”
論理レベルに変化すると、信号Ｂは”Ｌ”論理レベルと
なり、２入力ＡＮＤゲート２１の出力は”Ｌ”論理レベ
ルとなる。この時、ＲＳフリップフロップ２３に”Ｌ”
論理レベルセット入力がなされているため出力信号Ａは
前のデータ”Ｈ”論理レベルを保持する。従って、Ｓ１
は”Ｈ”論理レベル信号となる。図２（ｃ）に示すよう
に、Ｓ１入力有効信号を”Ｌ”論理レベルにし、Ｓ０と
Ｓ１のデータを判別すると、Ｓ０は”Ｌ”論理レベル、
Ｓ１は”Ｈ”論理レベルを有する信号である。この時、
ラッチ回路２４のラッチによりＳ１のデータは保持され
ている。

【００３２】以上のように図１の回路では入力電圧Ｖｉ
に応じて （１）Ｖｉ＝Ｌ Ｓ０＝Ｌ Ｓ１＝Ｌ（図２（ａ）） （２）Ｖｉ＝Ｌ→Ｈ Ｓ０＝Ｈ Ｓ１＝Ｈ（図２（ｂ）） （３）Ｖｉ＝Ｌ→Ｈ→Ｌ Ｓ０＝Ｌ Ｓ１＝Ｈ（図２（ｃ）） の３つの状態を得ることができる。

【００３３】なお、この実施例では、入力ピンを介して
入力された信号の立上りで２つの信号Ｓ０及びＳ１を遷
移させたが、これに限定されるものではなく、入力信号
の立下りをもって遷移するように回路を構成してもよ
い。この場合、Ｖｉ＝Ｈの際、Ｓ０＝Ｈ、Ｓ１＝Ｈ、Ｖ
ｉ＝Ｈ→Ｌの際、Ｓ０＝Ｌ、Ｓ１＝Ｌ、Ｖｉ＝Ｈ→Ｌ→
Ｈの際、Ｓ０＝Ｈ、Ｓ１＝Ｌの３つの状態を得るように
することができる。

【００３４】以上のように、この実施例による３値入力
判別回路では、電源電圧以上の入力電圧を必要とせず、
しかも入力電圧論理レベルを判別する回路を１つしか設
けていないために入力しきい値が１つしか存在しないの
で、回路素子の製造プロセスによる入力しきい値電圧の
変動による影響を受け難く、更に入力回路の個数の減少
に伴いこの入力回路での貫通電流を減少させる事ができ
る。

【００３５】実施例２．図３はこの発明の４値入力判別
回路の一実施例を示す回路図であり、図４（ａ）〜
（ｄ）はそれぞれの入力状態での各部信号のタイミング
図である。図において、Ｖｉは外部入力電圧、Ｓ０、Ｓ
１は入力電圧Ｖｉの値に応じてこの実施例による入力判
別回路で生成される信号である。１は入力電位を判別す
るバッファ、２０はＳ１入力受付有効時、即ちＳ１入力
有効信号が印加された時のみ入力論理レベルの遷移の有
無を検出するための信号立上り・立下り検出回路（信号
遷移検出手段）である。２１は２入力ＡＮＤゲート、２
２はインバータ、２３はＲＳフリップフロップであり、
Ｓ側にセット入力、Ｒ側にリセット入力がなされる。Ａ
はＲＳフリップフロップ２３から出力される信号、２４
はクロックドインバータ２４１及び２４２とインバータ
２４３とで構成されている、Ｓ１データ判別時にデータ
を保持するためのラッチ回路である。２５は入力ピンか
らの入力データの変化を検出してパルスを発生するため
の回路で、ＥＸＯＲ（排他論理ＯＲ）２５１とディレイ
を持たせるためのインバータ２５２及び２５３とにより
構成されている。Ｂは回路２５から出力され、２入力Ａ
ＮＤゲート２１に入力される信号である。また、かかる
入力判別回路はＭＯＳ−ＬＳＩに内蔵されて使用され
る。このように、この実施例においても、ラッチ回路２
４は信号立上り・立下り検出回路２０に含まれている
が、この発明は特にこれに限定されるものではなく、ラ
ッチ回路を除くものを信号立上り・立下り検出回路とし
てもよい。

【００３６】次に動作について説明する。Ｓ１入力有効
信号は通常”Ｌ”論理レベルで、Ｓ１を有効にするとき
のみ”Ｈ”論理レベルとなる。

【００３７】Ｓ１入力有効信号が”Ｌ”論理レベルの
時、２入力ＡＮＤゲート２１の出力は”Ｌ”論理レベル
で固定であり、インバータ２２からの出力は”Ｈ”論理
レベルとなる。この時、ＲＳフリップフロップ２３に
は”Ｌ”論理レベルセット入力と”Ｈ”論理レベルリセ
ット入力がなされるため、ＲＳフリップフロップ２３の
出力Ａは”Ｌ”論理レベルとなる。クロックドインバー
タ２４１はオフしており、クロックドインバータ２４２
はオンしているので、ラッチ回路２４には信号Ａは取り
込まれず前のデータが保持される。但し、初期状態では
前のデータは存在しないのでラッチ回路２４内のデータ
は不定となるため、信号Ｓ１は不定となる。

【００３８】Ｓ１入力有効信号が”Ｈ”論理レベルの
時、２入力ＡＮＤゲート２１の出力は他方の入力、即ち
信号Ｂに依存する。インバータ２２からの出力は”Ｌ”
論理レベルとなり、ＲＳフリップフロップ２３には”
Ｌ”論理レベルリセット入力がされる。この時、ＲＳフ
リップフロップ２３に”Ｈ”論理レベルセット入力がな
されれば出力信号Ａは”Ｈ”論理レベルとなり、”Ｌ”
論理レベルセット入力がなされれば出力信号Ａは前のデ
ータを保持する。この場合、クロックドインバータ２４
１はオン、クロックドインバ一タ２４２はオフするの
で、クロックドインバータ２４１とインバータ２５３を
介して信号Ａと同論理レベルの信号がＳ１として出力さ
れる。

【００３９】Ｓ１入力有効時に入力ピンより”Ｌ”論理
レベル入力がなされた場合、バッファ１より出力される
信号Ｓ０は”Ｌ”論理レベルとなる。Ｓ１入力有効信号
は”Ｈ”論理レベルであるので２入力ＡＮＤゲート２１
の出力は信号Ｂに依存する。ＥＸＯＲ２５１の２入力は
共に”Ｌ”論理レベルとなるので、信号Ｂは”Ｌ”論理
レベルとなり、２入力ＡＮＤゲート２１の出力は”Ｌ”
論理レベルとなる。この時、ＲＳフリップフロップ２３
に”Ｌ”論理レベルセット入力がなされているので出力
信号Ａは前のデータ”Ｌ”論理レベルを保持する。従っ
て、Ｓ１は”Ｌ”論理レベル信号となる。図４（ａ）に
示すように、Ｓ１入力有効信号を”Ｌ”論理レベルに
し、Ｓ０とＳ１のデータを判別すると、これらは共に”
Ｌ”論理レベルである。この時、ラッチ回路２４のラッ
チによりＳ１のデータは保持されている。

【００４０】Ｓ１入力有効時に入力ピンより論理レベル
が”Ｈ”→”Ｌ”へと遷移する入力がなされた場合、バ
ッファ１より出力される信号Ｓ０の論理レベルは”Ｈ”
→”Ｌ”と変化し、データ判別時には”Ｌ”論理レベル
となる。Ｓ１入力有効信号は”Ｈ”論理レベルであるの
で２入力ＡＮＤゲート２１の出力は信号Ｂに依存する。
まず入力ピンからの入力が”Ｈ”論理レベルの場合、Ｅ
ＸＯＲ２５１の２入力は共に”Ｈ”論理レベルとなるの
で、信号Ｂは”Ｌ”論理レベルとなり、２入力ＡＮＤゲ
ート２１の出力は”Ｌ”論理レベルとなる。この時、Ｒ
Ｓフリップフロップ２３に”Ｌ”論理レベルセット入力
がなされているので出力信号Ａは前のデータ”Ｌ”論理
レベルを保持する。従って、Ｓ１は”Ｌ”論理レベル信
号となる。次に入力ピンからの入力が”Ｌ”論理レベル
に変化した時、ＥＸＯＲ２５１には、バッファ１の出力
が直接入力される”Ｌ”論理レベル信号と、インバ‐タ
２５２及び２５３によってディレイが設けられているの
で”Ｈ”→”Ｌ”と論理レベルが変化する信号が入力さ
れる。インバータ２５３からの出力が”Ｈ”論理レベル
の時、ＥＸＯＲ２５１には”Ｌ”論理レベル及び”Ｈ”
論理レベルの入力がなされるため、信号Ｂは”Ｈ”論理
レベルとなり、２入力ＡＮＤゲート２１の出力は”Ｈ”
論理レベルとなる。

【００４１】この時、ＲＳフリップフロップ２３に”
Ｈ”論理レベルセット入力がなされており、出力信号Ａ
は”Ｈ”論理レベルとなる。従って、Ｓ１は”Ｈ”論理
レベル信号となる。続いてインバータ２５２及び２５３
の素子遅延後、インバータ２５３の出力が”Ｌ”論理レ
ベルに変化すると、ＥＸＯＲ２５１の２入力共に”Ｌ”
論理レベルとなるので、信号Ｂは”Ｌ”論理レベルとな
り、２入力ＡＮＤゲート２１の出力は”Ｌ”論理レベル
となる。この時、ＲＳフリップフロップ２３に”Ｌ”論
理レベルセット入力がなされているので出力信号Ａは前
のデータ”Ｈ”論理レベルを保持する。従って、Ｓ１
は”Ｈ”論理レベル信号となる。図４（ｂ）に示すよう
に、Ｓ１入力有効信号を”Ｌ”論理レベルにし、Ｓ０と
Ｓ１のデータを判別すると、Ｓ０は”Ｌ”論理レベル、
Ｓ１は”Ｈ”論理レベルを有する信号である。この時、
ラッチ回路２４のラッチによりＳ１のデータは保持され
ている。

【００４２】Ｓ１入力有効時に入力ピンより”Ｈ”論理
レベル入力がなされた場合、バッファ１より出力される
信号Ｓ０は”Ｈ”論理レベルとなる。Ｓ１入力有効信号
は”Ｈ”論理レベルであるので２入力ＡＮＤゲート２１
の出力は信号Ｂに依存する。ＥＸＯＲ２５１の２入力は
共に”Ｈ”論理レベルとなるので、信号Ｂは”Ｌ”論理
レベルとなり、２入力ＡＮＤゲート２１の出力は”Ｌ”
論理レベルとなる。この時、ＲＳフリップフロップ２３
に”Ｌ”論理レベルセット入力がなされているので出力
信号Ａは前のデータ”Ｌ”論理レベルを保持する。従っ
て、Ｓ１は”Ｌ”論理レベル信号となる。図４（ｃ）に
示すように、Ｓ１入力有効信号を”Ｌ”論理レベルに
し、Ｓ０とＳ１のデータを判別すると、Ｓ０は”Ｈ”論
理レベル、Ｓ１は”Ｌ”論理レベルを有する信号であ
る。この時、ラッチ回路２４のラッチによりＳ１のデー
タは保持されている。

【００４３】Ｓ１入力有効時に入力ピンより論理レベル
が”Ｌ”→”Ｈ”と遷移する入力がなされた場合、バッ
ファ１より出力される信号Ｓ０の論理レベルは”Ｌ”
→”Ｈ”と変化し、データ 判別時には”Ｈ”論理レベ
ルとなる。Ｓ１入力有効信号は”Ｈ”論理レベルである
ので２入力ＡＮＤゲート２１の出力は信号Ｂに依存す
る。まず入力ピンからの入力が”Ｌ”論理レベルの場
合、ＥＸＯＲ２５１の２入力は共に”Ｌ”論理レベルと
なるので、信号Ｂは”Ｌ”論理レベルとなり、２入力Ａ
ＮＤゲート２１の出力は”Ｌ”論理レベルとなる。この
時、ＲＳフリップフロップ２３に”Ｌ”論理レベルセッ
ト入力がなされているので出力信号Ａは前のデータ”
Ｌ”論理レベルを保持する。従って、Ｓ１は”Ｌ”論理
レベル信号となる。次に入力ピンからの入力が”Ｈ”論
理レベルに変化した時、ＥＸＯＲ２５１には、バッファ
１の出力が直接入力される”Ｈ”論理レベル信号と、イ
ンバ一タ２５２及び２５３によってディレイが設けられ
るので、論理レベルが”Ｌ”→”Ｈ”と遷移する信号が
入力される。インバータ２５３からの出力が”Ｌ”論理
レベルの時、ＥＸＯＲ２５１には”Ｈ”論理レベル及
び”Ｌ”論理レベルの入力がなされるため、信号Ｂは”
Ｈ”論理レベルとなり、２入力ＡＮＤゲート２１の出力
は”Ｈ”論理レベルとなる。この時、ＲＳフリップフロ
ップ２３に”Ｈ”論理レベルセット入力がなされている
ため出力信号Ａは”Ｈ”論理レベルとなる。

【００４４】従って、Ｓ１は”Ｈ”論理レベル信号とな
る。続いてインバータ２５２，２５３の素子遅延後、イ
ンバータ２５３の出力が”Ｈ”論理レベルに変化する
と、ＥＸＯＲ２５１の２入力共に”Ｈ”論理レベルとな
るので、信号Ｂは”Ｌ”論理レベルとなり、２入力ＡＮ
Ｄゲート２１の出力は”Ｌ”論理レベルとなる。この
時、ＲＳフリップフロップ２３に”Ｌ”論理レベルセッ
ト入力がなされているため出力信号Ａは前のデータ”
Ｈ”論理レベルを保持する。従って、Ｓ１は”Ｈ”論理
レベル信号となる。図４（ｄ）に示すように、Ｓ１入力
有効信号を”Ｌ”論理レベルにし、Ｓ０とＳ１のデータ
を判別すると、これらは共に”Ｈ”論理レベルである。
この時、ラッチ回路２４のラッチによりＳ１のデータは
保持されている。

【００４５】以上のように図３の回路では入力電圧Ｖｉ
に応じて （１）Ｖｉ＝Ｌ Ｓ０＝Ｌ Ｓ１＝Ｌ （図４（ａ）） （２）Ｖｉ＝Ｈ→Ｌ Ｓ０＝Ｌ Ｓ１＝Ｈ （図４（ｂ）） （３）Ｖｉ＝Ｈ Ｓ０＝Ｈ Ｓ１＝Ｌ （図４（ｃ）） （４）Ｖｉ＝Ｌ→Ｈ Ｓ０＝Ｈ Ｓ１＝Ｈ （図４（ｄ）） の４つの状態を得る事ができる。

【００４６】なお、この実施例では、入力ピンを介して
入力された２値信号の遷移以前では、Ｓ１は”Ｌ”論理
レベルの信号であるが、これに限定されるものではな
く、”Ｈ”論理レベルの信号になるように回路を構成し
てもよい。

【００４７】以上のように、この実施例による４値入力
判別回路においても上記実施例１に同様に、電源電圧以
上の入力電圧を必要とせず、しかも入力電圧論理レベル
を判別する回路を１つしか設けていないために入力しき
い値が１つしか存在しないので、回路素子の製造プロセ
スによる入力しきい値電圧の変動による影響を受け難
く、更に入力回路の個数の減少に伴いこの入力回路での
貫通電流を減少させる事ができる。また、この実施例に
よれば１つの入力のみを使用して、４つの入力状態を生
成し得る。

【００４８】

【発明の効果】以上のように、請求項１の発明によれ
ば、バッファに接続されており、所定の制御信号が印加
された際に、バッファから出力された２値信号の論理レ
ベルの遷移を検出して該遷移に応じた論理レベルを有す
る２値信号を生成する信号遷移検出手段と、信号遷移検
出手段に所定の制御信号が印加されていない場合、既に
制御信号印加の際に信号遷移検出手段によって生成され
た２値信号出力を維持するための出力維持手段とを備え
るように構成したので、電源電圧以上の入力電圧を必要
とせず、しかも入力電圧論理レベルを判別してそれに応
じた論理レベルを有する２値信号を出力するバッファを
１つしか設けていないために入力しきい値が１つしか存
在せず、回路素子の製造プロセスによる入力しきい値電
圧の変動による影響を受け難く、更に入力回路の個数の
減少に伴いこの入力回路での貫通電流を減少させる事が
できる効果がある。

【００４９】請求項２の発明によれば、信号立上り検出
回路は、所定の制御信号が印加されている間に、バッフ
ァから出力された２値信号の立上りの遷移のみに応じて
論理レベルが遷移する２値信号を生成するように構成し
たので、例えば、論理レベルが”Ｌ”のままの２値信
号、”Ｌ”から”Ｈ”へ遷移させた信号、”Ｌ”から”
Ｈ”、そして”Ｌ”へと遷移させた信号を入力すること
によって、それぞれ”Ｌ”と”Ｌ”の２つの信号，”
Ｈ”と”Ｈ”の２つの信号、”Ｈ”と”Ｌ”（このう
ち、”Ｌ”は第１の出力端子から得られる）の２つの信
号を２つの出力端子から得ることができ、１つの入力の
みを用いて３値の入力状態を得ることができる効果があ
る。

【００５０】請求項３の発明によれば、信号立上り・立
下り検出回路は、所定の制御信号が印加されている間
に、バッファから出力された２値信号の論理レベルに係
わらず、２値信号の遷移の出現以前には常に２値論理レ
ベルのいずれか一方の論理レベルの２値信号を生成し、
遷移出現後にはもう一方の論理レベルへと２値信号を遷
移させるように構成したので、例えば、一方の論理レベ
ルが”Ｌ”であるならば、論理レベルが”Ｌ”のままの
２値信号、”Ｈ”から”Ｌ”へ遷移させた２値信号、”
Ｈ”のままの２値信号、”Ｌ”から”Ｈ”へ遷移させた
２値信号を入力することによって、それぞれ”Ｌ”と”
Ｌ”の２つの信号（遷移がないので第２出力端子は”
Ｌ”論理レベルの信号を出力する），”Ｈ”と”Ｌ”の
２つの信号（第２の出力端子からは、入力信号の遷移に
よって”Ｈ”論理レベルの信号が出力される）、”Ｌ”
と”Ｈ”の２つの信号、”Ｈ”と”Ｈ”の２つの信号を
２つの出力端子から得ることができ、１つの入力のみを
用いて４値の入力状態を得ることができる効果がある。

【図面の簡単な説明】

【図１】 この発明の一実施例である３値入力判別回路
を示す回路図である。

【図２】 各部信号のタイミング図である。

【図３】 この発明の他の実施例である４値入力判別回
路を示す回路図である。

【図４】 各部信号のタイミング図である。

【図５】 従来の３値入力判別回路の一例の回路図であ
る。

【図６】 従来の３値入力判別回路の他の例の回路図で
ある。

【符号の説明】

１ バッファ、２ 信号立上り検出回路（信号遷移検出
手段）、２０ 信号立上り・立下り検出回路（信号遷移
検出手段）、２４ ラッチ回路（出力維持手段）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−215113（ＪＰ，Ａ) 特開 平４−44416（ＪＰ，Ａ) 特開 昭63−65711（ＪＰ，Ａ) 特開 平１−260915（ＪＰ，Ａ) 特開 平１−94732（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/00 H03K 5/1532 H03M 5/14 H04L 25/49

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 入力された２値信号の論理レベルに応じ
   た論理レベルを有する２値信号を出力するバッファと、
   前記バッファの出力信号を出力するための第１の出力端
   子と、外部から所定の制御信号が印加された際に、前記
   バッファから出力された２値信号の論理レベルの遷移を
   検出して該遷移に応じた論理レベルを有する２値信号を
   生成する信号遷移検出手段とを備え、前記信号遷移検出
   手段は、前記所定の制御信号が印加されていない場合、
   既に前記制御信号印加の際に前記信号遷移検出手段によ
   って生成された２値信号出力を維持するための出力維持
   手段と、前記出力維持手段に維持された２値信号を出力
   するための第２の出力端子とを備えた入力判別回路。
2. 【請求項２】 前記信号遷移検出手段は、前記所定の制
   御信号が印加されている間に、前記バッファから出力さ
   れた２値信号の立上りの遷移のみに応じて論理レベルが
   遷移する２値信号を生成するように構成された信号立上
   り検出回路を備えたことを特徴とする請求項１に記載の
   入力判別回路。
3. 【請求項３】 前記信号遷移検出手段は、前記所定の制
   御信号が印加されている間に、前記バッファから出力さ
   れた２値信号の論理レベルに係わらず、２値信号の立上
   り又は立下りの遷移の出現以前には常に２値論理レベル
   のいずれか一方の論理レベルの２値信号を生成し、遷移
   出現後にはもう一方の論理レベルへと２値信号を遷移さ
   せるように構成された信号立上り・立下り検出回路を備
   えたことを特徴とする請求項１に記載の入力判別回路。