JPH09205358A - 出力回路 - Google Patents
出力回路Info
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- JPH09205358A JPH09205358A JP8013220A JP1322096A JPH09205358A JP H09205358 A JPH09205358 A JP H09205358A JP 8013220 A JP8013220 A JP 8013220A JP 1322096 A JP1322096 A JP 1322096A JP H09205358 A JPH09205358 A JP H09205358A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】
【課題】低消費電力で、かつ長距離伝送の信頼性を向上
させ得る出力回路を提供する。 【解決手段】入力信号ＩＮに基づいて、出力回路から一
対の出力端子Ｔo1，Ｔo2に相補信号が出力され、ハイイ
ンピーダンス設定信号Ｚに基づいて一対の出力端子Ｔo
1，Ｔo2がハイインピーダンスとなる。一対の出力端子
Ｔo1，Ｔo2間には、ハイインピーダンス設定信号Ｚに基
づいて導通するスイッチ回路４が設けられる。
させ得る出力回路を提供する。 【解決手段】入力信号ＩＮに基づいて、出力回路から一
対の出力端子Ｔo1，Ｔo2に相補信号が出力され、ハイイ
ンピーダンス設定信号Ｚに基づいて一対の出力端子Ｔo
1，Ｔo2がハイインピーダンスとなる。一対の出力端子
Ｔo1，Ｔo2間には、ハイインピーダンス設定信号Ｚに基
づいて導通するスイッチ回路４が設けられる。
Description
【０００１】
【発明の属する技術分野】この発明は、データ通信シス
テムで使用される半導体装置の出力回路に関するもので
ある。
テムで使用される半導体装置の出力回路に関するもので
ある。
【０００２】近年、バスを介したデータ通信システムで
は、データ伝送距離の長大化及び伝送データの信頼性の
向上が必要となっている。このため、このようなデータ
通信システムで使用される半導体装置の出力回路では、
データの信頼性を確保しながら、長距離伝送を可能と
し、かつ消費電力の低減を図ることが必要となってい
る。
は、データ伝送距離の長大化及び伝送データの信頼性の
向上が必要となっている。このため、このようなデータ
通信システムで使用される半導体装置の出力回路では、
データの信頼性を確保しながら、長距離伝送を可能と
し、かつ消費電力の低減を図ることが必要となってい
る。
【０００３】
【従来の技術】データ通信システムで使用する半導体装
置の３値出力回路の従来例を図８に示す。
置の３値出力回路の従来例を図８に示す。
【０００４】入力信号ＩＮは、ＮＯＲ回路１ａとＮＡＮ
Ｄ回路２ａに入力されるとともに、インバータ回路３ａ
を介して、ＮＯＲ回路１ｂとＮＡＮＤ回路２ｂとに入力
される。
Ｄ回路２ａに入力されるとともに、インバータ回路３ａ
を介して、ＮＯＲ回路１ｂとＮＡＮＤ回路２ｂとに入力
される。
【０００５】ハイインピーダンス設定信号Ｚは、前記Ｎ
ＯＲ回路１ａ，１ｂに入力されるとともに、インバータ
回路３ｂを介して前記ＮＡＮＤ回路２ａ，２ｂに入力さ
れる。
ＯＲ回路１ａ，１ｂに入力されるとともに、インバータ
回路３ｂを介して前記ＮＡＮＤ回路２ａ，２ｂに入力さ
れる。
【０００６】前記ＮＯＲ回路１ａの出力信号は、インバ
ータ回路３ｃを介してＰチャネルＭＯＳトランジスタＴ
r1のゲートに入力され、前記ＮＡＮＤ回路２ａの出力信
号は、インバータ回路３ｄを介してＮチャネルＭＯＳト
ランジスタＴr2のゲートに入力される。
ータ回路３ｃを介してＰチャネルＭＯＳトランジスタＴ
r1のゲートに入力され、前記ＮＡＮＤ回路２ａの出力信
号は、インバータ回路３ｄを介してＮチャネルＭＯＳト
ランジスタＴr2のゲートに入力される。
【０００７】前記トランジスタＴr1のソースは、電源Ｖ
ccに接続され、ドレインは前記トランジスタＴr2のドレ
インに接続される。前記トランジスタＴr2のソースは、
グランドＧＮＤに接続される。そして、両トランジスタ
Ｔr1，Ｔr2のドレインが出力端子Ｔo1に接続され、その
出力端子Ｔo1から出力信号ＯＵＴＰが出力される。
ccに接続され、ドレインは前記トランジスタＴr2のドレ
インに接続される。前記トランジスタＴr2のソースは、
グランドＧＮＤに接続される。そして、両トランジスタ
Ｔr1，Ｔr2のドレインが出力端子Ｔo1に接続され、その
出力端子Ｔo1から出力信号ＯＵＴＰが出力される。
【０００８】前記ＮＯＲ回路１ｂの出力信号は、インバ
ータ回路３ｅを介してＰチャネルＭＯＳトランジスタＴ
r3のゲートに入力され、前記ＮＡＮＤ回路２ｂの出力信
号は、インバータ回路３ｆを介してＮチャネルＭＯＳト
ランジスタＴr4のゲートに入力される。
ータ回路３ｅを介してＰチャネルＭＯＳトランジスタＴ
r3のゲートに入力され、前記ＮＡＮＤ回路２ｂの出力信
号は、インバータ回路３ｆを介してＮチャネルＭＯＳト
ランジスタＴr4のゲートに入力される。
【０００９】前記トランジスタＴr3のソースは、電源Ｖ
ccに接続され、ドレインは前記トランジスタＴr4のドレ
インに接続される。前記トランジスタＴr4のソースは、
グランドＧＮＤに接続される。そして、両トランジスタ
Ｔr3，Ｔr4のドレインが出力端子Ｔo2に接続され、その
出力端子Ｔo2から出力信号ＯＵＴＭが出力される。
ccに接続され、ドレインは前記トランジスタＴr4のドレ
インに接続される。前記トランジスタＴr4のソースは、
グランドＧＮＤに接続される。そして、両トランジスタ
Ｔr3，Ｔr4のドレインが出力端子Ｔo2に接続され、その
出力端子Ｔo2から出力信号ＯＵＴＭが出力される。
【００１０】前記出力端子Ｔo1，Ｔo2にはそれぞれ伝送
線路Ｌ１，Ｌ２が接続され、その伝送線路Ｌ１，Ｌ２間
には終端抵抗Ｒが接続される。このように構成された出
力回路では、ハイインピーダンス設定信号ＺがＬレベル
であって、入力信号ＩＮがＨレベルとなると、ＮＯＲ回
路１ａの出力信号はＬレベルとなって、インバータ回路
３ｃの出力信号がＨレベルとなり、トランジスタＴr1が
オフされる。
線路Ｌ１，Ｌ２が接続され、その伝送線路Ｌ１，Ｌ２間
には終端抵抗Ｒが接続される。このように構成された出
力回路では、ハイインピーダンス設定信号ＺがＬレベル
であって、入力信号ＩＮがＨレベルとなると、ＮＯＲ回
路１ａの出力信号はＬレベルとなって、インバータ回路
３ｃの出力信号がＨレベルとなり、トランジスタＴr1が
オフされる。
【００１１】ＮＡＮＤ回路２ａの出力信号はＬレベルと
なって、インバータ回路３ｄの出力信号がＨレベルとな
り、トランジスタＴr2がオンされる。従って、出力信号
ＯＵＴＰはＬレベルとなる。
なって、インバータ回路３ｄの出力信号がＨレベルとな
り、トランジスタＴr2がオンされる。従って、出力信号
ＯＵＴＰはＬレベルとなる。
【００１２】同時に、ＮＯＲ回路１ｂの出力信号はＨレ
ベルとなってインバータ回路３ｅの出力信号はＬレベル
となり、トランジスタＴr3がオンされる。ＮＡＮＤ回路
２ｂの出力信号はＨレベルとなってインバータ回路３ｆ
の出力信号はＬレベルとなり、トランジスタＴr4はオフ
される。
ベルとなってインバータ回路３ｅの出力信号はＬレベル
となり、トランジスタＴr3がオンされる。ＮＡＮＤ回路
２ｂの出力信号はＨレベルとなってインバータ回路３ｆ
の出力信号はＬレベルとなり、トランジスタＴr4はオフ
される。
【００１３】従って、出力信号ＯＵＴＭはＨレベルとな
る。そして、Ｌレベルの出力信号ＯＵＴＰと、Ｈレベル
の出力信号ＯＵＴＭとにより、このときの出力データを
「−１」とする。
る。そして、Ｌレベルの出力信号ＯＵＴＰと、Ｈレベル
の出力信号ＯＵＴＭとにより、このときの出力データを
「−１」とする。
【００１４】ハイインピーダンス設定信号ＺがＬレベル
であって、入力信号ＩＮがＬレベルとなると、前記各回
路の動作はそれぞれ反転されて、出力信号ＯＵＴＰはＨ
レベル、出力信号ＯＵＴＭはＬレベルとなる。このとき
の出力データを「＋１」とする。
であって、入力信号ＩＮがＬレベルとなると、前記各回
路の動作はそれぞれ反転されて、出力信号ＯＵＴＰはＨ
レベル、出力信号ＯＵＴＭはＬレベルとなる。このとき
の出力データを「＋１」とする。
【００１５】一方、ハイインピーダンス設定信号ＺがＨ
レベルとなると、入力信号ＩＮに関わらずＮＯＲ回路１
ａの出力信号はＬレベルとなり、ＮＡＮＤ回路２ａの出
力信号はＨレベルとなる。
レベルとなると、入力信号ＩＮに関わらずＮＯＲ回路１
ａの出力信号はＬレベルとなり、ＮＡＮＤ回路２ａの出
力信号はＨレベルとなる。
【００１６】すると、インバータ回路３ｃの出力信号は
Ｈレベル、インバータ回路３ｄの出力信号はＬレベルと
なって、トランジスタＴr1，Ｔr2はともにオフされる。
従って、出力信号ＯＵＴＰはハイインピーダンスとな
る。
Ｈレベル、インバータ回路３ｄの出力信号はＬレベルと
なって、トランジスタＴr1，Ｔr2はともにオフされる。
従って、出力信号ＯＵＴＰはハイインピーダンスとな
る。
【００１７】同様に、ＮＯＲ回路１ｂの出力信号はＬレ
ベルとなり、ＮＡＮＤ回路２ｂの出力信号はＨレベルと
なる。すると、インバータ回路３ｅの出力信号はＨレベ
ル、インバータ回路３ｆの出力信号はＬレベルとなっ
て、トランジスタＴr3，Ｔr4はともにオフされる。従っ
て、出力信号ＯＵＴＭはハイインピーダンスとなる。従
って、出力信号ＯＵＴＰ，ＯＵＴＭはともにハイインピ
ーダンスとなり、出力データを「０」とする。このよう
な動作により、「＋１」，「０」，「−１」の３値が出
力される。
ベルとなり、ＮＡＮＤ回路２ｂの出力信号はＨレベルと
なる。すると、インバータ回路３ｅの出力信号はＨレベ
ル、インバータ回路３ｆの出力信号はＬレベルとなっ
て、トランジスタＴr3，Ｔr4はともにオフされる。従っ
て、出力信号ＯＵＴＭはハイインピーダンスとなる。従
って、出力信号ＯＵＴＰ，ＯＵＴＭはともにハイインピ
ーダンスとなり、出力データを「０」とする。このよう
な動作により、「＋１」，「０」，「−１」の３値が出
力される。
【００１８】
【発明が解決しようとする課題】上記のような出力回路
では、出力信号ＯＵＴＰ，ＯＵＴＭがハイインピーダン
スとなるとき、伝送線路Ｌ１，Ｌ２の電位は不定となる
ため、伝送線路Ｌ１，Ｌ２がＨレベル若しくはＬレベル
から中間レベルに移行する過程で、図９に示すようなア
ンダーシュートあるいはオーバーシュート等のノイズＮ
が発生し易い。
では、出力信号ＯＵＴＰ，ＯＵＴＭがハイインピーダン
スとなるとき、伝送線路Ｌ１，Ｌ２の電位は不定となる
ため、伝送線路Ｌ１，Ｌ２がＨレベル若しくはＬレベル
から中間レベルに移行する過程で、図９に示すようなア
ンダーシュートあるいはオーバーシュート等のノイズＮ
が発生し易い。
【００１９】そして、このようなノイズＮにより、伝送
線路Ｌ１，Ｌ２に接続された受信装置で、誤ったデータ
を受信するおそれがある。このようなノイズＮは、終端
抵抗Ｒの抵抗値を低くすることにより低減される。しか
し、終端抵抗Ｒの抵抗値を低くすると、出力信号ＯＵＴ
Ｐ，ＯＵＴＭの立ち上がり及び立ち下がり速度が低下す
る。
線路Ｌ１，Ｌ２に接続された受信装置で、誤ったデータ
を受信するおそれがある。このようなノイズＮは、終端
抵抗Ｒの抵抗値を低くすることにより低減される。しか
し、終端抵抗Ｒの抵抗値を低くすると、出力信号ＯＵＴ
Ｐ，ＯＵＴＭの立ち上がり及び立ち下がり速度が低下す
る。
【００２０】また、出力信号ＯＵＴＰ，ＯＵＴＭの振幅
が小さくなって、伝送線路Ｌ１，Ｌ２が長距離となった
場合のデータの信頼性が低下する。そこで、十分な振幅
を確保するためにはトランジスタＴr1〜Ｔr4の電流駆動
能力を十分に確保して、終端抵抗Ｒに流れる電流を増大
させる必要があるため、消費電力が増大するという問題
点がある。
が小さくなって、伝送線路Ｌ１，Ｌ２が長距離となった
場合のデータの信頼性が低下する。そこで、十分な振幅
を確保するためにはトランジスタＴr1〜Ｔr4の電流駆動
能力を十分に確保して、終端抵抗Ｒに流れる電流を増大
させる必要があるため、消費電力が増大するという問題
点がある。
【００２１】この発明の目的は、低消費電力で、かつ長
距離伝送の信頼性を向上させ得る出力回路を提供するこ
とにある。
距離伝送の信頼性を向上させ得る出力回路を提供するこ
とにある。
【００２２】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、入力信号ＩＮに基づいて、出力
回路から一対の出力端子Ｔo1，Ｔo2に相補信号が出力さ
れ、ハイインピーダンス設定信号Ｚに基づいて前記一対
の出力端子Ｔo1，Ｔo2がハイインピーダンスとなる。前
記一対の出力端子Ｔo1，Ｔo2間には、前記ハイインピー
ダンス設定信号Ｚに基づいて導通するスイッチ回路４が
設けられる。
明図である。すなわち、入力信号ＩＮに基づいて、出力
回路から一対の出力端子Ｔo1，Ｔo2に相補信号が出力さ
れ、ハイインピーダンス設定信号Ｚに基づいて前記一対
の出力端子Ｔo1，Ｔo2がハイインピーダンスとなる。前
記一対の出力端子Ｔo1，Ｔo2間には、前記ハイインピー
ダンス設定信号Ｚに基づいて導通するスイッチ回路４が
設けられる。
【００２３】請求項２では、前記スイッチ回路には、前
記ハイインピーダンス設定信号に基づいて該スイッチ回
路を一定時間に限り導通させる時限回路が接続される。
請求項３では、前記スイッチ回路は、その導通時に前記
相補信号の中間レベルが前記出力端子に供給される。
記ハイインピーダンス設定信号に基づいて該スイッチ回
路を一定時間に限り導通させる時限回路が接続される。
請求項３では、前記スイッチ回路は、その導通時に前記
相補信号の中間レベルが前記出力端子に供給される。
【００２４】請求項４では、前記スイッチ回路には、他
の出力回路が動作するとき入力される競合信号に基づい
て該スイッチ回路を不導通とする競合阻止回路が接続さ
れる。
の出力回路が動作するとき入力される競合信号に基づい
て該スイッチ回路を不導通とする競合阻止回路が接続さ
れる。
【００２５】請求項５では、前記スイッチ回路は転送ゲ
ートで構成される。 （作用）請求項１では、ハイインピーダンス設定信号Ｚ
に基づいて、出力回路から一対の出力端子Ｔo1，Ｔo2に
ハイインピーダンスが出力されるときは、ハイインピー
ダンス設定信号Ｚに基づいて、スイッチ回路４が導通し
て、一対の出力端子Ｔo1，Ｔo2が短絡される。
ートで構成される。 （作用）請求項１では、ハイインピーダンス設定信号Ｚ
に基づいて、出力回路から一対の出力端子Ｔo1，Ｔo2に
ハイインピーダンスが出力されるときは、ハイインピー
ダンス設定信号Ｚに基づいて、スイッチ回路４が導通し
て、一対の出力端子Ｔo1，Ｔo2が短絡される。
【００２６】請求項２では、ハイインピーダンス設定信
号Ｚに基づいて、出力回路から一対の出力端子Ｔo1，Ｔ
o2にハイインピーダンスが出力されるとき、スイッチ回
路４が一定時間に限り導通して、一対の出力端子Ｔo1，
Ｔo2が短絡される。
号Ｚに基づいて、出力回路から一対の出力端子Ｔo1，Ｔ
o2にハイインピーダンスが出力されるとき、スイッチ回
路４が一定時間に限り導通して、一対の出力端子Ｔo1，
Ｔo2が短絡される。
【００２７】請求項３では、ハイインピーダンス設定信
号Ｚに基づいて、出力回路から一対の出力端子Ｔo1，Ｔ
o2にハイインピーダンスが出力されるとき、スイッチ回
路４が一定時間に限り導通して、一対の出力端子Ｔo1，
Ｔo2に中間レベルが供給される。
号Ｚに基づいて、出力回路から一対の出力端子Ｔo1，Ｔ
o2にハイインピーダンスが出力されるとき、スイッチ回
路４が一定時間に限り導通して、一対の出力端子Ｔo1，
Ｔo2に中間レベルが供給される。
【００２８】請求項４では、競合信号が競合阻止回路に
入力されると、ハイインピーダンス設定信号Ｚの入力に
関わらず、スイッチ回路が不導通となる。請求項５で
は、ハイインピーダンス設定信号Ｚに基づいて、転送ゲ
ートが導通して、一対の出力端子Ｔo1，Ｔo2が短絡され
る。
入力されると、ハイインピーダンス設定信号Ｚの入力に
関わらず、スイッチ回路が不導通となる。請求項５で
は、ハイインピーダンス設定信号Ｚに基づいて、転送ゲ
ートが導通して、一対の出力端子Ｔo1，Ｔo2が短絡され
る。
【００２９】
（第一の実施の形態）図２は、この発明を具体化した第
一の実施の形態を示す。この実施の形態は、前記従来例
の出力回路にスイッチ回路として動作する転送ゲート４
ａを付加したものである。
一の実施の形態を示す。この実施の形態は、前記従来例
の出力回路にスイッチ回路として動作する転送ゲート４
ａを付加したものである。
【００３０】すなわち、前記転送ゲート４ａは出力端子
Ｔo1，Ｔo2間に接続され、その転送ゲート４ａのＮチャ
ネル側ゲートには、ハイインピーダンス設定信号Ｚが入
力され、Ｐチャネル側ゲートには、前記インバータ回路
３ｂの出力信号が入力される。
Ｔo1，Ｔo2間に接続され、その転送ゲート４ａのＮチャ
ネル側ゲートには、ハイインピーダンス設定信号Ｚが入
力され、Ｐチャネル側ゲートには、前記インバータ回路
３ｂの出力信号が入力される。
【００３１】このような構成により、ハイインピーダン
ス設定信号ＺがＬレベルとなるとき、転送ゲート４ａは
オフされて、前記従来例と同様に動作する。また、ハイ
インピーダンス設定信号ＺがＨレベルとなると、転送ゲ
ート４ａがオンされて、出力端子Ｔo1，Ｔo2が短絡され
る状態となる。
ス設定信号ＺがＬレベルとなるとき、転送ゲート４ａは
オフされて、前記従来例と同様に動作する。また、ハイ
インピーダンス設定信号ＺがＨレベルとなると、転送ゲ
ート４ａがオンされて、出力端子Ｔo1，Ｔo2が短絡され
る状態となる。
【００３２】すると、出力信号ＯＵＴＰ，ＯＵＴＭがハ
イインピーダンスとなるとき、出力端子Ｔo1，Ｔo2が短
絡状態となって、伝送線路Ｌ１，Ｌ２間のインピーダン
スが低下する。
イインピーダンスとなるとき、出力端子Ｔo1，Ｔo2が短
絡状態となって、伝送線路Ｌ１，Ｌ２間のインピーダン
スが低下する。
【００３３】上記のような出力回路は次に示すような作
用効果を得ることができる。 （イ）出力信号ＯＵＴＰ，ＯＵＴＭがハイインピーダン
スとなるとき、伝送線路Ｌ１，Ｌ２間のインピーダンス
が低下するので、図７に示すように、伝送線路Ｌ１，Ｌ
２に発生するノイズＮを抑制することができる。 （ロ）ハイインピーダンス設定信号ＺがＬレベルのとき
は、転送ゲート４ａがオフされるので、伝送線路Ｌ１，
Ｌ２間のインピーダンスが低下することはない。従っ
て、出力信号ＯＵＴＰ，ＯＵＴＭの一方がＨレベル、他
方がＬレベルとなるときに、伝送線路Ｌ１，Ｌ２間に流
れる電流を増大させることはないので、消費電力を増大
させることはない。 （第二の実施の形態）図３は、第二の実施の形態を示
す。この実施の形態は、前記第一の実施の形態の転送ゲ
ート４ａを一定時間に限りオンさせる構成としたもので
ある。
用効果を得ることができる。 （イ）出力信号ＯＵＴＰ，ＯＵＴＭがハイインピーダン
スとなるとき、伝送線路Ｌ１，Ｌ２間のインピーダンス
が低下するので、図７に示すように、伝送線路Ｌ１，Ｌ
２に発生するノイズＮを抑制することができる。 （ロ）ハイインピーダンス設定信号ＺがＬレベルのとき
は、転送ゲート４ａがオフされるので、伝送線路Ｌ１，
Ｌ２間のインピーダンスが低下することはない。従っ
て、出力信号ＯＵＴＰ，ＯＵＴＭの一方がＨレベル、他
方がＬレベルとなるときに、伝送線路Ｌ１，Ｌ２間に流
れる電流を増大させることはないので、消費電力を増大
させることはない。 （第二の実施の形態）図３は、第二の実施の形態を示
す。この実施の形態は、前記第一の実施の形態の転送ゲ
ート４ａを一定時間に限りオンさせる構成としたもので
ある。
【００３４】すなわち、ハイインピーダンス設定信号Ｚ
は、ＮＡＮＤ回路２ｃに入力されるとともに、奇数段の
インバータ回路３ｇを介してＮＡＮＤ回路２ｃに入力さ
れる。
は、ＮＡＮＤ回路２ｃに入力されるとともに、奇数段の
インバータ回路３ｇを介してＮＡＮＤ回路２ｃに入力さ
れる。
【００３５】前記ＮＡＮＤ回路２ｃの出力信号であるノ
ードＮ１は、前記転送ゲート４ａのＰチャネル側ゲート
に入力されるとともに、インバータ回路３ｈを介して転
送ゲート４ａのＮチャネル側ゲートに入力される。
ードＮ１は、前記転送ゲート４ａのＰチャネル側ゲート
に入力されるとともに、インバータ回路３ｈを介して転
送ゲート４ａのＮチャネル側ゲートに入力される。
【００３６】このような構成により、ハイインピーダン
ス設定信号ＺがＬレベルであれば、ＮＡＮＤ回路２ｃの
出力信号はＨレベルとなるので、転送ゲート４ａはオフ
される。
ス設定信号ＺがＬレベルであれば、ＮＡＮＤ回路２ｃの
出力信号はＨレベルとなるので、転送ゲート４ａはオフ
される。
【００３７】また、ハイインピーダンス設定信号ＺがＬ
レベルからＨレベルに立ち上がると、図６に示すよう
に、ノードＮ１はインバータ回路３ｇの動作遅延時間ｔ
１の間に限りＬレベルとなる。
レベルからＨレベルに立ち上がると、図６に示すよう
に、ノードＮ１はインバータ回路３ｇの動作遅延時間ｔ
１の間に限りＬレベルとなる。
【００３８】すると、転送ゲート４ａは時間ｔ１の間に
限りオンされて、出力端子Ｔo1，Ｔo2が短絡状態とな
る。上記のような出力回路では、前記第一の実施の形態
の作用効果に加えて、次に示すような作用効果を得るこ
とができる。 （イ）ハイインピーダンス設定信号ＺのＬレベルからＨ
レベルへの立ち上がりに基づいて、所定時間ｔ１に限り
転送ゲート４ａをオンさせて出力端子Ｔo1，Ｔo2を短絡
状態として、伝送線路Ｌ１，Ｌ２でのノイズの発生を抑
制した後は、転送ゲート４ａをオフさせることができ
る。
限りオンされて、出力端子Ｔo1，Ｔo2が短絡状態とな
る。上記のような出力回路では、前記第一の実施の形態
の作用効果に加えて、次に示すような作用効果を得るこ
とができる。 （イ）ハイインピーダンス設定信号ＺのＬレベルからＨ
レベルへの立ち上がりに基づいて、所定時間ｔ１に限り
転送ゲート４ａをオンさせて出力端子Ｔo1，Ｔo2を短絡
状態として、伝送線路Ｌ１，Ｌ２でのノイズの発生を抑
制した後は、転送ゲート４ａをオフさせることができ
る。
【００３９】このため、伝送線路Ｌ１，Ｌ２が短絡状態
に維持されることはないので、伝送線路Ｌ１，Ｌ２に複
数の出力回路を接続することができる。 （第三の実施の形態）図４は、第三の実施の形態を示
す。この実施の形態は、前記第二の実施の形態の転送ゲ
ート４ａを転送ゲート４ｂ，４ｃに置換したものであ
る。
に維持されることはないので、伝送線路Ｌ１，Ｌ２に複
数の出力回路を接続することができる。 （第三の実施の形態）図４は、第三の実施の形態を示
す。この実施の形態は、前記第二の実施の形態の転送ゲ
ート４ａを転送ゲート４ｂ，４ｃに置換したものであ
る。
【００４０】すなわち、出力端子Ｔo1，Ｔo2の間には転
送ゲート４ｂ，４ｃが直列に接続される。前記転送ゲー
ト４ｂ，４ｃのＰチャネル側ゲートには、前記ＮＡＮＤ
回路２ｃの出力信号が入力され、転送ゲート４ｂ，４ｃ
のＮチャネル側ゲートには、前記ＮＡＮＤ回路２ｃの出
力信号がインバータ回路３ｈを介して入力される。
送ゲート４ｂ，４ｃが直列に接続される。前記転送ゲー
ト４ｂ，４ｃのＰチャネル側ゲートには、前記ＮＡＮＤ
回路２ｃの出力信号が入力され、転送ゲート４ｂ，４ｃ
のＮチャネル側ゲートには、前記ＮＡＮＤ回路２ｃの出
力信号がインバータ回路３ｈを介して入力される。
【００４１】また、前記転送ゲート４ｂ，４ｃ間には電
源ＶccとグランドＧＮＤとの中間レベルであるＶcc／２
が供給される。このように構成された出力回路では、ハ
イインピーダンス設定信号ＺがＬレベルであれば、ＮＡ
ＮＤ回路２ｃの出力信号がＨレベルとなって、転送ゲー
ト４ｂ，４ｃがオフされる。従って、前記第一及び第二
の実施の形態と同様に動作する。
源ＶccとグランドＧＮＤとの中間レベルであるＶcc／２
が供給される。このように構成された出力回路では、ハ
イインピーダンス設定信号ＺがＬレベルであれば、ＮＡ
ＮＤ回路２ｃの出力信号がＨレベルとなって、転送ゲー
ト４ｂ，４ｃがオフされる。従って、前記第一及び第二
の実施の形態と同様に動作する。
【００４２】また、ハイインピーダンス設定信号ＺがＬ
レベルからＨレベルに立ち上がると、インバータ回路３
ｇ及びＮＡＮＤ回路２ｃの動作により、転送ゲート４
ａ，４ｂが一定時間に限りオンされる。
レベルからＨレベルに立ち上がると、インバータ回路３
ｇ及びＮＡＮＤ回路２ｃの動作により、転送ゲート４
ａ，４ｂが一定時間に限りオンされる。
【００４３】転送ゲート４ｂ，４ｃがオンされると、出
力端子Ｔo1，Ｔo2にはＶcc／２が供給される。従って、
ハイインピーダンス設定信号ＺがＬレベルからＨレベル
に立ち上がると、出力端子Ｔo1，Ｔo2はＶcc／２レベル
に強制的にリセットされたのち、ハイインピーダンスと
なる。
力端子Ｔo1，Ｔo2にはＶcc／２が供給される。従って、
ハイインピーダンス設定信号ＺがＬレベルからＨレベル
に立ち上がると、出力端子Ｔo1，Ｔo2はＶcc／２レベル
に強制的にリセットされたのち、ハイインピーダンスと
なる。
【００４４】上記のような出力回路では、前記第二の実
施の形態の作用効果に加えて、次に示すような作用効果
を得ることができる。 （イ）ハイインピーダンス設定信号ＺのＬレベルからＨ
レベルへの立ち上がりに基づいて、所定時間に限り転送
ゲート４ａ，４ｂをオンさせて出力端子Ｔo1，Ｔo2を短
絡状態として、伝送線路Ｌ１，Ｌ２をＶcc／２レベルに
強制的にリセットすることができる。
施の形態の作用効果に加えて、次に示すような作用効果
を得ることができる。 （イ）ハイインピーダンス設定信号ＺのＬレベルからＨ
レベルへの立ち上がりに基づいて、所定時間に限り転送
ゲート４ａ，４ｂをオンさせて出力端子Ｔo1，Ｔo2を短
絡状態として、伝送線路Ｌ１，Ｌ２をＶcc／２レベルに
強制的にリセットすることができる。
【００４５】このため、トランジスタＴr1，Ｔr2と、ト
ランジスタＴr3，Ｔr4とにおいて、電流駆動能力にばら
つきが生じていても、出力信号ＯＵＴＰ，ＯＵＴＭがハ
イインピーダンスとなるときは、伝送線路Ｌ１，Ｌ２を
電源ＶccとグランドＧＮＤレベルとの中間レベルに確実
にリセットすることができる。 （第四の実施の形態）図５は、第四の実施の形態を示
す。この実施の形態は、前記第二の実施の形態のインバ
ータ回路３ｈを除去し、ＮＯＲ回路１ｃ及びインバータ
回路３ｉを付加したものであり、伝送線路Ｌ１，Ｌ２に
複数の出力回路が接続され、その出力回路が同時に動作
するときに出力端子Ｔo1，Ｔo2を短絡状態とすることを
防止するものである。
ランジスタＴr3，Ｔr4とにおいて、電流駆動能力にばら
つきが生じていても、出力信号ＯＵＴＰ，ＯＵＴＭがハ
イインピーダンスとなるときは、伝送線路Ｌ１，Ｌ２を
電源ＶccとグランドＧＮＤレベルとの中間レベルに確実
にリセットすることができる。 （第四の実施の形態）図５は、第四の実施の形態を示
す。この実施の形態は、前記第二の実施の形態のインバ
ータ回路３ｈを除去し、ＮＯＲ回路１ｃ及びインバータ
回路３ｉを付加したものであり、伝送線路Ｌ１，Ｌ２に
複数の出力回路が接続され、その出力回路が同時に動作
するときに出力端子Ｔo1，Ｔo2を短絡状態とすることを
防止するものである。
【００４６】すなわち、前記ＮＡＮＤ回路２ｃの出力信
号は、競合阻止回路を構成するＮＯＲ回路１ｃに入力さ
れ、そのＮＯＲ回路１ｃには他の出力回路が動作してい
るときにＨレベルとなる競合信号Ｋが入力される。
号は、競合阻止回路を構成するＮＯＲ回路１ｃに入力さ
れ、そのＮＯＲ回路１ｃには他の出力回路が動作してい
るときにＨレベルとなる競合信号Ｋが入力される。
【００４７】前記ＮＯＲ回路１ｃの出力信号は、転送ゲ
ート４ａのＮチャネル側ゲートに入力されるとともに、
インバータ回路３ｉを介して転送ゲート４ａのＰチャネ
ル側ゲートに入力される。
ート４ａのＮチャネル側ゲートに入力されるとともに、
インバータ回路３ｉを介して転送ゲート４ａのＰチャネ
ル側ゲートに入力される。
【００４８】このような構成により、競合信号ＫがＨレ
ベルであれば、ＮＡＮＤ回路２ｃの出力信号に関わら
ず、ＮＯＲ回路１ｃの出力信号はＬレベルとなるため、
転送ゲート４ａはオフされる。
ベルであれば、ＮＡＮＤ回路２ｃの出力信号に関わら
ず、ＮＯＲ回路１ｃの出力信号はＬレベルとなるため、
転送ゲート４ａはオフされる。
【００４９】また、競合信号ＫがＬレベルであれば、ハ
イインピーダンス設定信号Ｚの立ち上がりに基づいてＮ
ＡＮＤ回路２ｃから所定時間Ｌレベルとなるパルス信号
が出力され、そのパルス信号がＮＯＲ回路１ｃで反転さ
れて転送ゲート４ａのＮチャネル側ゲートに入力される
とともに、さらにインバータ回路３ｉで反転されて、転
送ゲート４ａのＰチャネル側ゲートに入力される。
イインピーダンス設定信号Ｚの立ち上がりに基づいてＮ
ＡＮＤ回路２ｃから所定時間Ｌレベルとなるパルス信号
が出力され、そのパルス信号がＮＯＲ回路１ｃで反転さ
れて転送ゲート４ａのＮチャネル側ゲートに入力される
とともに、さらにインバータ回路３ｉで反転されて、転
送ゲート４ａのＰチャネル側ゲートに入力される。
【００５０】従って、ハイインピーダンス設定信号Ｚの
立ち上がりに基づいて、転送ゲート４ａが一定時間に限
りオンされ、前記第一の実施の形態と同様に動作する。
上記のような出力回路では、前記第一の実施の形態の作
用効果に加えて、次に示すような作用効果を得ることが
できる。 （イ）伝送線路Ｌ１，Ｌ２に接続されされる他の出力回
路が動作するときには、転送ゲート４ａのオン動作を解
除して、出力端子Ｔo1，Ｔo2の短絡を阻止することによ
り、他の出力回路の負荷となることを防止することがで
きる。
立ち上がりに基づいて、転送ゲート４ａが一定時間に限
りオンされ、前記第一の実施の形態と同様に動作する。
上記のような出力回路では、前記第一の実施の形態の作
用効果に加えて、次に示すような作用効果を得ることが
できる。 （イ）伝送線路Ｌ１，Ｌ２に接続されされる他の出力回
路が動作するときには、転送ゲート４ａのオン動作を解
除して、出力端子Ｔo1，Ｔo2の短絡を阻止することによ
り、他の出力回路の負荷となることを防止することがで
きる。
【００５１】なお、前記各実施例では、スイッチ回路を
転送ゲートで構成したが、ＮチャネルＭＯＳトランジス
タやＰチャネルＭＯＳトランジスタあるいはその他のス
イッチング阻止で構成してもよい。
転送ゲートで構成したが、ＮチャネルＭＯＳトランジス
タやＰチャネルＭＯＳトランジスタあるいはその他のス
イッチング阻止で構成してもよい。
【００５２】前記実施の形態から把握できる請求項以外
の技術思想を以下に、その効果とともに述べる。 （１）請求項１において、前記スイッチ回路はスイッチ
ングトランジスタで構成した。ハイインピーダンス設定
信号に基づいてスイッチングトランジスタをオンさせ
て、一対の出力端子を短絡することができる。
の技術思想を以下に、その効果とともに述べる。 （１）請求項１において、前記スイッチ回路はスイッチ
ングトランジスタで構成した。ハイインピーダンス設定
信号に基づいてスイッチングトランジスタをオンさせ
て、一対の出力端子を短絡することができる。
【００５３】
【発明の効果】以上詳述したように、この発明は低消費
電力で、かつ長距離伝送の信頼性を向上させ得る出力回
路を提供することができる。
電力で、かつ長距離伝送の信頼性を向上させ得る出力回
路を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第二の実施の形態を示す回路図である。
【図４】 第三の実施の形態を示す回路図である。
【図５】 第四の実施の形態を示す回路図である。
【図６】 第二の実施の形態の動作を示すタイミング波
形図である。
形図である。
【図７】 第一の実施の形態の出力信号を示す波形図で
ある。
ある。
【図８】 従来例を示す回路図である。
【図９】 従来例の出力信号を示す波形図である。
４ スイッチ回路 ＩＮ 入力信号 Ｔo1，Ｔo2 出力端子 Ｚ ハイインピーダンス設定信号
Claims (5)
- 【請求項１】 入力信号に基づいて、一対の出力端子に
相補信号を出力し、ハイインピーダンス設定信号に基づ
いて前記一対の出力端子をハイインピーダンスとする出
力回路であって、 前記一対の出力端子間には、前記ハイインピーダンス設
定信号に基づいて導通するスイッチ回路を設けたことを
特徴とする出力回路。 - 【請求項２】 前記スイッチ回路には、前記ハイインピ
ーダンス設定信号に基づいて該スイッチ回路を一定時間
に限り導通させる時限回路を接続したことを特徴とする
請求項１記載の出力回路。 - 【請求項３】 前記スイッチ回路は、その導通時に前記
相補信号の中間レベルを前記出力端子に供給することを
特徴とする請求項１乃至２のいずれかに記載の出力回
路。 - 【請求項４】 前記スイッチ回路には、他の出力回路が
動作するとき入力される競合信号に基づいて該スイッチ
回路を不導通とする競合阻止回路を接続したことを特徴
とする請求項１乃至３のいずれかに記載の出力回路。 - 【請求項５】 前記スイッチ回路は、転送ゲートで構成
したことを特徴とする請求項１乃至４のいずれかに記載
の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01322096A JP3643421B2 (ja) | 1996-01-29 | 1996-01-29 | 出力回路 |
| US08/789,797 US5883527A (en) | 1996-01-29 | 1997-01-28 | Tri-state output circuit for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01322096A JP3643421B2 (ja) | 1996-01-29 | 1996-01-29 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205358A true JPH09205358A (ja) | 1997-08-05 |
| JP3643421B2 JP3643421B2 (ja) | 2005-04-27 |
Family
ID=11827099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01322096A Expired - Lifetime JP3643421B2 (ja) | 1996-01-29 | 1996-01-29 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5883527A (ja) |
| JP (1) | JP3643421B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011188013A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 出力バッファ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329840B1 (en) * | 1999-12-09 | 2001-12-11 | Cypress Semiconductor Corp. | Tristate output buffer with matched signals to PMOS and NMOS output transistors |
| US7075976B1 (en) | 2001-03-19 | 2006-07-11 | Cisco Technology, Inc. | Tri-state transmitter |
| US6570414B1 (en) * | 2001-09-27 | 2003-05-27 | Applied Micro Circuits Corporation | Methods and apparatus for reducing the crowbar current in a driver circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4885480A (en) * | 1988-08-23 | 1989-12-05 | American Telephone And Telegraph Company, At&T Bell Laboratories | Source follower field-effect logic gate (SFFL) suitable for III-V technologies |
| US5051625B1 (en) * | 1988-10-28 | 1993-11-16 | Nissan Motor Co.,Ltd. | Output buffer circuits for reducing noise |
| KR960001860B1 (ko) * | 1993-06-05 | 1996-02-06 | 삼성전자주식회사 | 반도체집적회로의 데이타 입출력선 센싱회로 |
| JP3640703B2 (ja) * | 1995-05-24 | 2005-04-20 | 株式会社ルネサステクノロジ | バス駆動回路、レシーバ回路およびバスシステム |
| US5773999A (en) * | 1995-09-28 | 1998-06-30 | Lg Semicon Co., Ltd. | Output buffer for memory circuit |
-
1996
- 1996-01-29 JP JP01322096A patent/JP3643421B2/ja not_active Expired - Lifetime
-
1997
- 1997-01-28 US US08/789,797 patent/US5883527A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011188013A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 出力バッファ |
| US8558576B2 (en) | 2010-03-04 | 2013-10-15 | Kabushiki Kaisha Toshiba | Output buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| US5883527A (en) | 1999-03-16 |
| JP3643421B2 (ja) | 2005-04-27 |
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