KR0145193B1 - 입력회로 및 입/출력회로 - Google Patents
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Abstract
본 발명은 입력회로 및 입/출력회로를 공개한다. 그 입/출력회로는 소정의 제1입력전압을 제1제어신호(C1)에 응답하여 반전하고, 반전된 신호를 출력하는 제1인버터(IV1)와, IV1의 출력을 반전하여 제1출력전압으로서 출력하는 제2인버터(IV2)와 C1과 연결되는 게이트를 가지며, IV1의출력 및 소정의 제1전압 사이에 연결되는 제1MOS트랜지스터와, 제2제어신호(C2)에 응답하여 제2입력전압을 반전하여 제2출력전압으로서 출력하는 제3인버터(IV3)와, C2를 반전하여 출력하는 제4인버터(IV4)와 IV4의 출력과 C1을 논리곱하여 출력하는 논리곱과, 및 논리곱의 출력과 연결되는 게이트를 가지며, IV1의 입력과 소정의 제2전압 사이에 연결되는 제2MOS트랜지스터를 구비하고, C1은 입/출력회로의 스탠바이상태에서 제2MOS트랜지스터 및 IV1을 턴오프시키고 제1 MOS트랜지스터를 턴 온 시키며, 장상상태에서 제1트랜지스터를 턴 오프시키고 IV1을 턴 온 시키며, C2는 입출력회로가 입력모드일 때, IV3턴 오프시키고, 출력모드에서 IV3을 턴 온하고, 제2MOS트랜지스터를 턴 오프시키는 것을 특징으로 하고, 입력회로의 스탠바이 상태에서 풀 다운 저항 또는 풀업 저항에 전류가 흐르지 않으므로 전력 소비가 절감되고, 출력회로의 구동능력이 풀 다운 또는 풀업 저항으로 인하여 감소되는 것을 방지하는 효과가 있다.
Description
제1도는 풀다운 저항을 이용한 종래의 입력회로의 회로도이다.
제2도는 풀업 저항을 이용한 종래의 입력회로의 회로도이다.
제3도는 종래의 입/출력 회로의 회로도이다.
제4도는 종래의 입력/출력회로의 회로도이다.
제5도는 본 발명에 의한 입력회로의 바람직한 일실시예이다.
제6도는 본 발명에 의한 입력회로의 다른 실시예이다.
제7도는 본 발명에 의한 입/출력회로의 일실시예이다.
제8도는 본 발명에 의한 입/출력회로의 다른 실시예이다.
본 발명은 입력회로 및 입/출력회로에 관한 것으로서, 특히, 동작 상태 및 스탠바이(standby)상태에서 소비 되는 전력을 줄이고, 출력 회로의 구동능력이 높은 입력회로 또는 입/출력 회로에 관한 것이다.
상보형 MOS 집적회로의 경우, 입력단에는 풀업(PULL UP) 또는 풀다운(PULL DOWN) 저항을 필히 사용해야 한다. 만일, 풀업 또는 풀다운 저항을 사용하지 않을 경우, 입력단의 전압레벨이 전원 전압(Vp)의 중간 레벨(Vp/2)이 되어 입력단 회로에서 전류가 흐르는 통로가 형성되게 된다.
이하, 종래의 입력회로 또는 출력 회로의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
제1도는 풀다운 저항을 이용한 종래의 입력회로의 회로도로서, 제1인버터(5), 제2인버터(10) 및 NMOS트랜지스터(12)로 구성되어 있다.
제1도에 도시된 입력회로는 입력단자 IN을 통해 전압을 입력하여 제1 및 제2인버터(5 및 10)를 통해 출력단자 OUT로 출력한다. 여기서, NMOS트랜지스터(12)는 풀다운 저항으로 사용되어 회로가 정상적으로 동작할 때, 제1 및 제2인버터들(5 및 10)을 통하여 입력단에 전류가 흐르지 않도록 다른 통로를 형성하여 준다. 그러나, 이풀 다운 저항은 스탠바이 상태에서도 전류가 흐르기 때문에 전력이 소비되는 문제점을 안고 있다.
제2도는 풀업 저항을 이용한 종래의 입력회로의 회로도로서, 두 개의 인버터들(5 및 10)과 풀 업 저항의 기능을 하는 PMOS 트랜지스터(20)로 구성되어 있다. 제2도에 도시된 입력회로는 풀 다운 저항 대신 풀업 저항으로 PMOS트랜지스터(20)가 사용된 것을 제외하고는 제1도에 도시된 회로와 동일한 동작을 수행한다.
마찬가지로, 풀 업 저항역시 스탠바이 상태에서도 전류가 흘러 전력이 소비됨을 알 수 있다.
제3도는 종래의 입/출력 회로의 회로도로서, 제1 및 제2인버터들(5 및 10)과, 제3인버터(24) 및 NMOS트랜지스터(22)로 구성되어 있다.
제3도에 도시된 회로는 입력단자 IN3으로 입력되는 출력인에이블신호에 응답하여 출력기능을 수행하는 것을 제외하고는 제1 및 제2도의 동일 한 동작을 한다. 즉, 출력 인에이블 신호가 저레벨인 경우(입력모드), 입력단자IN1을 통해 소정의 전압을 입력하여 제1 및 제2 인버터(5 및 10)를 통해 출력단자 OUT1를 통해 출력하며, 풀 다운 저항인 NMOS트랜지스터(22)은 제1 및 제2인버터(5 및 10)에 전류가 흐르지 않도록 전류의 다른 통로를 형성하여 주는 기능을 한다. 그러나, 이 때에도 풀 다운 저항에는 스탠바이 동작 상태에서도 전류가 흐르게 되어 전력이 소모되는 문제점이 있다.
한편, 입력단자 IN3을 통해 고레벨의 전압이 인가될경우(출력모드), 입력단자 IN2로 입력되는 전압의 레벨이 고레벨이라면 출력단자 OUT2를 통해 저레벨의 신호가 출력된다. 그러나, 풀 다운 저항에 의해 출력단의 구동능력이 삭감되는 문제점이 있다.
제4도는 종래의 입력/출력회로의 회로도로서, 세 개의 인버터들(5,10 및 24)과, 풀 업 저항인 PMOS트랜지스터(26)로 구성되어 있다. 제3도에 되시된 풀 다운 저항 대신 풀업 저항이 사용된 것을 제외하고는 제3도에 도시된 회로와 동일한 동작을 수행한다. 이때도 출력단의 구동 능력이 삭감되는 문제점이 있다. 즉, 출력모드에서 입력단자 IN2로 입력되는 신호가 고레벨의 신호가 입력될 때, 출력단은 저레벨이 되는데 이 때, 풀 업 저항에 의해 출력단이 저레벨로 되는 것이 방해되는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 입력회로의 스탠바이 상태에서 풀 다운 또는 풀 업 저항에 전류가 흐르지 않도록하여 전력 소모를 줄일 수 있는 입력회로를 제공하는데 있다.
본 발명의 다른 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 입력모드의 스탠바이 상태에서 전력소모를 줄이고, 출력모드에서 출력단자의 구동 능력이 풀 다운 저항 또는 풀 업 저항으로 인하여 감소되는 것을 방지하는 입/출력회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 입력회로는 소정의 입력전압을 제어 신호에 응답하여 반전하고, 반전된 신호를 출력하는제1인버터와, 상기 제1인버터의 출력을 반전하여 출력전압으로서 출력하는 제2인버터와, 상기 제어신호와 연결되는 게이트를 가지며, 상기 제1인버터의 입력과 소정의 제1전압 사이에 연결되는 제1MOS트랜지스터와, 및 상기 제어 신호와 연결되는 게이트를 가지며, 상기 제1인버터의 출력 및 소정의 제2전압 사이에 연결되는 제2MOS트랜지스터로 구성되고, 상기 제어 신호는 입력회로의 정상상태에서 상기 제1MOS트랜지스터를 턴 온시키고 상기 제2MOS트랜지스터를 턴오프시키며, 반대로, 스탠바이 상태에서 사기 제1MOS트랜지스터 및 상기 베1인버터를 턴 오프 시키고 상기 제2MOS트랜지스터를 턴 온 시키는 것이 바람직하다.
상기 다른 목적을 달성하기 위하여 본 발명에 의한 입/출력회로는 소정의 제1입력전압을 제1제어신호에 응답하여 반전하고, 반전된 신호를 출력하는 제1인버터와, 상기 제1인버터의 출력을 반전하여 제1출력전압으로서 출력하는 제2인버터와, 상기 제1제어신호와 연결되는 게이트를 가지며, 상기 제1인버터의 출력 및 소종의 제1전압 사이에 연결되는 제1MOS트랜지스터와, 제2제어신호에 응답하여 제2입력전압을 반전하여 제2출력전압으로서 출력하는 제3인버터와, 상기 제2제어신호를 반전하여 출력하는 제4인버터와, 상기 제4인버터의출력과 상기 제1제어신호를 논리곱하여 출력하는 논리곱과, 및 상기 논리곱의 출력과 연결되는 게이트를 가지며, 상기 제1인버터의 입력과 소정의 제2전압사이에 연결되는 제2MOS트랜지스터로 구성되고, 상기 제1제어신호는 입/출력회로의 스탠바이상태에서 상기 제2MOS트랜지스터 및 상기 제1인버터를 턴 오프시키고 상기 제1MOS트랜지스터를 턴 온시키며, 정상상태에서 상기 제1트랜지스터를 턴 오프시키고 상기 제1인버터를 턴온 시키며, 상기 제2제어신호는 상기 입출력회로가 입력모드일 때, 상기 제3인버터를 턴 오프시키고, 출력모드에서 상기 제3인버터를 턴 온하고, 상기 제2MOS트랜지스터를 턴 오프시키는 것이 바람직하다.
이하, 본 발명에 의한 입력회로의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
제5도는 본 발명에 의한 입력회로의 바람직한 일실시예로서, 제1인버터(5), 제2인버터(10), 제1PMOS트랜지스터(30) 및 제1NMOS트랜지스터(32)로 구성된다.
제5도에 도시된 입력회로는 정상상태에서 입력단자 IN2를 통해 고레벨의 스탠바이 인에블 신호가 입력되기 때문에 제1PMOS트랜지스터(30)는 오프되고, 제1인버터(5)는 온되어 제1도에 도시된 회로와 동일한 동작을 수행한다. 그러나, 스탠바이 상태에서 입력단자IN2를 통해 저레벨의 스탠바이 인에이블 신호가 입력되기 때문에 제1PMOS트랜지스터(30)는 온되고, 제1NMOS트랜지스터(32) 및 제1인버터(5)들이 오프되어 풀 다운 저항인 제1NMOS트랜지스터(32)로 전류가 흐르지 않아 스탠바이 상태에서 전력이 소모되지 않는다.
제6도는 본 발명에 의한 입력회로의 다른 실시예로서, 제1인버터(5), 제2인버터(10), 제2PMOS트랜지스터(40) 및 제2NMOS트랜지스터(42)로 구성된다.
제6도에 도시된 입력회로는 정상상태에서 입력단자 IN2를 통해 저레벨의 스탠바이 인에이블 신호가 입력되기 때문에 제2NMOS트랜지스터(42)는 오프되어 제2도에 도시된 회로와 동일한 동작을 수행한다. 그러나, 스탠바이 상태에서 고레벨의 스탠바이 인에이블 신호가 입력되기 때문에 제2PMOS트랜지스터(40)와 제1인버터(5)는 오프되고, 제2NMOS트랜지스터(42)는 온되어 풀 업 저항인 제2PMOS트랜지스터(40)로 전류가 흐르지 않아 역시 스탠바이 상태에서 전력소모가 없다.
이하, 본 발명에 의한 입/출력회로의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
제7도는 본 발명에 의한 입/출력회로의 일실시예로서, 제1인버터(5), 제2인버터(10), 제3인버터(52), 제4인버터(54), 논리곱(56), 제3PMOS트랜지스터(50) 및 제3NMOS트랜지스터(58)로 구성된다.
제7도에 도시된 입/출력회로는 두가지 모드에서 동작한다. 즉, 입력단자 IN3을 통해 입력되는 출력인에이블 신호가 저레벨인 경우에는 입력모드에서 동작하고, 고레벨인 경우에는 출력모드에서 동작한다.
먼저, 입력모드에서 제3인버터(52)가 턴 오프되어 입력단자 IN2로 입력되는 신호는 입출력단자(IN1/OUT2)로 출력되지 못한다. 그러므로, 제5도에 도시된 회로와 동일한 동작을 수행하므로, 스탠바이 상태에서 전력소모가 없다.
다음으로, 출력모드에서 제3인버터(52)는 턴 온되고, 제4인버터(54)를 통해 저레벨의 신호가 출력되기 때문에 입력단자IN4로 입력되는 스탠바이 인에이블 신호와 무관하게 제3NMOS트랜지스터(58)는 오프된다. 그러므로, 입력단자IN2를 통해 만약 고레벨의 신호가 입력될 경우, 제3인버터(52)는 이를 반전하여 입출력단자(IN1/OUT2)를 통해 풀 다운 저항인 제3NMOS트랜지스터(58)에 방해받지 않고, 저레벨의 신호를 출력한다.
제8도는 본 발명에 의한 입/출력회로의 다른 실시예로서, 제1인버터(5), 제2인버터(10), 제3인버터(62), 논리합(64), 제4PMOS트랜지스터(60) 및 제4NMOS트랜지스터(66)로 구성된다.
제8도에 도시된 입/출력회로 역시 두가지 모드에서 동작한다. 즉 입력단자 IN3을 통해 저레벨의 출력인에이블 신호가 입력되면 입력모드에서 동작하고, 고레벨의 신호가 입력되면 출력모드에서 동작한다.
먼저, 입력모드에서 제3인버터(62)는 턴 오프되어 입력단자 IN2를 통해 입력되는 신호가 제3인버터(62)에서 반전되어 입출력단자(IN1/OUT2)로 출력되지 못한다. 그러므로, 제6도에 도시된 회로와 동일한 동작을 수행하여 전력 소모가 스탠바이 상태에서 발생하지 않는다.
다음으로, 출력모드에서 제3인버터(62)는 턴 온되고, 제4PMOS트랜지스터(60)는 오프되어 입력단자 IN4를 통해 입력되는 신호와 무관하게 즉, 정상상태 또는 스탠바이 상태와 무관하게, 입력단자IN2로 만약 저레벨의 신호가 입력되면 이 신호는 제3인버터(62)에서 반전되어 풀 업 저항인 제 4PMOS트랜지스터(60)에 의해 방해 받지 않고 입출력단자(IN1/OUT2)를 통해 고레벨의 신호로서 출력된다.
이상에서 살펴본 바와 같이 본 발명에 의한 입력회로 및 입/출력회로는 입력회로의 스탠바이 상태에서 풀 다운 저항 또는 풀업 저항에 전류가 흐르지 않으므로 전력 소비가 절감되고, 출력회로의 구동능력이 풀 다운 또는 풀 업 저항으로 인하여 감소되는 것을 방지하는 효과가 있다.
Claims (3)
- 소정의 입력전압을 제어신호에 응답하여 반전하고, 반전된 신호를 출력하는 제1인버터; 상기 제1인버터의 출력을 반전하여 출력전압으로서 출력하는 제2인버터; 상기 제어신호와 연결되는 게이트를 가지며, 상기 제1인버터의 입력과 소정의 제1전압 사이에 연결되는 제1MOS트랜지스터; 및 상기 제어신호와 연결되는 게이트를 가지며, 상기 제1인버터의 출력 및 소정의 제2전압 사이에 연결되는 제2MOS트랜지스터를 구비하고, 상기 제어신호는 입력회로의 정상상태에서 상기 제1MOS트랜지스터를 턴온시키고 상기 제2MOS트랜지스터를 턴 오프시키며, 반대로, 스탠바이 상태에서 상기 제1MOS트랜지스터 및 상기 제1인버터를 턴 오프 시키고 상기 제2MOS트랜지스터를 턴 온 시키는 것을 특징으로 하는 입력회로.
- 소정의 제1입력전압을 제1제어신호에 응답하여 반전하고, 반전된 신호를 출력하는 제1인버터; 상기 제1인버터의 출력을 반전하여 제1출력전압으로서 출력하는 제2인버터; 상기 제1제어신호와 연결되는 게이트를 가지며, 상기 제1인버터의 출력 및 소정의 제1전압 사이에 연결되는 제1MOS트랜지스터; 제2제어신호에 응답하여 제2입력전압을 반전하여 제2출력전압으로서 출력하는 제3인버터; 상기 제2제어신호를 반전하여 출력하는 제4인버터; 상기 제4인버터의 출력과 상기 제1제어신호를 논리곱하여 출력하는 논리곱; 및 상기 논리곱의 출력과 연결되는 게이트를 가지며, 상기 제1인버터의 입력과 소정의 제2전압 사이에 연결되는 제2MOS트랜지스터를 구비하고, 상기 제1제어신호는 입/출력회로의 스탠바이상태에서 상기 제2MOS트랜지스터 및 상기 제1인버터를 턴 오프시키고 상기 제1MOS트랜지스터를 턴 온시키며, 정상상태에서 상기 제1트랜지스터를 턴오프시키고 상기 제1인버터를 턴 온 시키며, 상기 제2제어신호는 상기 입출력회로가 입력모드일 때, 상기 제3인버터를 턴 오프시키고, 출력모드에서 상기 제3인버터를 턴 온하고, 상기 제2MOS트랜지스터를 턴 오프시키는 것을 특징으로 하는 입/출력회로.
- 소정의 제1입력전압을 제1제어신호에 응답하여 반전하고, 반전된 신호를 출력하는 제1인버터; 상기 제1인버터의 출력을 반전하여 제1출력전압으로서 출력하는 제2인버터; 상기 제1제어신호와 연결되는 게이트를 가지며, 상기 제1인버터의 출력 및 소정의 제1전압 사이에 연결되는 제1MOS트랜지스터; 제2제어신호에 응답하여 제2입력전압을 반전하여 제2출력전압으로서 출력하는 제3인버터; 상기 제1제어신호와 상기 제2제어신호를 논리합하여 출력하는 논리합; 및 상기 논리합의 출력과 연결되는 게이트를 가지며, 상기 제1인버터의 입력과 소정의 제2전압 사이에 연결되는 제2MOS트랜지스터를 구비하고, 상기 제1제어신호는 입/출력회로의 스탠바이상태에서 상기 제2MOS트랜지스터 및 상기 제1인버터를 턴 오프시키고, 정상상태에서 상기 제1트랜지스터를 턴 오프시키고 상기 제1인버터를 턴 온 시키며, 상기 제2제어신호는 상기 입출력회로가 입력모드일 때, 상기 제3인버터를 턴 오프시키고, 출력모드에서 상기 제3인버터를 턴 온하고, 상기 제2MOS트랜지스터를 턴 오프시키는 것을 특징으로 하는 입/출력회로.
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| KR1019950041904A KR0145193B1 (ko) | 1995-11-17 | 1995-11-17 | 입력회로 및 입/출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950041904A KR0145193B1 (ko) | 1995-11-17 | 1995-11-17 | 입력회로 및 입/출력회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970031323A KR970031323A (ko) | 1997-06-26 |
| KR0145193B1 true KR0145193B1 (ko) | 1998-08-17 |
Family
ID=19434467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950041904A KR0145193B1 (ko) | 1995-11-17 | 1995-11-17 | 입력회로 및 입/출력회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0145193B1 (ko) |
-
1995
- 1995-11-17 KR KR1019950041904A patent/KR0145193B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR970031323A (ko) | 1997-06-26 |
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