KR880014738A - 멀티 비트 디지탈 임계 비교기 - Google Patents

Abstract

내용 없음

Description

멀티 비트 디지탈 임계 비교기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명의 원리에 따른 멀티 비트 디지탈 임계 비교기의 블록 다이어그램, 제4도는 제3도의 임계 비교기에서 사용될 수 있는 비교기의 블록 다이어그램.

Claims (10)

1. 부호화된 산술값을 나타내는 멀티 비트 입력 신호원(X)과, 임계 신호원(T)과, 상기 임계 신호값이나 또는 상기 입력 신호값의 부호에 응답하여 상기 입력 신호의 1 보수값을 갖는 크기 신호를 선택적으로 발생시키기 위한 수단과, 상기 입력 신호값이 제1부호이고 상기 크기 표시 신호값이 상기 임계 신호값보다 크거나 또는 상기 입력 신호값이 제2부호이고 상기 크기 표시 신호값이 상기 임계 신호값보다 크거나 또는 같을 때 제1상태를 갖는 출력 신호를 발생시키기 위한 비교기 수단(30´)과 그렇지 않으면 제2상태를 갖는 것을 특징으로 하는 멀티 비트 디지탈 임계 비교기.
2. 제1항에 있어서, 상기 입력 신호는 2 보수 형태를 나타내며 상기 입력 신호값의 부호를 나타내는 부호비트를 포함하며, 상기 크기 표시 신호 발생기는 상기 부로 비트에 응답하여 각각의 제1압력 단자를 가지고, 상기 입력 신호의 상기 다른 비트에 응답하여 각각의 제2입력 단자를 가지며, 결합부에서, 상기 크기 표시 신호를 발생시키는 각각의 출력 단자를 가진 복수의 배타적 OR 게이트를 포함하는 것을 특징으로 하는 멀티 비트 디지탈 임계 비교기.
3. 제1항에 있어서, 상기 비교기 수단은 상기 임계 신호원에 접속된 피감수 입력 단자와, 상기 크기 표시 신호 발생기에 접속된 감수 입력 단자와, 상기 비교기 수단으로부터 상기 출력 신호를 발생시키는 출력 단자를 갖는 감산기를 포함하는 것을 특징으로 하는 멀티 비트 디지탈 임계 비교기.
4. 제1항에 있어서, 상기 비교기 수단은 대여 입력 단자와, 대여 출력단자와, 제1 및 제2 비트 입력 단자를 갖는 복수의 비교기 비트 슬라이스를 포함하며, 상기 제1 비트 입력 단자에서의 신호가 상기 제2비트 입력 단자에서의 신호보다 클 때 제1상태를 가지며 상기 제1비트 입력 단자에서의 신호가 상기 제2비트 입력 단자에서의 신호보다 작을 때 제2상태를 가지고, 제1비트 입력단자에서의 신호가 상기 제2비트 입력 단자에서의 신호와 같을 때 상기 대여 입력 단자에서 신호 상태를 갖는 상기 대여 출력 단자에서의 신호를 발생시키기 위한 복수의 비교기 비트 슬라이스를 포함하는 것을 특징으로 하는 멀티 비트 디지탈 임계 비교기.
5. 제4항에 있어서, 상기 복수의 비트 슬라이스 중 첫 번째 비트 슬라이스는 상기 비교기 수단의 제어 입력 단자에 접속된 상기 대여 입력 단자를 가지고, 상기 복수의 비트 슬라이스 중 마지막 비트 슬라이스는 상기 비교기 수단의 상기 출력 신호를 발생시키는 상기 대여 출력 단자를 가지며, 상기 복수의 비트 슬라이스 중 잔류하는 비트 슬라이스는 상기 복수의 비트 슬라이스 중 상기 첫 번째 비트 슬라이스의 상기 대여 출력 단자와 상기 복수의 비트 슬라이스 중 상기 마지막 비트 슬라이스의 상기 대여 입력 단자 사이에서 데이지 체인방법으로 접속된 상기 각 대여 입력과 대여 출력 단자를 가지는 것을 특징으로 하는 멀티 비트 디지탈 임계 비교기.
6. 제5항에 있어서, 상기 복수의 비트 슬라이스 중 각각의 제1비트 입력 단자는 상기 크기 표시 신호의 다른 비트와 서로 응답하고, 상기 복수의 비트 슬라이스 중 각각의 제2비트 입력 단자는 상기 임계 신호의 다른 비트와 서로 응답하는 것을 특징으로 하는 멀티 비트 디지탈 임계 비교기.
7. 제4항에 있어서, 적어도 상기 비교기 비트 슬라이스 중 하나의 비트 슬라이스는 상기 대여 입력 단자를 상기 제1과 제2비트 입력 단자에서 같은 신호에 응답하여 상기 대여 출력단자에 선택적으로 접속하거나, 그렇지 않으면 상기 대여 출력 단자로부터 상기 대여 입력 단자를 분리시키기 위한 상기 대여 입력 단자와 상기 대여 출력 단자 사이에 접속된 제어 스위치와, 상기 대여 출력 단자를 상기 제2비트 입력 단자에서의 신호보다 더 큰 상기 제1비트 입력 단자에서의 신호에 응답하여 상기 제1상태를 갖는 신호원에 접속하기 위한 제1수단과, 상기 대여 출력 단자를 상기 제2비트 입력 단자에서의 신호보다 작은 상기 제1비트 입력 단자에서의 신호에 응답하여 상기 제2상태를 갖는 신호원에 접속하기 위한 제2수단을 포함하는 것을 특징으로 하는 멀티 비트 디지탈 임계 비교기.
8. 제7항에 있어서, 상기 제어 스위치는 제1전도형의 제1 및 제2 MOS트랜지스터와, 상기 제1상태를 갖는 상기 신호원과 상기 제2상태를 갖는 상기 신호원 사이에 직렬로 접속된 각가의 소스 드레인인 경로를 가지고, 각각의 게이트 전극을 가진 제2전도형의 제3 및 제4 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 상기 소스 드레인 경로와 병렬로 접속된 소스 드레인 경로를 가지고, 게이트 전극을 가진 상기 제1전도형의 제5 MOS 트랜지스터와,상기 제4 MOS 트랜지스터의 상기 소스 드레인 경로와 병렬로 접속된 소스 드레인 경로를 가지고, 게이트 전극을 가진 상기 제2전도형의 제6 MOS 트랜지스터와, 상기 제1비트 입력 단자를 상기 제2 및 제3 MOS 트랜지스터의 상기 게이트 전극에 접속시키기 위한 제3수단과, 상기 제2 및 제3 MOS 트랜지스터의 상기 소스 드레인 경로의 접합부를 상기 운반 출력 단자에 접속시키기 위한 제4수단을 포함하는 것을 특징으로 하는 멀티 비트 디지탈 임계 비교기.
9. 제8항에 있어서, 상기 제1접속 수단은 제1상태를 갖는 상기 신호원과 상기 대여 출력 단자 사이에 접속된 각각의 소스 드레인 경로를 가지고, 각각의 게이트 전극을 갖는 상기 제1전도형의 제7 및 제8 MOS 트랜지스터와, 상기 제1비트 입력 단자를 상기 제7 MOS 트랜지스터의 상기 게이트 전극에 접속시키기 위한 수단과, 상기 제2비트 입력 단자를 상기 제8 MOS 트랜지스터의 상기 게이트 전극에 접속시키기 위한 수단을 포함하는 것을 특징으로 하는 멀티 비트 디지탈 임계 비교기.
10. 제9항에 있어서, 상기 제2접속 수단은 제2상태를 갖는 상기 신호원과 상기 대여 출력 단자 사이에 접속된 각각의 소스 드레인 경로를 가지고, 각각의 게이트 전극을 갖는 상기 제2전도형의 제9 및 제10 MOS 트랜지스터와, 상기 제1비트 입력 단자를 상기 제10 MOS 트랜지스터의 상기 게이트 전극에 접속시키기 위한 수단과, 상기 제2비트 입력 단자를 상기 제9 MOS 트랜지스터의 상기 게이트 전극에 접속시키기 위한 수단을 포함하는 것을 특징으로 하는 멀티 비트 디지탈 임계 비교기.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.