JPH0527948A

JPH0527948A - 演算装置

Info

Publication number: JPH0527948A
Application number: JP3202452A
Authority: JP
Inventors: Hiromi Yagi; 博美八木
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-07-17
Filing date: 1991-07-17
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】この発明は、セルサイズを大幅に広げること
なく、より高速な演算装置を提供することを目的とす
る。【構成】この発明は、演算装置の乗算部で生成された
部分積を加算するとき、乗算アレイからの出力を受けて
最終の部分積の加算を行なう加算回路において、生成さ
れた部分積のうちＬＳＰと、ＭＳＰの加算を並列に行な
う。ＭＳＰの加算回路は複数のアダーセクションに分割
され、各アダーセクションで最下位の符号ビットの１つ
下の桁に予めＬＳＰからのキャリーの有無と丸めによる
桁上げの有無に応じて、”０”、”１”、”２”を加算
する３通りの加算を同時に行なう。ＬＳＰからのキャリ
ーと丸めによる桁上げの有無が決まった時点で３通りの
ＭＳＰの加算結果のうち１つを選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、演算装置に係り、特に
浮動小数点乗算装置に好適な演算装置に関する。

【０００２】

【従来の技術】ＩＥＥＥ規格に準拠した浮動小数点乗算
方法について、３２ビットからなるデータ

【０００３】を例にとり以下に説明する。

【０００４】符号はＳＡとＳＢの排他的論理和（ＥＸ−
ＯＲ）から結果が得られ、指数はｅＡ＋ｅＢ−１２７か
ら結果が得られる。

【０００５】尚、ｅＡ，ｅＢは８ビットからなる。

【０００６】仮数はオペランドＡ、Ｂの２３ビットから
なる仮数部ｆＡ，ｆＢに隠れビット（ＨｉｄｄｅｎＢ
ｉｔ、以下ＨＢと記す）を１ビット加えて（１．ｆＡ）
×（１．ｆＢ）の乗算が得られる。この場合、仮数部は
２４ビットの乗算となるから乗算結果は図９に示すよう
に４８ビットとなる。乗算結果４８ビットの最上位ビッ
ト、いわゆるオーバーフロービット（以下Ｖと記す）に
１が立っていなければ仮数部を正規化するために乗算結
果を下位側へ１ビットシフトし指数に１を加算する。

【０００７】尚、Ｖのデータが０であればシフトしな
い。

【０００８】次に、乗算結果４８ビットの下位の所定ビ
ットと丸めの種類と符号結果とから、丸めによる桁上げ
は発生するかどうかを判断する。その結果丸めによる桁
上げが発生すれば乗算結果４８ビットの所定の位置に１
を加算する。発生しなければ加算する必要はない。これ
らの操作の後、仮数部の乗算としてＨＢより１ビット下
位のビットから２３ビットを出力する。この乗算フロー
を図１１に示す。

【０００９】しかし、上記のように丸めにより桁上げの
有無が決まってから仮数部の所定の位置に１を加算した
結果と、加算していない結果との両方を用意しておき、
丸めの桁上げの有無によっていずれかを選択すれば乗算
時間が短くなることが知られている。このことを以下に
詳しく説明する。

【００１０】Ｖと丸めによる桁上げの有無の関係は次の
６通りが考えられる。

【００１１】丸め前の乗算結果のＶデータが１で丸め
による桁上げが有るとき、乗算結果の上位２４ビットを
右へ１ビットシフト後に前記２４ビットのＬＳＢに１加
算を行なうと、Ｖのデータが再び１となる場合。

【００１２】丸め前の乗算結果のＶのデータが１で丸
めによる桁上げが有るとき、乗算結果の上位２４ビット
を右へ１ビットシフト後に前記２４ビットのＬＳＢに１
加算を行なってもＶのデータが１とならない場合。

【００１３】丸め前の乗算結果のＶのデータが０で丸
めによる桁上げが有るとき、Ｖから数えて２５ビット目
に１の加算を行なうとＶのデータが１となる場合。

【００１４】丸めの乗算結果のＶのデータが０で丸め
による桁上げが有るとき、Ｖから数えて２５ビット目に
１の加算を行なってもＶのデータが０である場合。

【００１５】丸め前の乗算結果のＶのデータが１で丸
めによる桁上げが無い場合。

【００１６】丸め前の乗算結果のＶのデータが０で丸
めによる桁上げが無い場合。

【００１７】これら６通りのうちの場合は実際にはあ
りえないことであるから除外する。

【００１８】の場合は、丸め前の乗算結果のＶから数
えて２４ビット目（以後、２ＬＳＢと記す。）に１を加
算し、Ｖから数えて２ビット目、即ちＨＢから２ＬＳＢ
までを丸め後の乗算結果として出力する。

【００１９】の場合は、丸め前の乗算結果がＨＢから
ＬＳＢまでの２４ビットの全てが”１”のとき生じる。
ＬＳＢはＶから数えて２５ビット目である。この場合、
丸めによる桁上げの１加算によってＨＢからＬＳＢまで
の２４ビット全てのデータが”０”となるから、２ＬＳ
Ｂに加算し、ＨＢから２ＬＳＢまでの２３ビットを丸め
後の乗算結果としてもよい。

【００２０】の場合は、丸め前の乗算結果のＬＳＢの
データが１のとき、２ＬＳＢに１加算し、丸め後の乗算
結果としてＨＢより１ビット下位のビットから２ＬＳＢ
までの２２ビットにＬＳＢのデータの０を追加して出力
すればよい。またｌＳＢのデータが０のとき、丸め後の
乗算結果として、１加算しないでＨＢより１ビット下位
のビットから２ＬＳＢまでの２２ビットにＬＳＢのデー
タの１を追加して出力すればよい。

【００２１】の場合は、ＨＢから２ＬＳＢの２３ビッ
トを乗算結果として出力する。

【００２２】の場合は、ＨＢの１ビット下位のビット
からＬＳＢまでの２３ビットを乗算結果として出力す
る。

【００２３】尚、の場合は指数に１加算を行な
う。

【００２４】以上の〜の各場合から判るように、丸
めの桁上げ処理を行なうとき、１加算する位置は２ＬＳ
Ｂでよいことがわかる。

【００２５】このような演算を行なう浮動種数点乗算装
置の構成を図１４に示す。

【００２６】仮数部のデータであり２３ビットからなる
ｆＡ及びｆＢが供給され乗算演算を行なう乗算アレイ１
の出力側が、加算器２、加算器３及び加算器４に接続さ
れる。加算器２及び加算器３は、乗算アレイ１より送出
される部分積データを加算し加算器３は上位２４ビット
の乗算器を、加算器２は下位２４ビットの乗算結果を送
出する最終段の加算器であり、加算器４も加算器２及び
３と同様の加算器であり２ＬＳＢに１を加算した上位２
４ビットの乗算結果を送出する加算器である。又、加算
器２より発生するキャリー信号の出力端子が加算器３及
び４に接続される。このように加算器３及び４は、供給
される信号が乗算アレイ１の出力信号で同じであり、
又、下位から送出されるキャリー信号も同じであり、同
じ加算器が２つ配置されている構成をなす。

【００２７】加算器２の出力側は、演算値の丸めによる
桁上げを検出する検出回路５に接続され、又、加算器２
のＬＳＢデータ出力端子は仮数部選択信号生成回路６に
接続される。加算器３及び加算器４のオーバーフロービ
ット出力端子は仮数部選択信号生成回路６及び指数部選
択信号生成回路７に接続され、加算器３の桁上げ信号出
力端子は、さらに丸めによる桁上げ検出回路５に接続さ
れている。

【００２８】丸めによる桁上げ検出回路５は、加算器２
より２４ビットからなる出力データが供給され、加算器
３より桁上げ信号及び２ＬＳＢデータが供給され、さら
にまるめの種類を示す信号及びデータＳＡ，ＳＢに基づ
く符号結果が供給されることで、丸めによる桁上げの有
無を示す信号Ｒ０、Ｒ１を送出する回路である。

【００２９】尚、信号Ｒ０はＶデータが０の場合、信号
Ｒ１はＶデータが１のときのそれぞれ丸めによる桁上げ
の有無を示す信号である。

【００３０】加算器３の出力側は、演算結果のデータを
右へ１ビット分シフトする右１シフタ８を介してマルチ
プレクサ１０に接続されるとともに、付加回路１５を介
してマルチプレクサ１０に接続される。尚、付加回路１
５に供給される加算器３の出力データは、ＶとＨＢとが
除かれた２２ビットである。また、ＯＲ回路１４の入力
側には加算器２のＬＳＢ出力端子と丸めによる桁上げ検
出回路５の信号Ｒ０の出力端子が接続される。又、付加
回路１５は、供給される２２ビットからなるデータの最
下位ビットより１ビット下位にＯＲ回路１４が送出する
ビットデータを付加する回路である。

【００３１】加算器４の出力側も加算器３と同様に演算
結果のデータを右へ１ビット分シフトする右１シフタ９
を介してマルチプレクサ１０に接続されるとともに、付
加回路１６を介してマルチプレクサ１０に接続される。

【００３２】尚、付加回路１６に供給される加算器４の
出力データは、ＶとＨＢとが除かれた２２ビットであ
る。又、付加回路１６には、０の信号が供給され、加算
器４により供給される２２ビットからなるデータの最下
位ビットよりビット下位に０のデータを付加する回路で
ある。

【００３３】マルチプレクサ１０には、図１４に示すよ
うに、ＡないしＤのデータが供給され、マルチプレクサ
１０は仮数部選択信号生成回路６より送出される信号に
よってこれらのＡないしＤのデータを選択する回路であ
る。

【００３４】尚、データＡは、加算器３の出力データで
あるＨＢから２ＬＳＢまで２３ビットが右１シフタ８に
よって右へ（下位側へ）１ビットシフトしたデータであ
る。

【００３５】データＢは、上述したように、加算器３の
出力データのＶとＨＢを除いた２２ビットのデータに、
最下位ビットより１ビット下位にＯＲ回路１４が送出す
る１ビットのビットデータを加算して２３ビットとした
データである。

【００３６】尚、追加する１ビットのデータは、加算器
２より出力される最上位ビット（第１０図ではＬＳＢと
記述）と丸め桁上げ検出回路の出力信号であるＲ０信号
とＯＲ論理から生成される。

【００３７】データＣは、加算器４の出力データである
ＨＢから２ＬＳＢまでの２３ビットが右１シフタ９によ
って右へ１ビットシフトされたデータである。

【００３８】データＤは、上述したように、加算器４の
出力データのＶとＨＢを除いた２２ビットのデータに最
下位ビットより１ビット下位に”０”を付加して２３ビ
ットとしたデータである。

【００３９】上述した〜の各々場合が上記データＡ
ないしＤのいずれに対応するかは以下に示す通りであ
る。即ち、の場合がデータＣに対応し、の場合がデ
ータＣに対応し、の場合でＬＳＢが１のときは、デー
タＤに対応し、の場合でＬＳＢが０ときには、データ
Ｂに対応し、の場合がデータＡに対応し、の場合が
データＢにそれぞれ対応する。

【００４０】仮数部選択信号生成回路６は、加算器２よ
り供給されるＬＳＢのデータと、加算器３より供給され
るＶデータと、加算器４より供給されるＶデータと、丸
め桁上げ検出回路４が送出する信号Ｒ０、Ｒ１とから上
記の〜のいずれの場合かを判断し、その結果をマル
チプレクサ１０に送出する。

【００４１】マルチプレクサ１０は、仮数部選択信号生
成回路６より供給される信号にて供給されているＡない
しＤのデータのいずれかを選択し、その結果を仮数部結
果として出力する。

【００４２】一方、指数回路１１では、ｅＡ＋ｅＢ−１
２７の演算が行なわれ、指数回路１１の出力側は、イン
クリメンタ１２を介してマルチプレクサ１３に接続され
るとともに、マルチプレクサ１３へ直接接続される。

【００４３】インクリメンタ１２は、指数回路１１より
供給されるデータに１を加算し、その結果データをマル
チプレクサ１３へ送出する回路である。

【００４４】マルチプレクサ１３は、インクリメンタ１
２より供給されるデータと指数回路１１より供給される
データとのいずれかを、指数部選択信号生成回路７が送
出する信号に従い選択する回路である。

【００４５】指数部選択信号生成回路７の入力側には、
加算器３及び４のＶデータ出力端子が接続され、丸め桁
上げ検出回路５が送出するＲ０信号出力端子が接続さ
れ、指数部選択信号生成回路７はこれらの供給されるデ
ータに基づいてマルチプレクサ１３に供給されているい
づれのデータを選択するかを指示する信号を送出する回
路である。

【００４６】

【発明が解決しようとする課題】上述したように、予
め、マルチプレクサ１０へＡないしＤの４通りの結果デ
ータを送出し、丸めによる桁上げの有無が決まるとその
信号を基にマルチプレクサ１０にてそれらのうちより真
の結果を選択することで乗算時間の短縮を図っている。

【００４７】しかし、丸めによる桁上げの有無を決定す
るには、仮数部の乗算結果のＬＳＢと上述した正規化す
るしかないかを決めるオーバーフロービットは必要であ
る。特にオーバーフロービットの算出には時間がかか
り、丸めにより桁上げの有無を決定するために、全ビッ
トの仮数部の乗算結果が計算されるのを待たねばなら
ず、乗算時間が長くかかるという問題があった。第１４
図で示した回路においては、オーバーフロービットが算
出されるまで、乗算アレイでの部分積の生成及び加算時
間に４８ビットの加算時間を加算した時間を必要とす
る。

【００４８】本発明はのような問題点を解決するために
なされたものにして、セルサイズを大幅に広げることな
く、より高速な演算装置を提供することをその課題とす
る。

【００４９】

【課題を解決するための手段】この発明は、演算装置の
乗算部で生成された部分積を加算するとき、乗算アレイ
からの出力を受けて最終の部分積の加算を行なう加算回
路において、生成された部分積のうち最下位ビットの１
つの下の桁未満（以下、ＬＳＰという。）と、１つ下の
桁以上（以下、ＭＳＰという。）の加算を並列に行なう
演算装置であって、ＭＳＰの加算を複数のアダーセクシ
ョンに分割し、各アダーセクションでＭＳＰについては
最下位の符号ビットの１つ下の桁に予めＬＳＰからのキ
ャリーの有無と丸めによる桁上げの有無に応じて、”
０”、”１”、”２”を加算する３通りの加算を同時に
行なうと共に、ＬＳＰからのキャリーと丸めによる桁上
げの有無が決まった時点で３通りのＭＳＰの加算結果の
うち１つを選択することを特徴とする。

【００５０】更に、この発明の演算装置は、最下位のア
ダーセクションは最下の符号ビットの１つ下の桁と、最
下位の符号ビットとの２ビットの加算を行なうととも
に、最下位の符号ビットの１つ下の桁に”０”加算、”
１”加算の夫々を行なう手段と、最下位の符号ビット
に”１”加算する手段を備え、３通りのＭＳＰの加算に
応じた３つの加算結果を出力することを特徴とする。

【００５１】また、この発明の演算装置は、前記アダー
セクションにおいて、最下位を除くアダーセクションは
そのアダーセクションの最下位桁に何も加算しない第１
の加算手段と、１加算する第２の加算手段と、第１、第
２の加算手段の出力を受け、１つ下位のアダーセクショ
ンからの第１、第２、第３のキャリー入力によりいずれ
か一方を出力する第１、第２、第３のデータ・セレクタ
を設け、且つ第１、第２の加算手段のキャリー出力と、
前記第１のキャリー出力とからそのアダーセクションの
第１のキャリーを生成する第１のキャリー生成回路と、
前記第１、第２の加算手段のキャリー出力と前記第１の
キャリー入力から第２、第３のキャリーを生成する第
２、第３のキャリー生成回路を設けたことを特徴とす
る。

【００５２】この発明の演算装置は、最下位のアダーセ
クションの第１、第２、第３のキャリーは、１つ上位の
アダーセクションの各々第１、第２、第３のキャリー生
成回路へ伝設され、１つ上位のアダーセクションの第
１、第２、第３のキャリーを生成し、出力することを特
徴とする。

【００５３】この発明の第２の発明にかかる演算装置
は、３つの入力データＡ、Ｂ（について、加数Ｃが乗数
Ｂと同じビット数かまたはそれ以下のビット数でＡ×Ｂ
＋Ｃを実行する演算装置において、ＡとＢの乗算結果に
Ｃを加算するときＡ×Ｂの乗算アレイ内の１段目と２段
目の部分積にＣを加算する手段を備えたことを特徴とす
る。

【００５４】

【作用】本発明は、仮数の乗算部の最終加算回路を上位
と下位とで２つに分割し、夫々並列に計算するので乗算
時間が短縮できる。

【００５５】更に、最終段の加算回路の上位側は予め下
位側からキャリーの有無と丸めによる桁上げの有無を考
慮して上位桁の最下位桁に”０”、”１”、”２”を加
算した３つの結果を算出するので、下位桁側からのキャ
リーと丸めによる桁上げの有無によって、更に上位桁の
計算をやり直す必要はなく全体の乗算時間が短縮され
る。

【００５６】また第２の発明は、Ａ×Ｂの乗算装置の所
定のハーフアダーをフルアダーに置き換え、且つ所定の
位置にハーフアダーを追加するだけで、演算速度を損な
うことなく、Ａ×Ｂ＋Ｃを実行する演算装置が実現でき
る。

【００５７】

【実施例】以下、本発明の実施例を浮動小数点乗算装置
に適用した場合につき図１ないし図１０に従い説明す
る。尚、図１において図１４と同じ構成部分については
同じ符号を付し説明を省略する。

【００５８】本発明の演算装置は、生成された部分積を
加算するとき、乗算アレイ１からの出力を受けて最終の
部分積の加算を行なう加算回路に特徴を有する。即ち、
図１に示すように、生成された部分積の内最下位の符号
ビットの１つ下の桁未満（以下、ＬＳＰと記す）と１つ
下の桁以上（以下、ＭＳＰと記す）とに分割し、各分割
したデータを夫々計算する加算回路を設けたものであ
る。

【００５９】従って、乗算アレイ１の出力側、ＭＳＰの
加算処理を行なう加算回路２０及びＬＳＰの加算処理を
行なう加算器２２に接続され、加算器２２のキャリー信
号出力端子は、マルチプレクサ２１に接続される。ま
た、加算器２０の出力側は、マルチプレクサ２１に接続
される。このマルチプレクサ２１の出力側に右１シフタ
８、９を介してマルチプレクサ１０に接続されると共
に、ＯＲ回路１４を介して又は０ビットを付加してマル
チプレクサ１０に接続される。

【００６０】加算器２０は、乗算アレイ１より供給され
るＭＳＰデータを加算する回路であり、図１４に示す従
来例にて、２つの加算器を図２、図４及び図５で示すよ
うな加算回路に構成したものである。

【００６１】その他の構成部は図１４に示す構成部分と
同一である。

【００６２】さて、上述したＭＳＰ加算回路２０は、Ｌ
ＳＰ加算回路２２からのキャリーの有無と丸めによる桁
上げの有無を予め考慮して、最下位の符号ビットの１つ
下の桁に”＋０”、”＋１”、”＋２”した結果の３通
りを計算する。図９において、ＭＳＰの加算回路を夫
々”＋０”、”＋１”、”＋２”に対応するように、３
つの加算回路で構成されている。この丸めによる桁上げ
を最下位の符号ビットの１つ下の桁に加算することで行
なう方法は上述した従来技術において２ＬＳＢに１加算
する方法と同じ方法である。

【００６３】尚、本実施例においては最下位の符号ビッ
トの１つ下の桁を「Ｑ」と記す。

【００６４】ここで、ＬＳＰ加算回路２２からのキャリ
ー出力と丸めによる桁上げにおいて、Ｑに加算する条件
は次の通りである。

【００６５】ＬＳＰ加算回路２２からのキャリーが無
く且つ丸めによる桁上げが無い場合は、Ｑ＋０。

【００６６】ＬＳＰ加算回路２２からのキャリーが有
り且つ丸めによる桁上げが無い場合は、Ｑ＋１。

【００６７】ＬＳＰ加算回路２２からのキャリーが有
り且つ丸めによる桁上げが有る場合は、Ｑ＋２。

【００６８】このように、ＬＳＰ加算回路２２からのキ
ャリーと丸めによる桁上げの有無を予め考慮すると、Ｑ
＋０、Ｑ＋１、Ｑ＋２の３通りで良いことが分かる。

【００６９】そこで、まず、ＬＳＰ加算回路２２からの
キャリーが決まれば上述の３つの結果のうち２通りを以
下のように決定し選択する。

【００７０】ＬＳＰ加算回路２２からキャリーが無い
場合Ｑ＋０，Ｑ＋１。

【００７１】ＬＳＰ加算回路２２からキャリーが有る
場合Ｑ＋１，Ｑ＋２。

【００７２】選択された２つは上述した従来例の２ＬＳ
Ｂ＋０と２ＬＳＢ＋１に相当し、丸め操作とそれ以降の
動作は図１４の従来例と同じ動作を行なう。

【００７３】このように本実施例の乗算装置は、上述し
た加算回路２０、２２及びマルチプレクサ２１を除き従
来例と同様の動作を行なう。即ち、仮数部データである
ＦＡ、ＦＢ、が乗算アレイ１で乗算されその結果が加算
器２０及び２２へ送出される。

【００７４】丸めによる桁上げ検出回路５には、マルチ
プレクサ２１が送出する２４ビットのデータ、丸め種類
の信号、及び符号結果が供給され、桁上げ検出回路５
は、丸めによる桁上げの有無の信号Ｒ０、Ｒ１を送出す
る。

【００７５】尚、信号Ｒ０、Ｒ１については上述したも
のと同一である。

【００７６】仮数部選択信号生成回路６には、上述した
桁上げ検出回路５が送出する信号Ｒ０、Ｒ１、マルチプ
レクサ２１が送出するＶのデータ及び加算器２が送出す
るＬＳＢのデータが供給され、仮数部選択信号生成回路
６は、マルチプレクサ１０に供給されるＡないしＤの信
号のいずれかを選択するか決定する選択信号を供給され
る信号に基づいて生成し、生成した信号をマルチプレク
サ１０へ送出する。

【００７７】尚、マルチプレクサ１０に送出されるＡな
いしＤのデータは以下に示す通りである。

【００７８】Ａのデータは、加算器２０の出力データの
ＨＢから２ＬＳＢまでの２３ビットが右１シフタ８にて
右へ（下位側へ）１ビットシフトされたデータであり、
Ｂのデータは、加算器２０の出力データのＶとＨＢのデ
ータを除いた２２ビットのデータに最下位ビットより１
ビット下位に１ビットのデータを追加して２３ビットと
したデータである。尚、追加する１ビットのデータは加
算器２２より出力される最下位ビット（図１ではＬＳＢ
と記述）と、丸め桁上げ検出回路５が送出するＲ０信号
とのＯＲ論理から生成される。Ｃのデータは加算回路２
０の出力データのＨＢないし２ＬＳＢの２３ビットが右
１シフタ９にて１ビットシフトされたデータである。Ｄ
のデータは加算回路２０の出力データのＶとＨＢのデー
タを除いた２２ビットのデータに最下位ビットより１ビ
ット下位に”０”を付加して２３ビットとしたデータで
ある。

【００７９】マルチプレクサ１０は、仮数部選択信号生
成回路６より供給された選択信号により上記ＡないしＤ
のデータの内からいずれか１つを選択し、仮数部結果と
して送出する。

【００８０】本発明は上述したように、２通りの結果が
出力されるまでのＭＳＰを加算回路２０にてＱ＋０、Ｑ
＋１、Ｑ＋２の３通りを計算するのであるが、図９に示
すように３つの加算回路をそのまま用いていたのでは、
回路規模が大きくなり、計算時間も従来例と変わりはな
い。そこで、本発明においては、ＭＳＰ加算回路２０を
複数のアダーセクションに分割し、最下位のアダーセク
ションをＱ＋０、Ｑ＋１、Ｑ＋２のため４つのフルアダ
ーと１つのハーフアダーで構成した。最下位を除くアダ
ーセクションは２つの加算回路と３つのデータ・セレク
タと３つのキャリー生成回路を設けたことで、加算時間
の高速化と面積の縮小化を図っている。ここでＱは生成
部分積のうち最下位の符号ビットの１つ下の桁を示す。

【００８１】次にＭＳＰ加算回路２０の構成について更
に説明する。本実施例においては３２ビットの浮動小数
点の乗算について説明している。３２ビットの場合、符
号が１ビット、指数部が８ビット、仮数部が２３ビット
である。上述したように、仮数部を乗算する場合、仮数
部２３ビットの最上位ビットの１つ上のビットに”１”
を拡張して計算する（ＨｉｄｄｅｎＢｉｔ）。

【００８２】図６に示すように、２次のブースと＋１ア
ルゴリズムを用いた乗算を行なうと、部分積は１３個生
成され、１個が２６ビットとなる。

【００８３】そして、＋アルゴリズムによる１加算は、
図６の１３段目の部分積の下に示している。

【００８４】ところで、並列乗算器の乗算アレイ部の最
終加算の各桁は３入力になる。そこで、図７で示すよう
に、この３入力をフルアダーでまとめて２出力にし、各
竹の２出力を最終段の加算回路で加算し、積を求める。
しかし、図６で示すように、＋１アルゴリズムを用いる
場合、更に所定の桁に１を加算する必要が有る。

【００８５】＋１アルゴリズムによる１加算は、図７に
示すように、乗算アレイ内にもう一段フルアダー（斜線
を施したフルアダー）を設け、そのフルアダーの一端子
をＶＣＣと接続することで行なえば、スピードを落とす
ことなく加算できる。フルアダーの一端子がＧＮＤと接
続しているのは＋１アルゴリズムによる１加算は行われ
なくてよい桁である。

【００８６】ところで、図７の部分積の内最下位の符号
ビットの１つ下の桁は＋１アルゴリズムによる１加算を
しなくても構成できる。即ち、図８に示すように、フル
アダーの”０”入力を”０”のままにしておけば、Ｑ
＋０、”１”にすればＱ＋１が実現できる。この図８の
ように、フルアダーを２つ用意し、他の２入力は共通に
して、残りの１入力を”０”にする場合（図中フルアダ
ー）と”１”にする場合（図中フルアダー）とに分
ければ良い。

【００８７】このように、生成部分積の符号ビットの１
つ下の桁に２加算するとき、乗算アレイで１加算するた
めに、フルアダーを図８に示すように追加して構成す
ることもできる。

【００８８】しかしながら、図１６のように、フルアダ
ーを乗算アレイ内の生成部分積の最下位の符号ビットの
１つ下の桁に１加算するために追加すると、乗算アレイ
の規則性が乱れ、マスクパターンのレイアウト作業の時
間がかかるという難点がある。

【００８９】そこで、この発明においては、最下位のア
ダーセクションの構成を工夫し、Ｑ＋０、Ｑ＋１，Ｑ＋
２の加算を行うようにしている。ここで、Ｑは生成部分
積のうち最下位の符号ビットの１つ下の桁を示す。

【００９０】本発明による最下位のアダーセクション
は、ＭＳＰの最下位２ビットの加算（（Ａ１，Ａ０）＋
（Ｂ１，Ｂ０））を行なう。Ａ１，Ａ０，Ｂ１，Ｂ０は
乗算アレイの出力でＡ１，Ｂ１は生成部分積の最下位の
符号ビットの桁にＡ０，Ｂ０は最下位の符号ビットより
１つ下の桁に相当する。

【００９１】本発明による最下位のアダーセクションの
一実施例を図３に示す。この最下位のアダーセクション
は、４つのフルアダー２１１、２１３、２１４および２
１５と１つのハーフアダー２１２とで構成されている。

【００９２】Ｑ＋０に対応する結果Ｓ⁰ ₁、Ｓ⁰ ₀とキャリ
ー出力Ｃ⁰ ₁は、ハーフアダー２１２（ＨＡ）によるＡ０
＋Ｂ０からＳ⁰ ₀を、フルアダー２１１（ＦＡ）による
Ａ１＋Ｂ１＋Ｃ⁰ ₀からＳ¹ ₀、Ｃ⁰ ₁を得る。ここで、Ｃ⁰ ₀
はＨＡのキャリー出力である。

【００９３】Ｑ＋１に対応する結果Ｓ¹ ₁、Ｓ¹ ₀とキャリ
ー出力Ｃ¹ ₁は、フルアダー２１３（ＦＡ）によるＡ０
＋Ｂ０＋１からＳ¹ ₀を、フルアダー２１４（ＦＡ）に
よるＡ１＋Ｂ１＋Ｃ¹ ₀からＳ¹ ₁、Ｃ¹ ₁を得る。ここで、
Ｃ¹ ₀はフルアダー２１３（ＦＡ）のキャリー出力であ
る。

【００９４】Ｑ＋２に対応する結果Ｓ² ₁、Ｓ² ₀とキャリ
ー出力Ｃ² ₁は、ハーフアダー２１２（ＨＡ）によるＡ０
＋Ｂ０からＳ² ₀を、フルアダー２１５（ＦＡ２）による
Ａ１＋Ｂ１＋Ｃ⁰ ₀＋１からＳ² ₁、Ｃ² ₁を得る。

【００９５】これは２進数だとＱに２を加算するのは、
Ｑより１ビット上位のビットに１加算することと同じこ
とによる。フルアダー２１５（ＦＡ２）の動作は次のよ
うになる。

【００９６】

【表１】

【００９７】Ａ１＋Ｂ１＋Ｃ⁰ ₀＋１の計算で＊印で示し
たパターンのみ２ビット（Ｃ² ₁、Ｓ² ₁）で結果が表示で
きない。即ち、結果が１＋１＋１＋１＝１００となって
しまう。

【００９８】しかしＡ１、Ｂ０を生成する乗算アレイ内
のフルアダー（ＦＡ）は＋１アルゴリズムによる１加算
をしなくてよいから、このフルアダー（ＦＡ）の入力を
Ｘ、Ｙとすると真理表は表２のようになり、Ａ１とＢ０
が同時に１になることはない。よって上表の＊印と△印
のパターンは考えなくてよく、Ａ１＋Ｂ１＋Ｃ⁰ ₀＋１の
結果が３ビットになることはない。

【００９９】従って、フルアダー２１５（ＦＡ２）は、
３入力、２出力で構成できる。

【０１００】

【表２】

【０１０１】フルアダー（ＦＡ２）の回路の一実施例を
図３に示す。このフルアダーは、図に示すように、ノア
回路と２つのＥＸＯＲ回路とインバータで構成すること
ができる。

【０１０２】図４に、本発明による最下位のアダーセク
ションをＭＳＰの加算回路に用いた例を示す。

【０１０３】図４中のＡはＭＳＰの加算回路で、図２で
示す最下位のアダーセクションを除いてものである。こ
の一実施例を図５に示す。図５は最上位のアダーセクシ
ョンのみ６ビットの加算を行ない、それ以外は４ビット
の加算を行なう例である。

【０１０４】本発明による最下位のアダーセクション
は、生成部分積の符号ビットの１つ下の桁に２加算する
とき、生成部分積の符号ビットに１加算しているので、
乗算アレイ内で１加算しなくてすみ乗算アレイの規則性
を乱さずかつより小さい回路規模で構成できる。

【０１０５】次に、図５に従い本発明に適用されるＭＳ
Ｐの加算回路２０について、更に説明する。

【０１０６】ＭＳＰ加算回路２０は、生成された上位２
４ビットの符号ビットを、複数のグループ、本実施例で
は６つのグループに分割する。そのグループに対応する
６つのアダーセクション２０１、２０２、２０３、２０
４、２２０および２１０に分割し、最下位のアダーセク
ション２１０のみ、図２に示すように、生成部分積の符
号ビットの１つ下の桁に２加算するとき生成部分積の符
号ビットに１加算するように４つのフルアダー２１１、
２１３、２１４及び２１５と１つのハーフあだー２１２
とで構成している。

【０１０７】そしてフルアダー２１１より第１のキャリ
ー出力Ｃ⁰ ₁、フルアダー２１４より第２のキャリー出力
Ｃ¹ ₁、フルアダー２１５より第３のキャリー出力Ｃ² ₁が
夫々出力される。

【０１０８】最下位のアダーセクション２１０より１つ
以上のアダーセクション２２０は予めキャリー出力を考
慮してキャリー入力が”０”の加算手段とキャリー入力
が”１”の加算手段を設け、先の最下位のアダーセクシ
ョンの第１、第２、第３のキャリー出力によって、この
セクション２２０におけるＱ＋０、Ｑ＋１、Ｑ＋２の加
算結果を得る。本実施例において、キャリー出力が”
０”の加算手段は第１の加算手段２２１、キャリー出力
が”１”の加算手段は第２の加算手段２２２である。

【０１０９】そして、第１のキャリーＣ⁰ ₁が０のとき第
１の加算手段２２１、１のとき第２の加算手段２２２の
出力結果とする。第２、第３のキャリーＣ¹ ₁、Ｃ² ₁につ
いても同様にこのセクションにおけるＱ＋１、Ｑ＋２の
加算結果が得られる。

【０１１０】また、第１、第２の加算手段２２１、２２
２からキャリーと第１のキャリーは第１のキャリー生成
回路２２３に入力され、このセクション２２０における
Ｑ＋０に対応した第１のキャリー出力Ｃ⁰ ₅を生成する。

【０１１１】即ち、第１のキャリーＣ⁰ ₅が０のとき第１
の加算手段２２１、第１のキャリーＣ⁰ ₅が１のとき第１
の加算手段２２２からのキャリーの値を出力するよう第
１のキャリー生成回路２２３が構成される。

【０１１２】同様に第２、第３のキャリー入力Ｃ¹ ₁、Ｃ
² ₁に対しても夫々、第２のキャリー生成回路２２４、第
３のキャリー生成回路２２５において、夫々キャリーの
値を出力する。

【０１１３】また、第１の加算手段２２１および第２の
加算手段２２２の加算結果は、第１のデータセレクタ２
２７および第３のデータセレクタ２２８に出力される。

【０１１４】そして、第１のデータセレクタ２２６は第
１のキャリーＣ⁰、第２のデータセレクタ２２７は第２
のキャリーＣ¹、第３のデータセレクタ２２８は第３の
キャリーＣ² ₅によって、このセクションにおけるＱ＋
０、Ｑ＋１、Ｑ＋２に対応した加算結果Ｓ⁰ ₅〜Ｓ⁰ ₂、Ｓ
¹ ₅〜Ｓ¹ ₂、Ｓ² ₅〜Ｓ² ₂が選択される。

【０１１５】すなわち、第１のデータセレクタ２２６
は、第１のキャリーＣ⁰ ₃が”０”のとき第４の加算手段
２２１の結果を、”１”のときは第５の加算手段２２２
の結果を選択出力する。

【０１１６】第２、第３のデータセレクタも同様であ
る。

【０１１７】また、キャリー生成回路はＯＲ回路、ナン
ド回路、インバータで構成することができる。

【０１１８】そして、更に上位のアダーセクション２０
１〜２０４は、アダーセクション２２０の回路構成と全
く同じ回路構成であり、１つの下位のアダーセクション
からの第１、第２、第３のキャリーによりこのセクショ
ンのＱ＋０、Ｑ＋１、Ｑ＋２に対応した加算結果を選択
して出力し、第１、第２、第３のキャリーも同じく生成
し、上位のアダーセクションに伝搬する。

【０１１９】このように、上位のアダーセクションにお
いても３つの加算結果の出力とキャリーの伝搬がなされ
ている。

【０１２０】而して、図５においては２４ビットのデー
タ入力に対し、６ビットずつのアダーセクション２０１
と４ビットずつのアダーセクション２０２、２０３、２
０４、２２０に分割している。Ａ０〜Ａ２３、Ｂ０〜Ｂ
２３、Ａ１’、Ｂ０’は乗算アレイ１からの出力、Ａ
１’、Ｂ０’はアレイ内で部分積のうち最下位の符号ビ
ットの１つの桁に１加算した結果である。

【０１２１】Ｓ⁰ ₀〜Ｓ⁰ ₂₃はＱ＋０、Ｓ¹ ₀〜Ｓ¹ ₂₃はＱ＋
１、Ｓ² ₀〜Ｓ² ₂₃はＱ＋２の２４ビット加算結果、Ｃ⁰ ₃
は最下位のアダーセクション２１０の第１のキャリー、
Ｃ¹ ₃、Ｃ² ₃も同様に第２、第３のキャリーである。

【０１２２】Ｃ⁰ ₅、Ｃ¹ ₅、Ｃ² ₅は最下位から数えて２番
目のアダーセクションの第１、第２第３のキャリーを示
す。又、以後、Ｃ⁰は第１のキャリー、Ｃ¹は第２のキャ
リー、Ｃ²は第３のキャリーを夫々示す。

【０１２３】アダーセクション２２０において、第１の
加算手段２２１はＡ＋Ｂ、第３の加算手段２２２はＡ＋
Ｂ＋１を行なう。

【０１２４】上記したようにＭＳＰの加算回路２０を構
成すると、３つの加算回路で構成するよりも回路規模が
小さくなり、チップ面積も縮小できる。

【０１２５】更に、計算時間も３つの加算回路で構成す
る場合にはＭＳＰのビット数分の加算時間を要するが、
本発明による構成だと、最下位のアダーセクションにお
ける加算時間に各アダーセクションのキャリー生成回路
のキャリー伝搬時間を加算しただけの時間に短縮でき
る。

【０１２６】また、ＬＳＰとＭＳＰを分割し、夫々並列
に計算しているため、４８ビットの乗算結果を得るため
の最終段の加算回路における加算時間は図１４の従来装
置に比べて約半分に短縮できる。

【０１２７】尚、上記実施例は３２ビット浮動小数点の
場合を示したが、本実施例は３２ビットに限るものでは
ない。

【０１２８】また、上記実施例は浮動小数点の乗算装置
について説明したが、浮動小数点に限らず本行数の大き
な乗算装置に適用することも可能である。

【０１２９】次にＡ×Ｂ＋Ｃの演算を実行する場合のこ
の発明の第２の発明の実施例について説明する。このＡ
×Ｂ＋Ｃの演算を実行するには、従来技術では、図１５
に示すように、乗算回路でＡ×Ｂを行なった後、その結
果に加算回路でＣを加算していた。

【０１３０】しかしながら、この従来の方法だと演算時
間が長いこと、また乗算回路以外に加算回路も設けなく
てはならず、回路規模が大きくなる欠点があった。

【０１３１】そこで、Ａ×Ｂの乗算装置内の所定のハー
フアダーをフルアダーに置き換え、かつ所定の位置にハ
ーフアダーを追加するだけで、演算速度を損なうことな
くＡ×Ｂ＋Ｃを実行する演算装置を実現するようにした
ものが第２の発明の実施例である。

【０１３２】Ａ×Ｂの一例として、Ａ、Ｂ共に８ビット
の２つの補数の場合を示す。２次のブースのアルゴリズ
ムによってＡ×Ｂは、Ａ＝−ａ_７２^７＋ａ_６２^６＋ａ_５２^５＋ａ_４２^４＋ａ_３２^３＋ａ_２２^２＋ａ_１
２^１＋ａ_０２^０Ｂ＝−ｂ_７２^７＋ｂ_６２^６＋ｂ_５２^５＋ｂ_４２^４＋ｂ_３２^３＋ｂ_２２^２＋ｂ_１２
^１＋ｂ_０２^０とすると、Ａ×Ｂ＝（ｂ_０−２ｂ_１）２^０・Ａ＋（ｂ_１＋ｂ_２−２ｂ_３）２^２・Ａ＋（ｂ_３＋ｂ_４−２ｂ_５）２^４・Ａ＋（ｂ_５＋ｂ_６−２ｂ_７）２^６・Ａで表わされる。

【０１３３】各桁の係数はｂi-1、ｂi、ｂi+1の連続す
る３つのＢの値によって決まり、０、±１、±２の値を
とる。このことにより部分積は０、±Ａ、±２Ａとな
る。−Ａ、−２ＡはＡ、２Ａを反転する操作すなわちマ
イナスを行なう。

【０１３４】また２つの補数表示の２進数の乗算におい
て、部分積を２次のブースのアルゴリズムで求めた場
合、それぞれの部分積が２つの補数表示となる。

【０１３５】この実施例では、生成された部分積を加算
するとき、回路規模を大きくしないということと、乗算
速度の低下を招かないために、部分積の最上位ビット
（符号ビット）を反転し所定の位置に１加える手法、即
ち、＋１アルゴリズムを用いる。

【０１３６】その一例を図１１に示す。図中○は生成部
分積、●は符号反転ビット、”１”は＋１アルゴリズム
による１加算、（１）は部分積が−Ａまたは−２Ａとな
ったときマイナスをつくるためにＡまたは２Ａの各ビッ
トを反転し最下位ビット（ＬＳＢ）に１加算するが、こ
のときのＬＳＢに１加算する動作を行なう。

【０１３７】図１６に図１１のアルゴリズムを回路にし
た例を示す。

【０１３８】図１６において、Ｈはハーフアダー、Ｆは
フルアダー、Ｈ又はＦの１つの入力が１と接続している
のは図１１中の”１”、ｃｏｍｐと接続しているのは図
１１中の（１）に相当する。最終段の加算回路は、各ビ
ットを２入力にしぼった中間部分積を加算する。

【０１３９】ここでＡ×ＢにＣを加算するとき、図１６
において１段目と２段目の部分積を加算するハーフアダ
ーに着目し、このハーフアダーをフルアダーに置き換え
てＣを加算する。図１６においてハーフアダーのない最
下位の２ビットについてはハーフアダーを追加し、部分
積とＣの加算を行なう。

【０１４０】このようにＣを加算すれば乗算アレイ内で
加算段数を増やす必要はなくＡ×Ｂ＋Ｃの演算時間もＡ
×Ｂ＋Ｃ（Ａ、Ｂ、Ｃ共に８ビット）の一実施例を示
す。斜線で示したフルアダーは前述のようにハーフアダ
ーをフルアダーに置き換えたもので、斜線で示したハー
フアダーは１段目の部分積の最下位２ビットとＣの最下
位２ビットを加算するために設けたハーフアダーであ
る。

【０１４１】図１６と図１３を比較して最もトリーの深
いところすなわち、そのビットの部分性が通るフルアダ
ー又はハーフアダーの数は図１６、図１３共に同じで、
フルアダーを３個通る経路である。このことから本発明
によると演算速度を損なうことなくＡ×Ｂ＋Ｃが構成で
きる。

【０１４２】また予め本発明によるＡ×Ｂ＋Ｃを構成し
ておいて、Ａ×の結果が欲しいときはＣ入力を０とすれ
ばＡ×Ｂが得られる。

【０１４３】Ａ×ＢとＡ×Ｂ＋Ｃの２つのセルを用意す
るのではなく、Ａ×Ｂ＋Ｃが１つあれば、柔軟な演算が
可能となる。

【０１４４】このように、この発明によるＡ×Ｂ＋Ｃの
演算装置は、Ａ×Ｂとほぼ同程度である。

【０１４５】Ａ×Ｂ＋ＣでＣ＝０とすることで、すなわ
ち、Ｃ入力を０にすると、Ａ×Ｂの乗算結果も得られ
る。

【０１４６】

【発明の効果】以上説明したように、本発明によれば、
乗算部の最終段加算回路を上位と下位とで２つに分割し
て、夫々並列に計算するので、乗算時間を短縮すること
ができる。

【０１４７】更に、予め下位側からのキャリーの有無と
丸めによる桁上げの有無を考慮して、上位側の最下位桁
に”０”、”１”、”２”を加算した３つの結果を算出
するので、下位側からのキャリーと丸めによる桁上げの
有無により、再度上位側の計算をやり直す必要はなく、
全体の乗算時間が短縮できる。

【０１４８】また、Ａ×Ｂの乗算装置内の所定のハーフ
アダーをフルアダーに置き換え、且つ所定の位置にハー
フアダーを追加するだけで、演算速度を損なうことな
く、Ａ×Ｂ＋Ｃを実行する演算装置が実現できる。

【図面の簡単な説明】

【図１】本発明の演算装置の一実施例を示すブロック図
である。

【図２】本発明に適用されるＭＳＰ加算回路の最終アダ
ーセクションの構成を示すブロック図である。

【図３】本発明に用いられる最終アダーセクションのフ
ルアダーの一実施例を示す回路図である。

【図４】本発明に適用されるＭＳＰ加算回路の構成を示
すブロック図である。

【図５】本発明に適用されるＭＳＰ加算回路の構成を示
すブロツク図である。

【図６】浮動小数点を＋１アルゴリズムを用いて乗算し
た部分積の関係を示す模式図である。

【図７】本発明に用いられる並列乗算器の構成を示す模
式図である。

【図８】本発明に用いられる並列乗算器の構成を示す模
式図である。

【図９】本発明の演算装置の概念を示す構成図である。

【図１０】乗算動作を説明するための図である。

【図１１】乗算動作を説明するためのフローチャートで
ある。

【図１２】この発明の第２の発明において、＋１アルゴ
リズムを用いて８ビットの乗算を行なった場合の部分積
を示す模式図である。

【図１３】この発明の第２の発明の実施例を示す模式図
である。

【図１４】従来の浮動小数点乗算装置の構成を示すブロ
ツク図である。

【図１５】従来の（Ａ×Ｂ＋Ｃ）の演算装置を示すブロ
ツク図である。

【図１６】＋１アルゴリズムを用いた８ビットの乗算回
路を示すブロック図である。

【符号の説明】

１乗算アレイ５丸め桁上げ検出回路６仮数部選択信号生成回路１０マルチプレクサ２０ＭＳＰ加算回路２１マルチプレクサ２２ＬＳＰ加算回路

Claims

【特許請求の範囲】

【請求項１】演算装置の乗算部で生成された部分積を
加算するとき、乗算アレイからの出力を受けて最終の部
分積の加算を行なう加算回路において、生成された部分
積のうち最下位ビットの１つの下の桁未満（以下、ＬＳ
Ｐという。）と、１つ下の桁以上（以下、ＭＳＰとい
う。）の加算を並列に行なう演算装置であって、ＭＳＰ
の加算を複数のアダーセクションに分割し、各アダーセ
クションでＭＳＰについては最下位の符号ビットの１つ
下の桁に予めＬＳＰからのキャリーの有無と丸めによる
桁上げの有無に応じて、”０”、”１”、”２”を加算
する３通りの加算を同時に行なうと共に、ＬＳＰからの
キャリーと丸めによる桁上げの有無が決まった時点で３
通りのＭＳＰの加算結果のうち１つを選択することを特
徴とする演算装置。
【請求項２】最下位のアダーセクションは最下の符号
ビットの１つ下の桁と、最下位の符号ビットとの２ビッ
トの加算を行なうとともに、最下位の符号ビットの１つ
下の桁に”０”加算、”１”加算の夫々を行なう手段
と、最下位の符号ビットに”１”加算する手段を備え、
３通りのＭＳＰの加算に応じた３つの加算結果を出力す
ることを特徴とする請求項１に記載の演算装置。
【請求項３】前記アダーセクションにおいて、最下位
を除くアダーセクションはそのアダーセクションの最下
位桁に何も加算しない第１の加算手段と、１加算する第
２の加算手段と、第１、第２の加算手段の出力を受け、
１つ下位のアダーセクションからの第１、第２、第３の
キャリー入力によりいずれか一方を出力する第１、第
２、第３のデータ・セレクタを設け、且つ第１、第２の
加算手段のキャリー出力と、前記第１のキャリー出力と
からそのアダーセクションの第１のキャリーを生成する
第１のキャリー生成回路と、前記第１、第２の加算手段
のキャリー出力と前記第１のキャリー入力から第２、第
３のキャリーを生成する第２、第３のキャリー生成回路
を設けたことを特徴とする請求項１に記載の演算装置。
【請求項４】最下位のアダーセクションの第１、第
２、第３のキャリーは、１つ上位のアダーセクションの
各々第１、第２、第３のキャリー生成回路へ伝設され、
１つ上位のアダーセクションの第１、第２、第３のキャ
リーを生成し、出力することを特徴とする請求項１に記
載の演算装置。
【請求項５】３つの入力データＡ、Ｂ、Ｃについて、
加数Ｃが乗数Ｂと同じビット数かまたはそれ以下のビッ
ト数でＡ×Ｂ＋Ｃを実行する演算装置において、ＡとＢ
の乗算結果にＣを加算するときＡ×Ｂの乗算アレイ内の
１段目と２段目の部分積にＣを加算する手段を備えたこ
とを特徴とする演算装置。