JPH0732349B2

JPH0732349B2 - デコーダ装置

Info

Publication number: JPH0732349B2
Application number: JP60143162A
Authority: JP
Inventors: 正之西口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-06-29
Filing date: 1985-06-29
Publication date: 1995-04-10
Anticipated expiration: 2010-04-10
Also published as: JPS623516A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

A.産業上の利用分野 B.発明の概要 C.従来の技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例Ｇ−1. 概略構成Ｇ−2. ビット・レート・リダクション・システムへの
適用例Ｇ−3. オーバーフロウの説明Ｇ−4. クリッピング処理の説明Ｇ−5. 他の実施例 H.発明の効果 A.産業上の利用分野本発明は、いわゆるIIR（無限インパルス応答）タイプ
のディジタル・フィルタ回路を用いたデコーダ装置に関
し、特に、ビット・レート・リダクション・システムの
デコーダ等のように伝送路等でのコード・エラーを含む
データを取り扱うデコーダ装置に関する。

B.発明の概要本発明は、補間処理回路とIIR型ディジタル・フィルタ
回路とを有し、補間処理出力をディジタル・フィルタ回
路に供給すると共に、ディジタル・フィルタ回路の帰還
ループ内の加算手段の直後にクリッピング回路を挿入接
続することにより、ディジタル・フィルタの演算語長の上位側の余裕を大き
くとることなくオーバーフロウによる悪影響を防止で
き、エラーからの復帰時間を短縮し、補間による実際の
データとの誤差がIIR型ディジタル・フィルタ回路によ
り増幅されることを防止し、優れた品質のデコード出力
を得ることができるようにしたものである。

C.従来の技術差分PCM法等を用いてビット圧縮処理を行うビット・レ
ート・リダクション・システムのデコーダ等には、いわ
ゆるIIR（無限インパルス応答）ディジタル・フィルタ
回路が用いられている。このようなIIRフィルタ回路に
おいては、伝送エラー等のコード・エラーを含む可能性
のあるデータが入力されることを考慮して、演算語長の
MSB（最上位ビット）よりもさらに上位側に２〜３ビッ
ト程度の余裕をとって演算を行い、出力時にクリッピン
グ処理を施してフィルタ出力を得ている。

このような従来のIIRディジタル・フィルタ回路の一例
を第19図に示す。この第19図において、例えば２次のII
Rディジタル・フィルタ回路60の入力端子61には、上記
エラーを含む可能性のあるデータ、例えば１ワード16ビ
ットで上位側にさらに２ビット分符号拡張（サイン・エ
クステンド）された18ビットのデータが入力されてい
る。この入力データは加算器62に送られ、加算器62から
の出力が２個の１サンプル（１ワード）遅延素子63,64
の直列回路に送られ、各遅延素子63,64からの出力はそ
れぞれ係数乗算器65,66を介して加算器67に送られて加
算され、この加算器67からの出力が上記加算器62に送ら
れて上記入力データと加算されるようになっている。さ
らに、加算器62からの出力は出力端子68より取り出され
るわけであるが、この出力端子68の直前にクリッピング
回路69を挿入接続し、16ビットでクリッピングされた出
力を得るようにしている。

D.発明が解決しようとする問題点ところで、この第19図に示すような従来のIIRディジタ
ル・フィルタ回路60においては、加算器62,67および遅
延素子63,64についてそれぞれ16＋２ビットの語長が必
要となり、また、乗算器65,66に対しては、係数語長を
８ビットとして、16＋２ビットと８ビットとの乗算の可
能なものが必要とされ、演算語長が長くなるためハード
ウェア構成が増大するという欠点がある。また、上記上
位側の余裕を少なくすると、演算途中のデータのオーバ
ーフロウにより、２の補数表示データにおける極性
（正，負）反転等の悪影響が生ずる虞れがある。

また、このようなIIRディジタル・フィルタ回路をデコ
ーダ装置に適用する場合に、フィルタよりも前段側で補
間処理が施されていると、補間処理による誤差がフィル
タにより増幅される虞れがある。

本発明は、このような実情に鑑みてなされたものであ
り、演算語長のMSBよりも上位側の余裕ビットを抑えて
ハードウェア構成を小さくしても、オーバーフロウによ
る悪影響が生ずることなく、しかも高品質のフィルタ出
力を得ることができるようにしたディジタル・フィルタ
回路を備えたデコーダ装置の提供を目的とする。

E.問題点を解決するための手段すなわち、本発明に係るデコーダ装置は、伝送されたデ
ィジタルデータに対して補間処理を行う補間手段と、上
記補間手段の出力が供給されると共に、帰還ループ内の
加算手段の直後にクリッピング回路が挿入接続されたII
R型ディジタル・フィルタ回路とを有して成ることを特
徴としている。

F.作用帰還ループ中にクリッピング回路が設けられたことによ
り、演算語長の余裕ビットを低減することができ、また
クリッピングされたデータが帰還路に戻されることによ
り、エラーからの回復時間を早めることができる。

G.実施例Ｇ−1. 概略構成第１図は、本発明の一実施例となるIIRディジタル・フ
ィルタ１を用いて構成されるデコーダ30を示し、このよ
うなデコーダ30は、例えば第２図に示すようなビット・
レート・リダクション・システムに用いられるものであ
る。

先ず第１図において、デコーダ30の入力端子31には、後
述するビット・レート・リダクション・システムのエン
コーダ等より伝送されたエラーを含むディジタル信号が
入力されている。この入力された信号は、例えば補間処
理回路32を介してビット伸張のための利得G^-1のシフタ3
3に送られ、このシフタ33からの出力がIIR（無限インパ
ルス応答）ディジタル・フィルタ１の入力側の加算器２
に送られている。ここで一般に、上述のようなビット・
レート・リダクション・システムのデコーダ側に用いら
れるIIRディジタル・フィルタ１は、その出力より予測
器３を介して得られた予測信号を上記入力側の加算器２
に帰還するような帰還ループを有している。この場合の
予測器３は、過去のデータに基いて次のデータの予測値
を出力するような一種のFIR（有限インパルス応答）デ
ィジタル・フィルタである。さらに、本発明の特徴とし
て、このようなIIRディジタル・フィルタ１の上記帰還
ループ中にクリッピング回路４を挿入接続している。す
なわち、第１図のフィルタ１の例では、加算器２からの
出力がクリッピング回路４を介して予測器３に供給され
るような構成を有し、フィルタ出力はクリッピング回路
４と予測器３との接続点より取り出されてデコード出力
端子35に送られている。この場合、上記帰還ループ中の
うちいずれの箇所にクリッピング回路を設けてもよい
が、特に、第１図に示すように、オーバーフロウの生じ
得る部分である加算器２の直後の位置にクリッピング回
路４を挿入接続するのが好ましい。

この場合、クリッピング回路４は、フィルタ出力につい
てのクリッピング処理のみならず、予測器３への供給デ
ータに対するクリッピング処理も同時に行っていること
になり、予測器３での演算語長の上位側余裕ビットを少
なく済ませることが可能となる。これを前述した第19図
の従来例との対比の下に説明すると、第１図のIIRディ
ジタル・フィルタ１の予測器３として、２個の単位遅延
素子5,6、２個の係数乗算器7,8および加算器９より成る
２次のFIRディジタル・フィルタを用い、１ワード16ビ
ットのデータを取り扱う場合に、クリッピング回路４か
らの出力は常に語長が16ビットにクリッピング処理され
たデータとなっているから、各遅延素子5,6の語長はそ
れぞれ16ビットで充分であり、各乗算器7,8は係数語長
を８ビットとして16ビットと８ビットの演算が可能であ
ればよい。また、各乗算器7,8から取り出されるデータ
のワード長については、16ビットのMSB（最上位ビッ
ト）よりも上位側にｍビットの余裕ビットを付加したも
のとなり、これは、乗算結果の24ビットのうち係数のノ
ーマライズに応じて決定される位置から16＋ｍビット取
り出して加算器９に送ることに相当するから、加算器９
の演算語長も16＋ｍビットとなる。この上位側余裕ビッ
トｍは、通常１ビット程度でよい。

したがって、第19図に示す従来例に比べて、単位遅延素
子5,6の語長をそれぞれ２ビット程度少なくでき、係数
乗算器7,8の入力データ語長をそれぞれ２ビット程度少
なくでき、また、加算器９や２の演算語長も従来より少
なくできる。

なお、第１図のIIRフィルタ１の加算器２および９は、
まとめて１個の総和加算器としてもよく、また、現実の
ハードウェア構成においては、いわゆるDSP（ディジタ
ル信号処理装置）や係数メモリ等を用いて、ソフトウェ
ア的に第１図の回路構成を実現することも多いことは勿
論である。

また、実際のフィルタ内での演算に関しては、上位側の
みならず、下位側にも余裕ビットが必要とされることも
多いが、本発明とは直接的な関連が無いため、説明を省
略する。

Ｇ−2. ビット・レート・リダクション・システムへの
適用例次に、第２図を参照しながら、上述したデコーダ30を用
いて成るビット・レート・リダクション・システム全体
の概略的な構成について説明する。

この第２図のシステムは、送信側（あるいは記録側）の
エンコーダ10と、受信側（あるいは再生側）の上記デコ
ーダ30とから成り、エンコーダ10にてビット圧縮処理等
の施されたディジタル信号を伝送媒体や記録媒体等の伝
送路を介して伝送し、デコーダ30にてエンコーダ10の処
理に対して逆の処理となるビット伸張処理を施すことに
より、低ビット・レートでのディジタル信号伝送を実現
するものである。

この第２図において、エンコーダ10の入力端子11には、
通常のオーディオ信号やビデオ信号等のアナログ信号を
ディジタル信号に変換して得られるPCM信号が供給され
ている。以下の説明においては、一例として、アナログ
・オーディオ信号をサンプリング周波数_Ｓで標本化
し、量子化および符号化を施して得られるオーディオPC
M信号ｘ（ｎ）が供給されているものとする。この入力
信号ｘ（ｎ）は、予測器12および加算器13にそれぞれ送
られており、予測器12からの予測信号（ｎ）は、加算
器13に減算信号として送られている。したがって、加算
器13においては、上記入力信号ｘ（ｎ）から上記予測信
号（ｎ）が減算されることによって、予測誤差信号あ
るいは（広義の）差分出力ｄ（ｎ）、すなわち、ｄ（ｎ）＝ｘ（ｎ）−（ｎ） …… が出力される。

ここで、予測器12は、一般に過去のｐ個の入力ｘ（ｎ−
ｐ）,x（ｎ−ｐ＋１），…,x（ｎ−１）の１次結合によ
り予測値（ｎ）を算出するものであり、ただしαｋ＝（ｋ＝1,2,……ｐ）は係数となる。したが
って、上記予測誤差出力あるいは（広義の）差分出力ｄ
（ｎ）は、と表せる。

また、本実施例においては、入力ディジタル信号の一定
時間内のデータ、すなわち入力データの一定ワード数ｌ
毎にブロック化するとともに、各ブロック毎に最適の予
測フィルタ特性が得られるように上記係数αｋの組を選
択している。これは、後述するように、互いに異なる特
性の予測器が複数個設けられていると、あるいは予測器
と加算器とより成る差分出力（予測誤差出力）を得るた
めのフィルタ（差分処理フィルタ）が複数設けられてい
るとみなすことができ、これらの複数の差分処理フィル
タのうちの最適のフィルタを上記各ブロック毎に選択す
るわけである。この最適フィルタの選択は、複数の各差
分処理フィルタからの出力のブロック内最大絶対値（ピ
ーク値）または最大絶対値（ピーク値）に係数を乗算し
た値を、予測・レンジ適応回路21において互いに比較す
ることによって行われ、具体的には各最大絶対値（また
はその係数乗算値）のうち値が最小となるような差分処
理フィルタが当該ブロックに対して最適のフィルタとし
て選択される。このときの最適フィルタ選択情報は、モ
ード選択情報として、予測・レンジ適応回路21から出力
され、予測器12に送られる。

次に、上記予測誤差としての差分出力ｄ（ｎ）は、加算
器14を介し、利得Ｇのシフタ15と量子化器16とよりなる
ビット圧縮手段に送られ、例えば浮動小数点（フローテ
ィング・ポイント）表示形態における指数部が上記利得
Ｇに、仮数部が量子化器16からの出力にそれぞれ対応す
るような圧縮処理あるいはレンジング処理が施される。
すなわち、シフタ15は、ディジタル２進データを上記利
得Ｇに応じたビット数だけシフト（算術シフト）するこ
とによりいわゆるレンジを切り替えるものであり、量子
化器16は、このビット・シフトされたデータの一定ビッ
ト数を取り出すような再量子化を行っている。次に、ノ
イズ・シェイピング回路（ノイズ・シェイパ）17は、量
子化器16の出力と入力との誤差分、いわゆる量子化誤差
を加算器18で得て、この量子化誤差を利得G^-1のシフタ1
9を介し予測器20に送って、量子化誤差の予測信号を加
算器14に減算信号として帰還するようないわゆるエラー
・フィードバックを行う。このとき、予測・レンジ適応
回路21は、上記選択されたモードのフィルタからの差分
出力のブロック内最大絶対値に基きレンジ情報を出力
し、このレンジ情報を各シフタ15および19に送ってブロ
ック毎に上記各利得ＧおよびG^-1を決定している。ま
た、予測器20については、予測・レンジ適応回路21から
の上記モード情報が送られることによって特性が決定さ
れるようになっている。

したがって、加算器14からの出力ｄ′（ｎ）は、上記差
分出力ｄ（ｎ）よりノイズ・シェイパ17からの量子化誤
差の予測信号（ｎ）を減算したｄ′（ｎ）＝ｄ（ｎ）−（ｎ） …… となり、利得Ｇのシフタからの出力ｄ″（ｎ）は、ｄ″（ｎ）＝Ｇ・ｄ′（ｎ） …… となる。また、量子化器16からの出力（ｎ）は、量子
化の過程における量子化誤差をｅ（ｎ）とすると、（ｎ）＝ｄ″（ｎ）＋ｅ（ｎ） …… となり、ノイズ・シェイパ17の加算器18において上記量
子化誤差ｅ（ｎ）が取り出され、利得G^-1シフタ19を介
し、過去のｒ個の入力の１次結合をとる予測器20を介し
て得られる量子化誤差の予測信号（ｎ）は、となる。この式は、上述の式と同様の形となってお
り、予測器12および20は、それぞれシステム関数が、のFIR（有限インパルス応答）ディジタル・フィルタで
ある。また、予測器12と加算器13とより成る差分処理フ
ィルタ26は、システム関数が１−Ｐ（ｚ）のFIRディジ
タル・フィルタである。

これらの〜式より、量子化器16からの出力（ｎ）
は、この式のｄ（ｎ）に上記式を代入して、となり、この出力（ｎ）が出力端子22を介して取り出
される。ここで、上記ｘ（ｎ）,e（ｎ），（ｎ）のｚ
変換をそれぞれＸ（ｚ）,E（ｚ），（ｚ）とすると、となる。

なお、予測・レンジ適応回路21からの上記レンジ情報は
出力端子23より、また上記モード選択情報は出力端子24
よりそれぞれ取り出される。

以上のような構成のエンコーダ10の各出力端子22,23,24
からの出力は、必要に応じてマルチプレクサや変調器等
により通信あるいは記録・再生等に適した信号形態に変
換され、伝送媒体あるいは記録媒体等を介して伝送され
る。受信側あるいは再生側においては、上記とは逆のデ
マルチプレクサや復調器等により上記各端子22,23,24か
らの出力にそれぞれ対応する信号を得て、デコーダ30の
各入力端子31,36,37にそれぞれ供給している。

ここで、デコーダ30は、前述した第１図のデコーダと同
様な構成を有するものであり、入力端子31には、上記エ
ンコーダ10の出力端子22からの出力（ｎ）が伝送され
ること（変調・復調等も含む）によって得られた信号
′（ｎ）が供給されている。この入力信号′（ｎ）
は、補間回路32を介し、利得G^-1のシフタ33を介して信
号″（ｎ）となり、この信号″（ｎ）は前述のIIR
ディジタル・フィルタ１の入力側の加算器２に送られて
いる。

また、デコーダ30の入力端子36には、エンコーダ10の出
力端子23からの上記レンジ情報が送られており、このレ
ンジ情報はシフタ33に送られて利得G^-1を決定する。さ
らに、デコーダ30の入力端子37には、エンコーダ10の出
力端子24からの上記モード選択（フィルタ特性選択）情
報が送られており、このモード選択情報は、IIRディジ
タル・フィルタ１の特性を決定するために、例えば予測
器３に送られている。この予測器３は、エンコーダ10の
予測器12と等しい関数Ｐ（ｚ）を有しており、上記各ブ
ロック毎に選択された予測器12の特性に等しい特性が上
記モード選択情報に応じて選択されることにより、エン
コーダ側のFIRフィルタ26における差分処理に対して正
反対の処理あるいは逆の処理となる和分処理（積分処
理）がIIRディジタル・フィルタ１により行われる。

このような構成のデコーダ30における定常的な動作、あ
るいはエラー補間やクリッピング処理等が行われない場
合の動作について考察すると、シフタ33からの出力″
（ｎ）は、 ″（ｎ）＝′（ｎ）・G^-1 …… であり、加算器２の出力′（ｎ）は、 ′（ｎ）＝″（ｎ）＋′（ｎ） …… となる。ここで、予測器３は、エンコーダ10の予測器12
に等しい特性が選択されることより、であるから、，式より、となる。次に、′（ｎ），′（ｎ）のｚ変換をそれ
ぞれ′（ｚ），′（ｚ）とすると、したがって、となる。ここで、伝送媒体や記録媒体等を介しての信号
伝送過程にエラーが無いとして、′（ｚ）＝（ｚ）
とすると、上記式および式より、となる。

この式より、量子化誤差Ｅ（ｚ）に対してG^-1のノイ
ズ低減効果が得られることが明らかであり、このときデ
コーダ出力に現れるノイズのスペクトル分布をＮ（ｚ）
とすると、となる。

ここで、デコーダ30の補間回路32は、いわゆるエラー・
フラグ等を見ることによって、入力信号′（ｎ）のデ
ータが誤っていた場合に、そのワードのブロック内位置
に応じて、例えば、上記ブロックの先頭ワードのときに
は後値ホールド、最終ワードのときには前値ホールド、
これら以外の中間位置のワードのときには平均値補間を
行うような補間処置を施すものである。しかしながら、
このような補間処理を行っても、入力データに誤りがあ
る場合にはIIRディジタル・フィルタ１の演算途中にお
いてオーバーフロウが生じてしまうことがあり、このオ
ーバーフロウのため、例えば２の補数表示データの場合
の極性反転等の悪影響が生じてしまう。

このため、IIRフィルタ１の演算語長の上位側に余裕ビ
ットを付加するとともに、フィルタ出力をクリッピング
処理することが必要とされるわけであるが、本発明にお
いては、前述したように、IIRフィルタ１の帰還ループ
内、例えば加算器２と予測器３との間にクリッピング回
路４を挿入接続することにより、フィルタ内での演算語
長の上位側余裕ビット数を少なく抑えながら上記オーバ
ーフロウによる極性反転等の悪影響の防止を図ってい
る。

Ｇ−3. オーバーフロウの説明次に、伝送されたデータすなわちデコーダ30への入力デ
ータ′（ｎ）にエラーが生じた場合にどの程度のオー
バーフロウが発生するかを説明する。

ここで、エンコーダ10における上記選択モードの種類数
を３とし、これらの３種類の各モードに対応する上記差
分処理フィルタ26の互いに異なる３つの特性をそれぞれ
第３図の特性曲線A,B,Cに示すようなものとする。これ
らの曲線A,B,Cに示す特性は、エンコーダ10の差分処理
フィルタ26のシステム関数１−Ｐ（ｚ）をとし、サンプリング周波数_Ｓ＝37.8kHzとしたものに
相当する。これは、差分処理フィルタ26の予測器12に、
第１図の予測器３と同様な見かけ上２次のFIRディジタ
ル・フィルタ構成を用いる場合に、 A:α_１＝0,α_２＝０ B:α_１＝0.9375,α_２＝０ C:α_１＝1.796875,α_２＝−0.8125 のように各モードに応じて係数の組α₁,α_２を切換選択
することで容易に実現でき、Ａは入力されたPCMデータ
をそのまま出力するストレートPCMモードに、Ｂは１次
差分PCMモードに、またＣは２次差分PCMモードにそれぞ
れ対応する。これらの各特性のうちの最適フィルタ特性
の選択は、各モードに対応する３種類の差分処理フィル
タからの出力のそれぞれのブロック内最大絶対値（ピー
ク値）に対してそれぞれ重み付けのための係数を乗算
し、これらの係数が乗算された（重み付けされた）各モ
ードのブロック内ピーク値を予測・レンジ適応回路21に
て比較し、その値が最小となるモードを選択することに
より行われる。このときの上記重み付けのための各係数
として、例えば曲線ＡのストレートPCMモードに対して
１、曲線Ｂの１次差分PCMモードに対して約0.7、曲線Ｃ
の２次差分PCMモードに対して約2.0としたときの正弦波
入力に対する各モードの選択のされ方を第４図に示す。
この第４図において、上記ストレートPCMモードに対応
する特性曲線Ａの周波数レスポンスは、上記約0.7の重
み付けがなされることにより、約3dB程度下方（低レベ
ル側）に移動した曲線Ａ′となり、また、２次差分PCM
モードに対応する特性曲線Ｃについては、約2.0の重み
付けがされ、約6dB程度上方（高レベル側）に移動した
曲線Ｃ′となる。なお、１次差分PCMモードに対応する
特性曲線Ｂについては、重み付けがなされない（係数が
１）ため、元の曲線Ｂがそのまま用いられる。これらの
曲線Ａ′とＢ、およびＢとＣ′の各交点の周波数は、そ
れぞれ（ただし_Ｓはサンプリング周波数）となり、_Ｓ＝3
7.8kHzのときには、となる。予測・レンジ適応回路21においては、これらの
特性曲線Ａ′,B,C′のうちの最も低レベルのものを選択
するから、第４図の太線に示すように、入力信号の周波
数が低域からまでのときには曲線Ｃに対応する２次差分PCMモード選
択情報が出力され、までのときには曲線Ｂに対応する１次差分PCMモード選
択情報が出力され、以上のときはストレートPCMモード選択情報が出力され
る。

このように、正弦波入力の周波数に応じて最適フィルタ
が選択されるとき、エラーが最も大きくなり得るのはそ
のフィルタが選ばれる最高周波数の信号が入力されたと
きである。すなわち、第４図より、１次差分モードが選
択される最高の入力信号周波数はであり、２次差分モードが選択される最高の入力信号周
波数は_S/12である。この場合、入力信号のフルスケー
ル振幅を１とすると、入力周波数がで１次差分モードが選択されたとき振幅がに圧縮され、周波数_S/12で２次差分モードでは1/4に
圧縮される。そして、このときのサンプル値間最大落差
すなわちホールド補間による真値に対する誤差分は、振
幅に対してそれぞれ 1/2となる。したがって、フルスケール振幅１の入力に
対して、補間処理が行われることによって付加される最
大の誤差分は、となる。

次に、上記式のようなシステム関数がエンコーダ側の
差分処理フィルタ26においてそれぞれ選択されたときの
デコーダ側のIIRフィルタ１のシステム関数（あるいは
伝達関数）は、ストレートPCMモード選択時をF
₀（ｚ）、１次差分PCMモード選択時をF₁（ｚ）、２次差
分PCMモード選択時をF₂（ｚ）とするとき、となる。これらのうち、１次差分モードが選択されたと
きの上記F₁（ｚ）の特性を有するIIRフィルタ１のイン
パルス応答を第５図に示し、２次差分モードのときの上
記F₂（ｚ）のIIRフィルタ１のインパルス応答を第６図
に示す。すなわち、第５図の１次差分モードにおいて
は、１の単位サンプル入力に対して、IIRフィルタ１か
らの和分あるいは積分出力は単調に減少しており、第６
図の２次差分モードでは積分出力は3.61のピークを持つ
てから減少している。ここで、補間による真値からの誤
差分は、この誤差分に相当するインパルスが信号に重畳
されて入力されたものとみなすことができる。したがっ
て、エラー補間により付加された上記最大誤差分に応じ
て発生するインパルス応答のピーク値は、となり、これが１サンプルのコード・エラーによって引
き起こされるデコーダ出力での誤差のピーク値である。

以上の結果からは、演算語長としてMSBの上に更に１ビ
ット程度の余裕があればオーバーフロウによる悪影響を
防止できるようにも考えられるが、現実には連続的なコ
ード・エラーが発生することもあり、フィルタ入力とし
て例えばインターリーブ処理等によりある程度の間隔を
もってエラーが生じたデータが入力されたとしても、１
つのエラーに対するインパルス応答が０に収束する前に
次のエラー・データが入力され、インパルス応答が重畳
されることにより、誤差のピーク値がさらに増大するこ
とになる。実験的には、３％のランダム・エラーに対し
て上位側に２ビットの余裕をもたせることが必要であ
る。

ところで、第１図において、オーバーフロウの発生する
場所は加算器２（および９）であることから、加算器２
の直後にクリッピング回路４を設けることにより、遅延
素子5,6および乗算器7,8でのオーバーフロウ発生が無く
なる。したがって、これらの遅延素子5,6および乗算器
7,8についてMSBより上位側の余裕ビットは必要がなく、
加算器２（および９）についてのみ上位側に余裕をもっ
ていればオーバーフロウ発生による悪影響を防止でき
る。しかも、このとき必要とされる上位側余裕ビット
は、１サンプル・エラーでのオーバーフロウが高々6dB
未満であることより、毎回リミッタをかければ１ビット
の余裕で済む。また、クリッピング回路４を第１図の位
置に設けることにより、エラーからの復帰を早めること
ができる。

Ｇ−4. クリッピング処理の説明ここで、第１図の構成の場合に、クリッピング処理によ
るインパルス応答の変化の一例について第７図を参照し
ながら説明する。先ず第７図Ａは、上述した第６図に示
す単位インパルス入力時の本来の（クリッピングなし
の）インパルス応答を示しており、クリッピング回路４
により所定の（例えば２の）クリッピング・レベルCLで
のクリッピング処理が施されるものとする。ここで、前
述した従来の第19図のように出力側でクリッピング処理
を施す場合には、第７図Ａのクリップ・レベルCL以下の
波形がそのまま出力されるわけであるが、本発明の第１
図のように帰還ループ内でクリッピング処理が施される
場合には、最初にクリップ・レベルCLを越えた分に対応
する逆向きのインパルス（第７図Ｂの矢印部分）が付加
されることになるため、第７図Ｂに示すような上記逆向
きのインパルスおよびその応答が第７図Ａの波形に重畳
され（加え合せられ）、結果として第７図Ｃに示すよう
な出力が得られる。この第７図Ｃから明らかなように、
上記従来のクリッピング後の出力（第７図ＡのレベルCL
以下の波形に相当）に比べてエラー復帰時間が短縮され
ている。

次に、第８図ないし第11図は、１ワードおきに３ワード
のエラーが生じた場合の単位インパルス応答、すなわ
ち、順次1,0,1,0,1,0,0,0,…の入力があった場合のイン
パルス応答を示し、第８図は１次差分モードでクリッピ
ング処理なしの場合を、第９図は１次差分モードで帰還
ループ内でのクリッピング処理を施した場合を、第10図
は２次差分モードでクリッピング処理なしの場合を、第
11図は２次差分モードで帰還ループ内でのクリッピング
処理ありの場合をそれぞれ示している。なお、横軸は時
間順に従ったワード番号ｎ（ｎ＝0,1,2,…）としてい
る。

これらのうち、第10図と第11図の違いについて考察す
る。先ず、第19図に示すような従来例の場合には、第10
図のような応答に対し、フィルタ内部でオーバーフロウ
が発生しないようにMSBよりも上位側に少なくとも２ビ
ット程度の余裕をもたせて演算を行い、出力の時点で出
力レベルを例えばレベル２にクリップする。このとき、
ワード番号ｎが２から28までの出力が全てレベル２にク
リップされる。これに対して、本発明の第１図に示す構
成の場合には、レベル２を越えたサンプルを帰還ループ
内のクリッピング回路４でレベル２にクリップし、この
クリップされたレベル２のデータを出力およびフィルタ
内部に（遅延素子５に）送って帰還している。よって、
その応答は第11図のようになり、実際にレベル２でクリ
ップされた出力は、ワード番号ｎ＝2,3,4の３サンプル
だけとなる。このように、エラーからの復帰時間が大幅
に短縮されていることが明らかである。

次に、３％のランダム・エラーを含む入力に対する応答
の実測例を第12図ないし第15図に示す。第12図は0dB,2.
6kHzの入力により１次差分モードが選択されたときの出
力の波形を、第13図は同出力の周波数スペクトルをそれ
ぞれ示し、第14図は−6dB,2.6kHzの入力により２次差分
モードが選択されたときの出力の波形を、第15図は同出
力の周波数スペクトルをそれぞれ示している。これらの
各図において、Ａは第１図の構成を用いて帰還ループ内
で16ビット・フルのレベルでクリッピング処理した場合
を示し、Ｂは第19図の従来例のようにフィルタ内部の演
算語長に上位側２ビットの余裕をもたせ出力側でクリッ
ピング処理した場合を示し、Ｃはフィルタ内部の演算語
長に上位側の余裕をもたせずクリッピング処理もしない
場合を示している。

これらの第12図ないし第15図において、第12図Ｃおよび
第14図Ｃの出力波形には極性の反転が生じており、第13
図Ｃおよび第15図Ｃのスペクトルを見てもノイズ・レベ
ルが大きく、S/Nは約−2.4dBおよび約−6dB程度と悪い
ため、何らかのクリッピング処理が必要であることが明
らかである。

これに対して、第12図A,Bや第14図A,Bの出力波形には、
クリッピング処理による波形歪みが一部に生じているも
のの、極性反転のような悪影響は生じておらず、ノイズ
・レベルも第13図A,Bや第15図A,Bに示すように小さくな
っている。さらに、第12図のＡとＢや第14図のＡとＢを
比べると、いずれもＡの方がＢよりもエラーからの復帰
時間が早められており、聴感上のS/Nがより改善され
る。また、第13図のＡとＢとを比べると、Ａの方が低域
側ノイズが小さくなっており、実測S/Nも、Ｂの約−2ld
Bに比べてＡの約−23dBと改善されている。なお、第15
図A,BのS/Nは、共に約−12dBであるが、第14図A,Bから
も明らかなように、聴感上はＡの方がより好ましくなっ
ている。

Ｇ−5. 他の実施例ところで、本発明が適用されるデコーダ装置に用いられ
るディジタル・フィルタは、第１図の例に限定されず、
例えば第16図ないし第18図のような構成のフィルタにも
適用できる。

これらの第16図、第17図および第18図に示された各IIR
フィルタ41,42,43は、それぞれ1Dタイプ,2Dタイプおよ
び3Dタイプとも称されるものであり、各図において、M₁
〜M₅はそれぞれ係数α_１〜α_５を乗算する係数乗算器、
DLは単位遅延素子である。これらのIIRフィルタ41,42,4
3の伝達関数Ｈ（ｚ）はいずれも等しく、となる。これらのIIRフィルタ41,42,43に本発明を適用
するには、帰還ループ中にクリッピング回路を挿入接続
すればよいわけであるが、より好ましくは、オーバーフ
ロウの発生する場所の直後に配置するのがよい。

ここで、第17図に示す2DタイプIIRフィルタ42や第18図
に示す3DタイプIIRフィルタ43では、オーバーフロウ発
生部分はいずれもａ点の加算器である。よって、これら
の各ａ点の加算器の直後の各位置ｂにそれぞれクリッピ
ング回路51,52を挿入接続すればよい。このときのクリ
ッピング回路51,52としては、いずれも演算有効桁（例
えば16ビット）のフル・スケールでクリッピングするよ
うなものを用いれば、帰還路にオーバーフロウ・データ
が供給されることを防止すると同時に、各フィルタ42,4
3からの出力のオーバーフロウを防止でき、また加算器
のみに上位側１ビット程度（係数α₁,α_２等により定ま
る）の余裕をもたせるだけで充分実用的な動作が可能と
なる。

次に、第16図に示すIDタイプIIRフィルタ41の場合に
は、c,dの加算器においてオーバーフロウの発生する可
能性がある。よって、ｃ点においてエラー無しでも通常
起こり得る最大値（演算有効桁、例えば16ビットのフル
・スケールを超えることもある）にクリップするクリッ
ピング回路53を、ｃ点の加算器の直後のｅ点に挿入接続
するとともに、ｄ点の加算器の直後のｆ点には、演算有
効桁（例えば16ビット）のフル・スケールでクリップす
るクリッピング回路54を挿入接続すればよい。このと
き、乗算器M₁,M₂および単位遅延素子DLは、ｃ点の加算
器で生じ得る最大値までの上位側余裕ビットが必要であ
り、乗算器M₃〜M₅は、ｄ点での加算時の上位側余裕が必
要である。

この他、本発明は上記実施例のみに限定されず、例えば
３次以上のIIRディジタル・フィルタに適用することも
可能である。

H.発明の効果本発明に係るデコーダ装置によれば、ディジタル・フィ
ルタ回路の帰還ループ中にクリッピング回路を挿入接続
することにより、演算語長の上位側余裕ビットを低減し
ながら有効なクリッピング処理が行え、オーバーフロウ
による極性反転等の悪影響を防止できるのみならず、エ
ラーからの回復時間を早めることができる。また、上記
帰還ループ中のオーバーフロウの生じ得る部分としての
加算器等の直後に有効桁のフル・スケールでクリップす
るクリッピング回路を挿入接続することにより、略演算
有効桁分のビット数の単位遅延素子や係数乗算器を用い
ることが可能となり、上位側余裕ビット数を大幅に低減
できるのみならず、フィルタ出力に対するクリッピング
処理も同時に行える。さらに、このようなIIRディジタ
ル・フィルタをビット・レート・リダクション・システ
ムのデコーダ側に設けることにより、該デコーダの構成
が簡略化でき、優れた品質のデコード出力を得ることが
できる。またさらに、補間による実際のデータとの誤差
がIIRフィルタにより増幅されることが防止でき、優れ
た品質のデコード出力を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
該実施例を用いて成るビット・レート・リダクション・
システムの全体構成を示すブロック図、第３図は第２図
のエンコーダ側の差分処理フィルタの周波数特性を示す
グラフ、第４図は最適フィルタの選択動作例を説明する
ためのグラフ、第５図ないし第７図は単位インパルス入
力に対する応答を示すグラフ、第８図ないし第11図は1,
0,1,0,1,0,0,0,…入力に対する応答を示すグラフ、第12
図および第14図はIIRディジタル・フィルタの出力波形
を示すグラフ、第13図および第15図はIIRフィルタ出力
の周波数スペクトルを示すグラフ、第16図ないし第18図
はそれぞれ異なる他の実施例を示すグラフ、第19図は従
来例を示すブロック図である。 1,41,42,43……IIRディジタル・フィルタ２……加算器３……予測器 4,51,52,53,54……クリッピング回路 10……エンコーダ 30……デコーダ

Claims

【特許請求の範囲】

【請求項１】伝送されたディジタルデータに対して補間
処理を行う補間手段と、上記補間手段の出力が供給されると共に、帰還ループ内
の加算手段の直後にクリッピング回路が挿入接続された
IIR型ディジタル・フィルタ回路とを有して成るデコーダ装置。