JPS6039925A - 制御デ−タ伝送回路 - Google Patents
制御デ−タ伝送回路Info
- Publication number
- JPS6039925A JPS6039925A JP14901183A JP14901183A JPS6039925A JP S6039925 A JPS6039925 A JP S6039925A JP 14901183 A JP14901183 A JP 14901183A JP 14901183 A JP14901183 A JP 14901183A JP S6039925 A JPS6039925 A JP S6039925A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- memory
- converted
- transmission circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Selective Calling Equipment (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ伝送回路に関し、特にアナログの制御デ
ータをデジタルデータに変換して伝送するデータ伝送回
路に関する。
ータをデジタルデータに変換して伝送するデータ伝送回
路に関する。
複数のアナログデータで制御されるデジタル機器がある
場合それぞれのアナログデータはデジタルデータに変換
する必要がある。また被制御機器がアナログ系場合でも
操作部と本体が離れた場所にあるときは一度デジタルデ
ータに変換した方が有利である。この種の従来例として
第１図に示すものがある。これは複数のアナログ人力Ｉ
ｌ〜Ｉｎをアドレス発生器１１Ｃ従ってマルチプレクサ
１１で時分割で切替え、Ａ／Ｉ）コンバーター１２で順
次Ａ／Ｄ変換を行い、制御データとデータを区別するア
ドレス及びタイミングパルスを送り出している。この場
合、操作部と本体が離れているときは接続数が多く、系
統が増えた場合、ケーブルの取扱が不便であり、又は布
線スペースの大きくなる等の問題がある。
場合それぞれのアナログデータはデジタルデータに変換
する必要がある。また被制御機器がアナログ系場合でも
操作部と本体が離れた場所にあるときは一度デジタルデ
ータに変換した方が有利である。この種の従来例として
第１図に示すものがある。これは複数のアナログ人力Ｉ
ｌ〜Ｉｎをアドレス発生器１１Ｃ従ってマルチプレクサ
１１で時分割で切替え、Ａ／Ｉ）コンバーター１２で順
次Ａ／Ｄ変換を行い、制御データとデータを区別するア
ドレス及びタイミングパルスを送り出している。この場
合、操作部と本体が離れているときは接続数が多く、系
統が増えた場合、ケーブルの取扱が不便であり、又は布
線スペースの大きくなる等の問題がある。
第１図の従来例の問題を解決した従来例が第２図である
。第２図では第１図と同様にマルチプレクサ−２１、Ａ
／Ｄコンバーター２２により時分割でＡ／Ｄ変換した後
、バッファメモリー２４に蓄えてパラレルシリアル変換
器２５でシリアルデータに変換したあと送シ、受は側で
こ′ｔ１−をシリアル−パラレル変換器２７でパラレル
データに戻し、デコーダ２６でデータとアドレス、タイ
ミングパルスに変換する。タイミング発生回路２６は各
部の処理のタイミングを決めるものである。尚、アドレ
ス発生器２３は第１図のアドレス発生器１３に対応する
ものである。第２図によれば／リアルバスで接続される
ので接続数が少なくケーブルもかさばらず取扱も比較的
容易であるが、シリアル伝送の為、パラレルの時に比べ
、データのビット数に比例して時間がかかり、ビット数
が多い場合、データ量が多い場合に伝送時間が問題とな
る。又、第１図、第２図に共通した問題として、アナロ
グデータをＡ／Ｄ変換する為、入力のアナログ信号にノ
イズがある場合やわずかな変動がある場合、デジタルデ
ータでは下位に近いビットが変動し、不連続な変化とし
て目立つことがある。
。第２図では第１図と同様にマルチプレクサ−２１、Ａ
／Ｄコンバーター２２により時分割でＡ／Ｄ変換した後
、バッファメモリー２４に蓄えてパラレルシリアル変換
器２５でシリアルデータに変換したあと送シ、受は側で
こ′ｔ１−をシリアル−パラレル変換器２７でパラレル
データに戻し、デコーダ２６でデータとアドレス、タイ
ミングパルスに変換する。タイミング発生回路２６は各
部の処理のタイミングを決めるものである。尚、アドレ
ス発生器２３は第１図のアドレス発生器１３に対応する
ものである。第２図によれば／リアルバスで接続される
ので接続数が少なくケーブルもかさばらず取扱も比較的
容易であるが、シリアル伝送の為、パラレルの時に比べ
、データのビット数に比例して時間がかかり、ビット数
が多い場合、データ量が多い場合に伝送時間が問題とな
る。又、第１図、第２図に共通した問題として、アナロ
グデータをＡ／Ｄ変換する為、入力のアナログ信号にノ
イズがある場合やわずかな変動がある場合、デジタルデ
ータでは下位に近いビットが変動し、不連続な変化とし
て目立つことがある。
したがって、本発明の目的は、従来の欠点を除き、接続
数が少なく、伝送時間も短かく、更に微妙な変化によシ
影響を受けない制御データ伝送回路を提供することであ
る。
数が少なく、伝送時間も短かく、更に微妙な変化によシ
影響を受けない制御データ伝送回路を提供することであ
る。
本発明によれば、複数のアナログデータを時分割でＡ／
Ｄ変換したデータにヒステリシス幅を加算したもの及び
減算したものと、前に記憶している旧データとをそれぞ
れ比較し、旧データに対しヒステリシス幅以上に変化し
たかどうかと変化の方向とに応じて旧データの更新を行
うと同時に、バッファメモリーに更新さ扛たデータのみ
を収集し、シリアルデータとして送り、受端でパラレル
の制御データとアドレス及びタイミングパルスに分解す
ることにより、接続数の少なく、伝送時間も短かく、か
つ、アナログデータのノイズ、微妙な変化が目立たない
制御データ伝送回路が得られる。
Ｄ変換したデータにヒステリシス幅を加算したもの及び
減算したものと、前に記憶している旧データとをそれぞ
れ比較し、旧データに対しヒステリシス幅以上に変化し
たかどうかと変化の方向とに応じて旧データの更新を行
うと同時に、バッファメモリーに更新さ扛たデータのみ
を収集し、シリアルデータとして送り、受端でパラレル
の制御データとアドレス及びタイミングパルスに分解す
ることにより、接続数の少なく、伝送時間も短かく、か
つ、アナログデータのノイズ、微妙な変化が目立たない
制御データ伝送回路が得られる。
次に第３図に示す本発明の一実施例を用いて、本発明の
詳細な説明する。図でアナログ入力Ｉｌ〜Ｉｎ１ｄマル
チプレクサ−３１で第２のアドレス発生器３５のアドレ
スに従い順次切替えられてＡ／Ｄコンバーター３２に入
り、第２のアドレス発生器３５からのタイミングパルス
によりＡ／Ｄ変換されそれぞれのアドレスに従って第１
のデータメモリー３４に記憶される。第１のデータメモ
リー３４に記憶された各データＡＤＴｎ（ｎはアナログ
データに対応するアドレス）は第１のアドレス発生器３
３のアドレスにより読出され、加算器４４と減算器４５
によりヒステリシス幅データαがそれぞれ加算、減算さ
れる。加算器４４と減算器４５で加減算されたデータは
、第１の比較器３７．第２の比較器３８により第２のデ
ータメモリー３６に記憶されている旧データＰＤＴｎと
比較されＰＤＴｎ）ＡＤＴｎ十αならばＡＤＴｎ＋ａ、
ＰＤＴｎ（ＡＤＴｎ−αならばＡＤＴｎ−αがデータセ
レクタ３９に出力されて新しくＰＤＴｎとして第２のデ
ータメモリーへ書き込まれると同時にバッファメモリー
４０にアドレスと共に書き込まれる。ＡＤＴｎ−ｔ１≦
ＰＤＴｎ≦ＡＤＴｎ十αのときは第２のデータメモリー
３６のデータ更新もバッファメモリー４０への書込みも
行なわれない。したがってアナログデータ■１〜Ｉｎの
うちヒステリ７ス幅を越える変化をしたものだけがそれ
ぞれバッファメモリー４０に蓄えられｐ−ｓ（パラレル
−シリアル）変換器４１全通して送シ出される。アナロ
グデータ■ｌ〜Ｉｎで同時に変化する数は通常限られて
いるため、シリアル伝送でも比較的短かい時間で伝送で
きることになる。Ｐ−８変換器４１からのデータけ８−
Ｐ変換器４２でパラレルに変換され、デコーダー４３に
より制御データ、データを区別するアドレスと、それぞ
れのデータをふりわけるためのタイミングパルスに分解
される。タイミング発生回路４７は各部の処理を順序よ
く行うためのタイミングパルスを各部へ送っている。
詳細な説明する。図でアナログ入力Ｉｌ〜Ｉｎ１ｄマル
チプレクサ−３１で第２のアドレス発生器３５のアドレ
スに従い順次切替えられてＡ／Ｄコンバーター３２に入
り、第２のアドレス発生器３５からのタイミングパルス
によりＡ／Ｄ変換されそれぞれのアドレスに従って第１
のデータメモリー３４に記憶される。第１のデータメモ
リー３４に記憶された各データＡＤＴｎ（ｎはアナログ
データに対応するアドレス）は第１のアドレス発生器３
３のアドレスにより読出され、加算器４４と減算器４５
によりヒステリシス幅データαがそれぞれ加算、減算さ
れる。加算器４４と減算器４５で加減算されたデータは
、第１の比較器３７．第２の比較器３８により第２のデ
ータメモリー３６に記憶されている旧データＰＤＴｎと
比較されＰＤＴｎ）ＡＤＴｎ十αならばＡＤＴｎ＋ａ、
ＰＤＴｎ（ＡＤＴｎ−αならばＡＤＴｎ−αがデータセ
レクタ３９に出力されて新しくＰＤＴｎとして第２のデ
ータメモリーへ書き込まれると同時にバッファメモリー
４０にアドレスと共に書き込まれる。ＡＤＴｎ−ｔ１≦
ＰＤＴｎ≦ＡＤＴｎ十αのときは第２のデータメモリー
３６のデータ更新もバッファメモリー４０への書込みも
行なわれない。したがってアナログデータ■１〜Ｉｎの
うちヒステリ７ス幅を越える変化をしたものだけがそれ
ぞれバッファメモリー４０に蓄えられｐ−ｓ（パラレル
−シリアル）変換器４１全通して送シ出される。アナロ
グデータ■ｌ〜Ｉｎで同時に変化する数は通常限られて
いるため、シリアル伝送でも比較的短かい時間で伝送で
きることになる。Ｐ−８変換器４１からのデータけ８−
Ｐ変換器４２でパラレルに変換され、デコーダー４３に
より制御データ、データを区別するアドレスと、それぞ
れのデータをふりわけるためのタイミングパルスに分解
される。タイミング発生回路４７は各部の処理を順序よ
く行うためのタイミングパルスを各部へ送っている。
本発明によれば以上説明したようにアナログデータをＡ
／Ｄ変換し旧データに対しヒステリシス幅を越える変化
したデータのみ全シリアル伝送すると共に、そのデータ
を旧データとしてメモリーに格納することにより、接続
数の少なく、伝送時間が短かく、かつ入力アナログデー
タのノイズや微少変化に影響されないデータ伝送回路を
構成することができる。
／Ｄ変換し旧データに対しヒステリシス幅を越える変化
したデータのみ全シリアル伝送すると共に、そのデータ
を旧データとしてメモリーに格納することにより、接続
数の少なく、伝送時間が短かく、かつ入力アナログデー
タのノイズや微少変化に影響されないデータ伝送回路を
構成することができる。
第１図、第２図は従来例を示すブロック図、第３図は本
発明の一実施例を示すブロック図である。 代理人 弁理士 内 原 晋 ・：１、ｊ、、−５−−
′ ’Ｍ Ｈｈ
発明の一実施例を示すブロック図である。 代理人 弁理士 内 原 晋 ・：１、ｊ、、−５−−
′ ’Ｍ Ｈｈ
Claims (1)
- 複数のアナログ入力全時分割でデジタルデータに変換す
る手段と：前記デジタルデータとヒステリシス幅の和及
び前記デジタルデータとヒステリシス幅の差を一時記憶
されている更新前のデータとそれぞれ比較した結果によ
り、前記更新前のデータを前記デジタルデータとヒステ
リ７ス幅の和、又は前記デジタルデータとヒステリシス
幅の差に更新するか、又は前記更新前のデータをそのま
ま残すかを選択する手段と：前記比較の結果により、前
記更新されたデータのみを格納するバックアメモリ−と
：前記バッファメモリーの出力をパラレルシリアル変換
してシリアルにて送り出す伝送手段とを具備することを
特徴とする制御データ伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14901183A JPS6039925A (ja) | 1983-08-15 | 1983-08-15 | 制御デ−タ伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14901183A JPS6039925A (ja) | 1983-08-15 | 1983-08-15 | 制御デ−タ伝送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6039925A true JPS6039925A (ja) | 1985-03-02 |
Family
ID=15465718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14901183A Pending JPS6039925A (ja) | 1983-08-15 | 1983-08-15 | 制御デ−タ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0440019A (ja) * | 1990-06-04 | 1992-02-10 | Sharp Corp | アナログ―デジタル変換装置 |
-
1983
- 1983-08-15 JP JP14901183A patent/JPS6039925A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0440019A (ja) * | 1990-06-04 | 1992-02-10 | Sharp Corp | アナログ―デジタル変換装置 |
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