TWI782637B - 增量型類比數位轉換器與使用其的電路系統 - Google Patents

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Abstract

本發明實施例提供一種增量型類比數位轉換器，其記憶性的第一級非延遲元件收到的第二重置信號的結束時點(由邏輯真變成邏輯偽)相較於其他元件收到的第一重置信號的結束時點多出一個以上的時脈周期(即，記憶性的第一級非延遲元件的重置時間較其他元件來得久)，以藉此避免記憶性的第一級非延遲元件的輸出會有過衝或突波。本發明的增量型類比數位轉換器能夠在內部元件有低電壓擺幅限制的情況下，仍維持不錯的信號雜訊失真比。

Description

增量型類比數位轉換器與使用其的電路系統
本發明涉及一種增量型類比數位轉換器，且特別是一種在重置時能夠減少第一級積分器之過衝(overshoot)或突波(spike)的增量型類比數位轉換器，以及一種使用前述增量型類比數位轉換器的電路系統(例如，用於感測或監控環境的電路系統)。
增量型類比數位轉換器(Incremental ADC，簡稱I-ADC)是累加差異類比數位轉換器(Sigma-Delta ADC，簡稱為SD-ADC)的一個分支，其主要應用在低頻高精度領域。由於具有過採樣特性，因此在相同解析度下，電路元件的匹配和線性要求沒有像奈奎斯特速率(Nyquist Rate)同類產品那樣需要被增強。
儘管I-ADC的結構與SD-ADC類似，但是I-ADC的轉換可能是一對一的關係，而不取決於SD-ADC的先前結果，亦即，這方面更像是奈奎斯特速率ADC。由於I-ADC在環路內至少有一個積分器，故積分器和其之後的數位濾波器是記憶性元件，因此應在每次開始轉換之前將其數值清除，亦即，在每一次將類比信號轉換為數位信號後，在轉換下一筆的類比信號前，需要進行重置的動作，以將積分器和其之後的數位濾波器的值清除。
請參照圖1，現有技術的I-ADC 1包括第一級積分器模塊11、權重加法器模塊12、14、第二級積分器模塊13、限幅器(limiter)15、量化器16、反饋 器模塊17與權重減法器模塊18。權重減法器模塊18將類比輸入信號VA與反饋器模塊17產生的反饋信號VF進行權重相減，產生信號V0給第一級積分器模塊11。第一級積分器模塊11對信號V0進行積分，並產生信號V1。權重加法器模塊12將信號V1與類比輸入信號VA進行權重相加，並產生信號V2給第二級積分器模塊13。第二級積分器模塊13對信號V2進行積分，並產生信號V3。權重加法器模塊14將信號V1、V3、類比輸入信號VA進行權重相加，並產生信號V4給限幅器15。限幅器15對信號V4進行限幅，並產生信號V5。量化器16為信號V5進行量化，以產生數位輸出信號VD。反饋器模塊17接收數位輸出信號VD，並產生反饋信號VF，其中反饋信號VF為根據數位輸出信號VD產生的延遲信號。
請參照圖1與圖2，I-ADC 1在將一筆類比輸入信號VA進行類比數位轉換時，需要花費多個時脈周期進行積分後，才會輸出最後的數位輸出信號VD。在將目前的類比輸入信號VA進行類比數位轉換後，要對下一筆類比輸入信號VA進行類比數位轉換時，則需要花費多個時脈周期將I-ADC 1中的記憶性元件進行重置，以清除記憶性元件的數值。
請參照圖1與圖3，第一重置信號RST直接被第一級積分器模塊11、第二級積分器模塊13與反饋器模塊17接收，並用於重置第一級積分器模塊11、第二級積分器模塊13與反饋器模塊17。由於第一級積分器模塊11、第二級積分器模塊13為非延遲元件，但是反饋器模塊17為延遲元件，因此，在重置過程的第一個時脈周期時，第一級積分器模塊11產生的信號V1僅是積分類比輸入信號VA的結果，而沒有包括積分反饋信號VF(附註：反饋信號VF被重置為0)的結果，故信號V1會有過衝或突波31。
I-ADC 1雖然僅要經過連續的幾個時脈周期便能恢復過衝，且不見得會影響I-ADC 1的最終性能。不過，如果I-ADC 1的內部擺幅受到實際電路的限制，則信號雜訊失真比(SNDR)將降低。特別是在有低電壓擺幅的情況下， 例如，以圖1的I-ADC 1為例，無限制擺幅的情況下，SNDR可達95.5dB，但在擺動極限為正負0.8伏特的情況下，SNDR只有83dB，且將數位輸出信號VD進行快速傅立葉轉換(FFT)後，可以看出諧波失真非常明顯。
根據本發明之目的，本發明實施例提出一種增量型類比數位轉換器(I-ADC)，其包括轉換電路與重置信號處理模塊。轉換電路用於實現增量型類比數位轉換，並包括複數個積分器模塊與反饋器模塊。重置信號處理模塊電性連接所述轉換電路，用於接收第一重置信號，並根據所述第一重置信號產生第二重置信號，其中所述第一重置信號與所述第二重置信號的啟動時點相同，但所述第二重置信號的結束時點較所述第一重置信號的結束時點多出了一個以上的時脈周期。所述複數個積分器模塊中的第一級積分器模塊被所述第二重置信號重置，以及所述複數個積分器模塊的其他級積分器模塊與所述反饋器模塊被所述第一重置信號重置。
根據本發明之目的，本發明實施例提出一種增量型類比數位轉換器(I-ADC)，其包括用於實現增量型類比數位轉換的轉換電路與重置信號處理模塊。轉換電路包括複數個記憶性元件，所述多個個記憶性元件包含記憶性的第一級非延遲元件。重置信號處理模塊用於接收來第一重置信號，並根據所述第一重置信號產生第二重置信號，其中所述第一重置信號與所述第二重置信號的啟動時點相同，但所述第二重置信號的結束時點較所述第一重置信號的結束時點多出了一個以上的時脈周期。所述記憶性的第一級非延遲元件被所述第二重置信號重置，以及所述其他記憶性元件被所述第一重置信號重置。
根據本發明之目的，本發明實施例提出一種電路系統，其包括信號獲取裝置、前述的I-ADC與處理裝置，其中所述I-ADC電性連接所述信號獲取裝置與處理裝置。
綜上所述，本發明實施例提供的增量型類比數位轉換器在重置後，第一級積分器模塊(記憶性的第一級非延遲元件)不會有過衝或突波，因此，可以在內部擺幅有限制的情況下，仍可以維持不錯的SNDR。
為了進一步理解本發明的技術、手段和效果，可以參考以下詳細描述和附圖，從而可以徹底和具體地理解本發明的目的、特徵和概念。然而，以下詳細描述和附圖僅用於參考和說明本發明的實現方式，其並非用於限制本發明。
1、2:增量型類比數位轉換器
11:第一級積分器模塊
111、131、171:開關
112、132、172、191:轉移函數單元
113、123、15:限幅器
12、14:權重加法器模塊
121、122、141~143、181、183:放大器
123、144:加法器
13:第二級積分器模塊
16:量化器
17:反饋器模塊
18:權重減法器模塊
181:減法器
19:重置信號處理模塊
192:OR閘
31:過衝或突波
RST:第一重置信號
RST’:第二重置信號
TRST、TRST’:工作期間
V0~V5:信號
VA:類比輸入信號
VD:數位輸出信號
VF:反饋信號
提供的附圖用以使本發明所屬技術領域具有通常知識者可以進一步理解本發明，並且被併入與構成本發明之說明書的一部分。附圖示出了本發明的示範實施例，並且用以與本發明之說明書一起用於解釋本發明的原理。
圖1是現有技術之I-ADC之功能方塊的示意圖。
圖2是I-ADC之操作狀態的示意圖。
圖3是現有技術之I-ADC之信號波形的示意圖。
圖4是本發明實施例的I-ADC之功能方塊的示意圖。
圖5是本發明實施例的I-ADC之第一級積分器模塊收到之第二重置信號與I-ADC之第一重置信號之信號波形之示意圖。
圖6是本發明實施例的I-ADC之信號波形的示意圖。
現在將詳細參考本發明的示範實施例，其示範實施例會在附圖中被繪示出。在可能的情況下，在附圖和說明書中使用相同的元件符號來指代相同或相似的部件。另外，示範實施例的做法僅是本發明之設計概念的實現方式之一，下述的該等示範皆非用於限定本發明。
本發明實施例提供一種增量型類比數位轉換器，其記憶性的第一級非延遲元件收到的第二重置信號的結束時點(由邏輯真變成邏輯偽)相較於其他元件收到的第一重置信號的結束時點多出一個以上的時脈周期，以藉此避免憶性的第一級非延遲元件的輸出會有過衝或突波，故本發明的增量型類比數位轉換器能夠在內部元件有低電壓擺幅限制的情況下，仍可維持不錯的SNDR。
具體地，相較於先前技術，本發明實施例的增量型類比數位轉換器額外地具有重置信號處理模塊，重置信號處理模塊將第一重置信號進行處理，以產生第二重置信號，其中第一重置信號與第二重置信號的啟動時點(由邏輯偽變為邏輯真的時點)相同，但第二重置信號的結束時點較第一重置信號的結束時點多出了一個以上的時脈周期。
簡單地說，增量型類比數位轉換器可能包括轉換電路與重置信號處理模塊，其中轉換電路用於實現增量型類比數位轉換，且轉換電路中的記憶性的第一級非延遲元件使用第二重置信號進行重置，轉換電路中其他需要重置的的記憶性元件則是使用第二重置信號進行重置。轉換電路用於實現增量型類比數位轉換時，其可以是一個具有兩級以上之積分器模塊與反饋器模塊的增量型類比數位轉換器。
請參照圖4，本發明實施例的增量型類比數位轉換器2包括第一級積分器模塊11、權重加法器模塊12、14、第二級積分器模塊13、限幅器15、量化器16、反饋器模塊17、權重減法器模塊18與重置信號處理模塊19，其中除了重置信號處理模塊19外，上述構成轉換電路中的多個硬體元件可分為非延遲元件與 延遲元件，其中部分非延遲元件具有記憶性，故需要在完成一次類比數位轉換後，進行重置，記憶性的非延遲元件包括第一級積分器模塊11、第二級積分器模塊13與反饋器模塊17，其中第一級積分器模塊11為記憶性的第一級非延遲元件。
第一級積分器模塊11電性連接權重減法器模塊18、重置信號處理模塊19與權重加法器模塊12。第二級積分器模塊13電性連接權重加法器模塊12、14。權重加法器模塊14還電性連接第一級積分器模塊11與限幅器15。量化器16電性連接限幅器15與反饋器模塊17，以及反饋器模塊17電性連接權重減法器模塊18。
權重減法器模塊18將類比輸入信號VA與反饋器模塊17產生的反饋信號進行權重相減，以產生信號V0給第一級積分器模塊11。進一步地，權重減法器模塊18由兩放大器182、183與減法器181構成，其中減法器181電性連接放大器182、183與第一級積分器模塊11。放大器182、183分別放大類比輸入信號VA與反饋信號VF，減法器181則將放大的類比輸入信號VA與反饋信號VF相減，以產生信號V0，亦即V0[n]=a1*VA[n]-a2*VF[n]，其中a1與a2分別為放大器182、183的增益，n為離散時間值，例如，"n=x"表示目前時點為第x個時脈周期。另外，VF為數位輸出信號VD的延遲信號，例如，VF[n]=VD[n-1]。
第一級積分器模塊11對信號V0進行積分，並產生信號V1。進一步地，第一級積分器模塊11包括開關111、轉移函數單元112與限幅器113，其中開關111電性連接重置信號處理模塊19與權重減法器模塊18，轉移函數單元112電性連接開關111與限幅器113，以及限幅器113電性連接權重加法器模塊12。開關111接收信號V0、0與第二重置信號RST’，並根據第二重置信號RST’是否為邏輯真或邏輯偽，輸出信號V0或0給轉移函數單元112，其中第二重置信號RST’為邏輯真的時候，輸出信號0，否則則輸出V0。轉移函數單元112的轉移函數為z/(z-1)，以藉此將輸出信號V0進行積分，轉移函數單元112還接收第二重置信號RST’， 以在第二重置信號RST’為邏輯真的時候，被重置。限幅器113則將轉移函數單元112的輸出進行限幅，以產生信號V1。另外，由於轉移函數單元112的轉移函數為z/(z-1)，故第一級積分器模塊11為I-ADC 2之記憶性的非延遲元件，且是至少一個非延遲元件中之記憶性的第一級非延遲元件。
權重加法器模塊12將信號V1與類比輸入信號VA進行權重相加，並產生信號V2給第二級積分器模塊13。進一步地，權重減法器模塊12由兩放大器121、122與加法器123構成，其中加法器123電性連接放大器121、122與第二級積分器模塊13。放大器121、122分別放大信號V1與類比輸入信號VA，加法器123則將放大的信號V1與類比輸入信號VA相加，以產生信號V2，亦即V2[n]=a3*V1[n]-a4*VA[n]，其中a3與a4分別為放大器121、123的增益。
第二級積分器模塊13對信號V2進行積分，並產生信號V3。進一步地，第二級積分器模塊13包括開關131、轉移函數單元132與限幅器133，其中開關131電性連接權重加法器模塊12，轉移函數單元132電性連接開關131與限幅器133，以及限幅器133電性連接權重加法器模塊14。開關131接收信號V2、0與第一重置信號RST，並根據第一重置信號RST是否為邏輯真或邏輯偽，輸出信號V2或0給轉移函數單元132，其中第一重置信號RST為邏輯真的時候，輸出信號0，否則則輸出V2。轉移函數單元132的轉移函數為z/(z-1)，以藉此將輸出信號V2進行積分，轉移函數單元132還接收第一重置信號RST，以在第一重置信號RST為邏輯真的時候，被重置。限幅器133則將轉移函數單元132的輸出進行限幅，以產生信號V3。由於轉移函數單元112的轉移函數為z/(z-1)，故第二級積分器模塊11為I-ADC 2的非延遲元件，且是至少一個非延遲元件中的第二級非延遲元件。在此請注意，轉移函數單元112的轉移函數為z/(z-1)也可以變更為1/(z-1)，使得第二級積分器模塊11為I-ADC 2的延遲元件。
權重加法器模塊14將信號V1、V3、類比輸入信號VA進行權重相加，並產生信號V4給限幅器15。進一步地，權重減法器模塊14由三個放大器141~143與加法器143構成，其中加法器143電性連接放大器141~143與限幅器15。放大器141~143分別放大信號V3、類比輸入信號VA與信號V1，加法器143則將放大的信號V1、V3與類比輸入信號VA相加，以產生信號V4，亦即V4[n]=a5*V3[n]+a6*VA[n]+a7*V1[n]，其中a5~a7分別為放大器141~143的增益。
限幅器15對信號V4進行限幅，並產生信號V5。量化器16為信號V5進行量化，以產生數位輸出信號VD，其中量化器16例如為3位元的量化器，或者更多位元，且本發明不以此為限制。反饋器模塊17接收數位輸出信號VD，並產生反饋信號VF，其中反饋信號VF惟根據數位輸出信號VD產生的延遲信號。進一步地，反饋器模塊17包括開關171與轉移函數單元172，其中開關171電性連接量化器16，且轉移函數單元172電性連接開關171與權重減法器模塊18。開關171接收信號VD、0與第一重置信號RST，並根據第一重置信號RST是否為邏輯真或邏輯偽，輸出信號VD或0給轉移函數單元172，其中第一重置信號RST為邏輯真的時候，輸出信號0，否則則輸出VD。轉移函數單元172的轉移函數為1/z，以藉此將輸出信號VD延遲一個時脈周期(VF[n]=VD[n-1])，以產生反饋信號VF，轉移函數單元132還接收第一重置信號RST，以在第一重置信號RST為邏輯真的時候，被重置。
重置信號處理模塊19接收第一重置信號RST，並產生第二重置信號RST’，其中第一重置信號RST與第二重置信號的啟動時點RST’(由邏輯偽變為邏輯真的時點)相同，但第二重置信號RST’的結束時點較第一重置信號RST的結束時點多出了一個以上的時脈周期。進一步地，重置信號處理模塊19包括轉移函數單元191與包括OR閘192，其中轉移函數單元191電性連接OR閘192，以及OR 閘192電性連接第一級積分器模塊11。於此實施例中，轉移函數單元191的轉移函數為(1/z)，故會將第一重置信號RST延遲一個時脈周期後輸出給OR閘192。OR閘192對第一重置信號RST與延遲一個時脈周期的第一重置信號RST進行OR運算，以產生第二重置信號RST’，因此，第二重置信號RST’的結束時點較第一重置信號RST的結束時點多出了一個的時脈周期。
在此請注意，雖然上面的例子是以兩級積分器模塊的I-ADC 2進行說明，但本發明不限制於此。在其他實施例中，用於I-ADC功能的轉換電路可以包括三級積分器模塊或更多級的三級積分器模塊，且根據本發明的發明概念，第一級積分器模塊使用第二重置信號RST’來重置，而第二級到最後一級的積分器模塊與反饋器模塊則使用第一重置信號RST來重置。簡單地說，在重置階段中，第二級到最後一級的積分器模塊與反饋器模塊的重置時間較第一級積分器模塊的重置時間少了至少一個時脈週期。
請同時參照圖4與圖5，於圖5中，透過重置信號處理模塊19的作用，第一重置信號RST的工作期間為m個時脈周期，以及第二重置信號RST’的工作期間為k個時脈周期，其中k、m為整數，且k>m。再者，以圖4的實施例之作法，k=m+1。請同時參照圖4與圖6，由於第二重置信號RST’的工作期間TRST’為k個時脈周期，第一重置信號RST的工作期間TRST為m個時脈周期，且第一級積分器模組11是使用第二重置信號RST’進行重置，因此，第一級積分器模組11在重置結束後積分信號V0所產生的信號V1不會有過衝或突波。如此，I-ADC 2在內部元件的電壓擺幅有限制下，也能維持不錯的SNDR。
另外，本發明實施例還提供一種電路系統，所述電路系統包括信號獲取裝置、增量型類比數位轉換器與處理裝置，其中增量型類比數位轉換器電性連接信號獲取裝置與處理裝置。信號獲取裝置例如是各個種類型的感測器或量測設備，但不以此為限制，信號獲取裝置用於產生類比輸入信號給增量型類比 數位轉換器。增量型類比數位轉換器的實現如前面所述，且增量型類比數位轉換器用來將類比輸入信號轉換為數位輸出信號。數位輸出信號被處理裝置接收，並進行處理，例如，輸出、運算或分析數位輸出信號，但本發明不以此為限制。
綜合以上所述，本發明實施例提供一種增量型類比數位轉換器，其重置記憶性的第一級非延遲元件的時間會較重置其他記憶性的元件的時間來得久，因此可以避免記憶性的第一級非延遲元件在完成重置後，會有過衝或突波的發生，如此，在內部元件的電壓擺幅有限制下，本發明實施例的增量型類比數位轉換器也能維持不錯的SNDR。
應當理解，本文描述的示例和實施例僅用於說明目的，並且鑑於其的各種修改或改變將被建議給本領域技術人員，並且將被包括在本申請的精神和範圍以及所附權利要求的範圍之內。
2:增量型類比數位轉換器
11:第一級積分器模塊
111、131、171:開關
112、132、172、191:轉移函數單元
113、123、15:限幅器
12、14:權重加法器模塊
121、122、141~143、181、183:放大器
123、144:加法器
13:第二級積分器模塊
16:量化器
17:反饋器模塊
18:權重減法器模塊
181:減法器
19:重置信號處理模塊
192:OR閘
31:過衝或突波
RST:第一重置信號
RST’:第二重置信號
V0~V5:信號
VA:類比輸入信號
VD:數位輸出信號
VF:反饋信號

Claims (10)

  1. 一種增量型類比數位轉換器(I-ADC)，包括：轉換電路，用於實現增量型類比數位轉換，包括複數個積分器模塊與反饋器模塊；以及重置信號處理模塊，用以接收第一重置信號，並根據所述第一重置信號產生第二重置信號，其中所述第一重置信號與所述第二重置信號的啟動時點相同，但所述第二重置信號的結束時點較所述第一重置信號的結束時點多出了一個以上的時脈周期；其中所述複數個積分器模塊中的第一級積分器模塊被所述第二重置信號重置，以及所述複數個積分器模塊的其他級積分器模塊與所述反饋器模塊被所述第一重置信號重置。
  2. 如請求項1所述之增量型類比數位轉換器，其中所述增量型類比數位轉換器為兩級積分器模塊的增量型類比數位轉換器，且所述其他級積分器模塊包括第二級積分器模塊。
  3. 如請求項2所述之增量型類比數位轉換器，更包括第一權重加法器模塊、第二權重加法器模塊、限幅器、量化器與權重減法器模塊，其中：所述第一級積分器模塊接收與積分第一信號，以產生第二信號；所述第一權重加法器模塊電性連接所述第一級積分器模塊，對所述第二信號與類比輸入信號進行權重相加，以產生第三信號； 所述第二級積分器模塊電性連接所述第一權重加法器模塊，接收與積分第三信號，以產生第四信號；所述第二權重加法器模塊電性連接所述第二級積分器模塊，對所述第四信號、所述第二信號與所述類比輸入信號進行權重相加，以產生第五信號；所述限幅器電性連接所述第二權重加法器模塊，接收與限幅所述第五信號，以產生第六信號；所述量化器電性連接所述限幅器，對所述第六信號進行量化，以產生數位輸出信號；所述反饋器模塊電性連接所述量化器，接收數位輸出信號，以產生反饋信號，其中所述反饋信號為根據所述數位輸出信號產生的延遲信號；以及所述權重減法器模塊，電性連接所述反饋器模塊與所述第一級積分器模塊，對所述類比輸入信號與所述反饋信號進行權重相減，以產生所述第一信號。
  4. 如請求項1所述之增量型類比數位轉換器，其中所述第二重置信號的結束時點較所述第一重置信號的結束時點多出了一個時脈周期。
  5. 如請求項4所述之增量型類比數位轉換器，其中所述重置信號處理模塊包括OR閘與轉移函數單元，所述OR閘電性連接所述第一級積分器模塊與所述轉移函數單元，所述轉移函數單元的轉移函數為(1/z)，用於將所述第一重置信號延遲一個時脈周期後輸出給所述OR閘，所述OR閘對所述第一重置信號與延遲一個時脈周期的所述第一重置信號進行OR運算，以產生所述第二重置信號。
  6. 如請求項3所述之增量型類比數位轉換器，其中所述第一級積分器模塊中的轉移函數單元的轉移函數為z/(z-1)。
  7. 如請求項6所述之增量型類比數位轉換器，其中所述第二級積分器中的轉移函數單元的轉移函數為z/(z-1)。
  8. 如請求項6所述之增量型類比數位轉換器，其中所述第二級積分器中的轉移函數單元的轉移函數為1/(z-1)。
  9. 一種增量型類比數位轉換器(I-ADC)，包括：轉換電路，用於實現增量型類比數位轉換，其中所述轉換電路包含複數個記憶性元件，所述多個記憶性元件包含記憶性的第一級非延遲元件；以及重置信號處理模塊，用於接收第一重置信號，並根據所述第一重置信號產生第二重置信號，其中所述第一重置信號與所述第二重置信號的啟動時點相同，但所述第二重置信號的結束時點較所述第一重置信號的結束時點多出了一個以上的時脈周期；其中所述記憶性的第一級非延遲元件被所述第二重置信號重置，以及所述第一級非延遲元件之外的所述多個記憶性元件被所述第一重置信號重置。
  10. 一種電路系統，包括：信號獲取裝置；如請求項1至9其中一項的增量型類比數位轉換器，電性連接所述信號獲取裝置；以及處理裝置，電性連接所述增量型類比數位轉換器。
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