CN107947797B - 一种过采样模数转换器 - Google Patents

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Abstract

本发明公开了一种过采样模数转换器，包括连接形成环路的减法器、环路滤波器、量化器和反馈数模转换器；过采样模数转换器还包括2B‑1个数字抖动模块，各个数字抖动模块均包括数字抖动信号产生电路、数字滤波器、第一数字加法器，第二数字加法器；各个数字抖动模块均按照如下方式连接：针对第i个数字抖动模块，数字抖动信号产生电路用于产生一位具有随机性的数字抖动信号，第一数字加法器用于将数字抖动信号加入到反馈数模转换器的第i个反馈输入中；数字滤波器的输入端接收数字抖动信号；第二加法器用于将数字滤波器的输出加入到量化器的第i个输出中。本发明的过采样模数转换器，其线性度较好，且面积和功耗也较小，稳定性也较强。

Description

一种过采样模数转换器
【技术领域】
本发明涉及一种过采样模数转换器。
【背景技术】
在电子电路中，模数转换器(ADC)是一个重要的模块，它负责把声音、图像和无线电波等模拟信号转换成数字信号传递给后面的数字电路进行各种信号处理。衡量模数转换器的指标主要有带宽(速度)、精度和功耗。过采样模数转换器是模数转换器中一种重要的结构，其基本结构如图1所示，由减法器、环路滤波器1、量化器2和反馈数模转换器3构成。图1中，X表示输入的模拟信号，Y表示输出的数字信号。连续时间过采样模数转换器和其他类型模数转换器相比具有内生的抗混叠滤波功能，可以降低前端滤波器的设计难度和功耗。过采样模数转换器的带宽由采样速率(Fs)和过采样率(over-sampling ratio，OSR)共同确定；过采样模数转换器的精度由过采样率OSR、量化比特数B和噪声整形阶数L共同决定。
根据过采样模数转换器的量化比特数B的不同，可以将过采样模数转换器分成单比特和多比特类型。单比特类型过采样模数转换器的量化器和反馈数模转换器是单比特，是天然线性的。单比特类型过采样模数转换器的缺点在于在其他参数相同的情况下，它的精度相对低；量化噪声相对较大；对滤波器中的运算放大器要求高；对反馈数模转换器的时钟抖动(clock jitter)更为敏感。在对过采样模数转换器的带宽要求越来越高的今天，转换器的过采样率OSR受到电路工艺的限制，而转换器的噪声整形阶数L受到稳定性的限制，所以采用多比特类型过采样模数转换器越来越成为人们的首选，在这个过程中同时也避免了单比特类型过采样模数转换器的上述缺点。然而，多比特类型过采样模数转换器的量化器和反馈数模转换器都是多比特的，其中的多比特数模转换器的线性度会直接限制模数转换器的线性度，如何改进多比特模数转换器的线性度是需要关注的问题。
以上背景技术内容的公开仅用于辅助理解本发明的发明构思及技术方案，其并不必然属于本专利申请的现有技术，在没有明确的证据表明上述内容在本专利申请的申请日已经公开的情况下，上述背景技术不应当用于评价本申请的新颖性和创造性。
【发明内容】
本发明所要解决的技术问题是：弥补上述现有技术的不足，提出一种过采样模数转换器，其线性度相对于以往的多比特过采样模数转换器的线性度较好，且面积和功耗也较小，稳定性也较强。
本发明的技术问题通过以下的技术方案予以解决：
一种过采样模数转换器，包括连接形成环路的减法器、环路滤波器、量化器和反馈数模转换器，所述过采样模数转换器的数字输出的位数为B位，所述量化器的输出端包括2B-1个输出线，所述反馈数模转换器包括2B-1个反馈输入端，分别一一连接在所述量化器的2B-1个输出线上；所述过采样模数转换器还包括2B-1个数字抖动模块，各个数字抖动模块均包括数字抖动信号产生电路、数字滤波器、第一数字加法器，第二数字加法器；各个数字抖动模块均按照如下方式连接：针对第i个数字抖动模块，所述数字抖动信号产生电路用于产生一位具有随机性的数字抖动信号，所述第一数字加法器用于将所述数字抖动信号加入到所述反馈数模转换器的第i个反馈输入中；所述数字滤波器的输入端接收所述数字抖动信号，所述数字滤波器的传递函数为H(z)/(1+H(z))，用于对所述数字抖动信号进行滤波处理，其中，H(z)表示所述过环路滤波器的传递函数；所述第二加法器用于将所述数字滤波器的输出加入到所述量化器的第i个输出中。
本发明与现有技术对比的有益效果是：
本发明的过采样模数转换器，为多比特过采样模数转换器，通过数字抖动信号改进多比特过采样模数转换器的线性度。将产生的具有随机性的数字抖动信号加入到反馈数模转换器的一个反馈输入中，2B-1个数字抖动模块即产生2B-1个数字抖动信号，一一对应地加入到2B-1个反馈输入端，从而反馈数模转换器的数字反馈输入表现出随机性，使得反馈数模转换器的各个单元被激活的概率相等，相当于对反馈数模转换器各个单元的失配进行一阶整形，从而消除反馈数模转换器单元失配带来的线性度问题，改进了多比特过采样模数转换器的线性度。由于电路结构中采用简单的数字信号产生电路、数字滤波器、数字加法器等，无需重新设计模数转换器，电路面积和功耗仍可确保较小。且电路结构中均是数字模块，性能稳定，成本较低，使用寿命也较长。本发明的改进方案可广泛适用于各种采样频率的模数转换器，甚至是高速过采样的模数转换器中也可适用。
【附图说明】
图1是现有技术中的多比特过采样模数转换器的结构示意图；
图2是本发明具体实施方式中的多比特过采样模数转换器的结构示意图；
图3是本发明具体实施方式中的伪随机数产生电路的结构示意图；
图4是本发明具体实施方式中的数字抖动信号的频谱示意图。
【具体实施方式】
下面结合具体实施方式并对照附图对本发明做进一步详细说明。
本发明的构思是：对于多比特类型的过采样模数转换器中的数模转换器的线性度问题，有如下几种解决方案，但各有优缺点：1，通过改进多比特数模转换器本身的电路设计来提高其线性度，这种方法需要付出巨大的电路面积和功耗的代价，而且这种方法的精度上限是13bit。2，在量化器输出和反馈数模转换器之间插入动态原件匹配(DEM)模块，对反馈数模转换器中的单元选择过程进行随机处理，让每个反馈数模转换器单元的使用率相等。这种方法可以有效地消除反馈数模转换器中的非线性对模数转换器的线性度的影响。这种方法带来的问题是动态原件匹配(DEM)模块会引入额外的环路延时，影响过采样模数转换器的整体稳定性。3，对多比特量化器的各个参考电平进行随机翻转(shuffling)，达到让量化器的数字输出随机化的目的。这种方法的作用一定程度上等效于动态原件匹配(DEM)模块，其好处是它的电路延时在环路之外，不会对过采样模数转换器的稳定造成影响，但是在采样频率较高的情况下翻转电路无法在一个时钟周期内完成参考电平的翻转。4，对过采样模数转换器的数字输出进行处理，校准反馈数模转换器的非线性。校准方法可以是前台校准方法也可以是后台校准方法，对于前台校准方法，需要一个高精度的模拟正弦波输入信号。这种方法的缺点是会增加过采样模数转换器的从模数输入到数字输出的延时(latency)。
本发明从随机处理过程出发，通过数字抖动信号产生电路产生数字抖动信号以改进多比特过采样模数转换器的线性度。数字抖动信号通过加法器加到反馈数模转换器的反馈输入端，同时数字抖动信号通过滤波处理后加入到量化器的输出上，从而抵消整个模数转换器从反馈输入端中注入的数字抖动信号，确保过采样模数转换的数字输出中不会引入数字抖动信号的影响，其数字输出的精度不受增加的电路模块的影响。
如图2所示，为本具体实施方式中采用数字抖动信号改进多比特过采样模数转换器的线性度的电路结构图。在图1所示的传统多比特过采样模数转换器的基础上加入了模块4。该模块4的位数和过采样模数转换器输出的数字部分的位数B一致，其工作一一对应。模块4的位数为B位，也即，该模块4包括2B-1个数字抖动模块，各个数字抖动模块与过采样模数转换器的2B-1个输出端，以及2B-1个反馈输入端一一对应连接上。具体地，以第i个数字抖动模块为例，也即i为1～2B-1之间的整数，每一个数字抖动模块的基本工作原理均如下：
数字抖动模块包括数字抖动信号产生电路、数字滤波器、第一数字加法器，第二数字加法器。
其中，模块4.1即为数字抖动信号产生电路，其实现方式有多种，本具体实施方式中通过如图3所示的深度为N的伪随机数产生电路实现。N取值越大，伪随机数产生电路输出的一位数字数据的随机性越好，优选地，深度N大于16，从而使得产生的伪随机数的随机性较大，更好地消除线性度问题。图3中，N个D型触发器(DFF)输入输出级联，CLK表示伪随机数产生电路的时钟信号，输入N个D型触发器的时钟输入端，同时，第N-1个DFF和第N个DFF输出进入一个异或门XOR，异或门XOR的输出作为第一个DFF的输入，这样第N个DFF的输出即为所需的深度为N的伪随机数，级数N越大，输出的伪随机数的随机性越好。本具体实施方式中优选地采用的数字抖动信号的带宽幅度在-40dB至-60dB之间。如带宽高于-40dB，则会让量化器饱和；如带宽低于-60dB，则不足以让数字模拟转换器的单元被随机化，因此优选控制在-40dB至-60dB之间。本具体实施方式中的模拟抖动信号频谱图如图4所示。
模块4.1产生的上述数字抖动信号(也即伪随机数)通过一个第一数字加法器4.3注入到反馈数模转换器3的第i个反馈输入端中，从而使得反馈数模转换器3的该数字输入表现出随机性。反馈数模转换器3的数字输入的随机性使得反馈数模转换器各个单元被激活的概率相等，相当于对反馈数模转换器各个单元的失配进行一阶整形，从而消除反馈数模转换器单元失配带来的线性度问题。
为了使在第一数字加法器4.3注入的数字抖动信号不会影响整个过采样模数转换的精度，设置滤波器4.2和加法器4.4，从而在过采样模数转换器的数字输出中抵消数字抖动信号。为了完全抵消数字模拟转换器输入端注入的数字抖动信号，数字抖动信号产生电路4.1的输出经过一个滤波器4.2进行处理，再通过第二数字加法器4.4加入到整个过采样模数转换器的第i个数字输出端上，从而得到转换器该输出端上的最终数字输出。数字滤波器4.2的传递函数为H(z)/(1+H(z))，其中H(z)是过采样模数转换器中的环路滤波器1的传递函数。数字抖动信号在第一加法器4.3注入反馈环路中，经过反馈环路，则信号Y中含有的数字抖动信号分量为-H(z)/[1+H(z)]*Dither，其中，Dither表示数字抖动信号。因此，传递函数为H(z)/(1+H(z))的数字滤波器处理数字抖动信号后，即可与信号Y中含有的上述抖动信合分量加和消除，从而在整个过采样模数转换器的数字输出中消除数字抖动信号的影响。
本具体实施方式中的通过数字抖动信号改进线性度的多比特过采样模数转换器中，通过数字抖动信号改进多比特过采样模数转换器的线性度，且多比特过采样模数转换器的精度也未受到影响。相比于前述改进线性度的方式1具有面积和功耗方面的优势；相比方式2，虽然也会引入环路延时，但基本可忽略，不会有稳定性问题；相比方式3可以在一些高速采样的模数转换器中使用；相比方式4的前台校准，可以一直在后台运行，相比方式4的后台校准也不存在收敛速度的问题。
此外，除上述有点之外，本具体实施方式还具有以下优点：1，除了数字抖动信号产生电路4.1是由标准数字门组成，数字滤波器4.2和数字加法器4.3、4.4都是数字模块，可以用标准数字综合流程设计，而且这些模块的性能较为稳定。2，作为完全的数字模块，其面积和功耗都会随着所用的CMOS工艺节点的提升而得到极大的改善，从而降低成本和延长使用时间。3，方案中新加入的模块，只有数字加法器4.3在过采样模数转换器的反馈环路中。2B-1个并行模块中每个模块中的数字抖动信号产生电路只输出1位数字抖动信号，因此数字加法器4.3处的加法操作只是简单的并行的1位操作，而不是B位进位操作，使得额外产生的延时几乎可以忽略。由于以上优点，本具体实施方式中提出的数字抖动信号改进多比特过采样模数转换器线性度的方案尤其适合应用在先进CMOS中的高速过采样模数转换器中。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下做出若干替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围。

Claims (7)

1.一种过采样模数转换器，包括连接形成环路的减法器、环路滤波器、量化器和反馈数模转换器，所述过采样模数转换器的数字输出的位数为B位，所述量化器的输出端包括2B-1个输出线，所述反馈数模转换器包括2B-1个反馈输入端，分别一一连接在所述量化器的2B-1个输出线上；其特征在于：所述过采样模数转换器还包括2B-1个数字抖动模块，各个数字抖动模块均包括数字抖动信号产生电路、数字滤波器、第一数字加法器，第二数字加法器；各个数字抖动模块均按照如下方式连接：针对第i个数字抖动模块，所述数字抖动信号产生电路用于产生一位具有随机性的数字抖动信号，所述第一数字加法器用于将所述数字抖动信号加入到所述反馈数模转换器的第i个反馈输入中；所述数字滤波器的输入端接收所述数字抖动信号，所述数字滤波器的传递函数为H(z)/(1+H(z))，用于对所述数字抖动信号进行滤波处理，其中，H(z)表示所述环路滤波器的传递函数；所述第二数字加法器用于将所述数字滤波器的输出加入到所述量化器的第i个输出中。
2.根据权利要求1所述的过采样模数转换器，其特征在于：所述数字抖动信号产生电路为伪随机数产生电路。
3.根据权利要求1所述的过采样模数转换器，其特征在于：所述数字抖动信号产生电路包括N个D型触发器和一个异或门，其中，N≥2；所述N个D型触发器的输入输出级联，并且第N-1个D型触发器的输出连接所述异或门的一个输入端，第N个D型触发器的输出连接所述异或门的另一个输入端，所述异或门的输出作为第一个D型触发器的输入。
4.根据权利要求3所述的过采样模数转换器，其特征在于：所述N大于16。
5.根据权利要求1所述的过采样模数转换器，其特征在于：所述数字抖动信号的带宽幅度在-40dB至-60dB之间。
6.根据权利要求1所述的过采样模数转换器，其特征在于：所述第一数字加法器的第一输入端用于接收所述数字抖动信号，第二输入端连接所述量化器的第i个输出端，所述第一数字加法器的输出端连接所述反馈数模转换器的第i个反馈输入端。
7.根据权利要求1所述的过采样模数转换器，其特征在于：所述第二数字加法器的第一输入端连接所述数字滤波器的输出端，第二输入端连接所述量化器的第i个输出端，所述第二数字加法器的输出端作为所述过采样模数转换器的数字输出端。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108900195B (zh) * 2018-07-03 2021-10-29 清华大学深圳研究生院 过采样模数转换器及其反馈数模转换器动态误差校准方法
CN110912560B (zh) * 2019-11-20 2023-04-11 清华大学深圳国际研究生院 一种带有可重构数据加权平均的多模过采样模数转换器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2056461A1 (en) * 2006-08-23 2009-05-06 Asahi Kasei EMD Corporation Delta-sigma modulator
CN102270990A (zh) * 2010-06-01 2011-12-07 北京大学深圳研究生院 一种调制器及其设计方法
CN103067021A (zh) * 2012-12-06 2013-04-24 复旦大学 一种流水线型量化的长环路延时连续时间三角积分调制器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2056461A1 (en) * 2006-08-23 2009-05-06 Asahi Kasei EMD Corporation Delta-sigma modulator
CN102270990A (zh) * 2010-06-01 2011-12-07 北京大学深圳研究生院 一种调制器及其设计方法
CN103067021A (zh) * 2012-12-06 2013-04-24 复旦大学 一种流水线型量化的长环路延时连续时间三角积分调制器

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
A 3-mW 74-dB SNR 2-MHz Continuous-Time Delta-Sigma ADC With a Tracking ADC Quantizer in 0.13-μm CMOS;Lukas Dorrer等;《IEEE JOURNAL OF SOLID-STATE CIRCUITS》;20051230;第40卷(第12期);2416-2427 *
A 40-MHz Bandwidth 0-2 MASH VCO-Based Delta-Sigma ADC With 35-fJ/Step FoM;Peng Zhu等;《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS—II: EXPRESS BRIEFS》;20151031;第62卷(第10期);952-956 *
Calibration of DAC Mismatch Errors in ΣΔ ADCs Based on a Sine-Wave Measurement;Maarten De Bock等;《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS—II: EXPRESS BRIEFS》;20130930;第60卷(第9期);567-571 *

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