JPS63248222A - デルタ・シグマ形ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、素子感度の低い高精度なデルタ・シグマ形Ａ
／Ｄ変換器に関するものである。

〔従来の技術〕

従来、デルタ・シグマ形Ａ／Ｄ変換器の低雑音化、高Ｓ
／Ｎ化を図るものとして、特願昭６０−１８５０６号（
内村他、オーバサンプリング形アナログ・デジタル変換
器）に示されるものがある。

その構成を第９図に示す。同図において、１はアナログ
信号が入力される入力端子、２はデジタル信号が出力さ
れる出力端子、３．１２は積分回路、４．１３は量子化
器、５，８，９．１４は遅延素子、６，１５はＤ／Ａ変
換回路、７．　１０．　１）．１７は加算器、１６は微
分回路である。

第９図のＡ／Ｄ変換器の量子化雑音を低くするための設
計条件としては、特願昭６０−１８５０６号の１９頁の
１）〜１２行に示されているように、積分回路３，１２
の伝達特性Ｈ１，Ｈ２と微分回路１６の伝達特性１／Ｈ
３との間でＨ１＝Ｈ２＝Ｈ３となることが重要であった
。

しかし、第９図の積分回路はアナログ回路で構成され、
また微分回路は、構成の容易性と特性とを考慮して、デ
ジタル回路で構成されている。このため、積分回路の伝
達特性は、回路を構成する容量の製造のバラツキや、オ
ペアンプの有躍な利得帯域幅積に起因する積分誤差等に
より、必ずしも設計値通りには実現されない。一方、微
分回路は、デジタル回路のため設計値通りに実現できる
ので、Ｈ１＝Ｈ２＝Ｈ３の条件からはずれてしまい、Ａ
／Ｄ変換器の雑音電圧が増加する。

例えば、両積分回路３．１２の伝達特性がそれぞれ設計
値Ｈ１，Ｈ２のα倍になったとすると、特願昭６０−１
８５０６号の（８）式は、＋Ｖｑ、、　　− ＋ｖ０２−　　　・　・　・　・（１）となり、Ｈ１＝
Ｈ２＝Ｈ３＝１／　（１−Ｚ−’）とおき、α＝１＋ε
、１６Ｂ＜１として、（１）式を近（以すると、 ■。。”ＶＩＮ・　（１＋ε＋εＺ−１）−■ｑ□・Ｚ
弓（１−Ｚ−’）　　ε ＋ＶＱＮ２・　（１−Ｚ−’）”・・・・（２）となり
、（２）式の右辺第２項に（１−Ｚ−’）の−次の項が
残ることが分かる。従って、ε＝０であれば、特願昭６
０−１８５０６号で示されるように、（１−Ｚ−’）”
の項のみになり、低雑音化が達成されるが、ε≠０の場
合は雑音量が増えるという問題がある。

〔発明が解決しようとする問題点〕

低速用のＡ／Ｄ変換器では、積分回路に使用するオペア
ンプの利得を高くしてεを０に近づけることが成る程度
は可能であるが、高速用のＡ／Ｄ変換器では、オペアン
プの育成な利得帯域幅によりεの値がＯからずれ、低雑
音化が困難になる。

また、積分回路として、スイッチトキャバシタ形を用い
れば、容量比とクロック周波数のみで積分回路の伝達特
性が精度良く実現できるが、スイッチトキャパシタは、
オペアンプの帯域上、低周波でしか使用できず、高周波
でも積分特性を有するＣＲ素子を用いようとすると、集
積回路上のＣＲの値は数十％の製造ばらつきを持つこと
から、上述のεも大きくＯからずれた値となり、高速化
と低雑音化の両立が困難であった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、デルり・シグマ形Ａ／Ｄ変換器
を構成する積分回路の特性の製造バラツキによる雑音増
加を抑圧し、また積分回路の特性への要求条件も緩和し
、集積回路化に適した高精度なＡ／Ｄ変換器を得ること
にある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、入力端子の
信号を入力信号として動作する第１のデルタ・シグマ形
Ａ／Ｄ変換器と、第１のデルタ・シグマ形Ａ／Ｄ変換器
の量子化雑音信号を入力信号として動作する第２のデル
タ・シグマ形Ａ／Ｄ変換器と、第１のデルタ・シグマ形
Ａ／Ｄ変換器の出力データと第２のデルタ・シグマ形Ａ
／Ｄ変換器の出力データとを加算して出力端子に出力す
る加算手段とを備えたデルタ・シグマ形Ａ／Ｄ変換器に
おいて、第２のデルタ・シグマ形Ａ／Ｄ変換器の帰還回
路に直列に第３の積分回路を挿入するようにしたもので
ある。

〔作用〕

本発明においては、第１の積分回路と第３の積分回路の
伝達特性が近似し、低雑音を図ることができる。

〔実施例〕

本発明は、帰還ループの中に積分回路を挿入したことに
より、従来の直列接続の微分回路と等価な作用を実現し
たものである。すなわち、本発明は、微分回路を使用せ
ず、第１のデルタ・シグマ形Ａ／Ｄ変換器および第２の
デルタ・シグマ形Ａ／Ｄ変換器のいずれもアナログ回路
である積分回路で構成することにより、両回路の構成を
同一にし、かつ同−集積回路上に製造することができ、
容易に両特性の整合をとることができる。

第１図は、本発明に係わるデルタ・シグマ形Ａ／Ｄ変換
器の第１の実施例を示す系統図である。

第１のデルタ・シグマ形Ａ／Ｄ変換器（以下「第１のル
ープ」という）は、加算器７と１０、第１の積分回路２
１、第１の量子化器２２および第１のＤ／Ａ変換回路２
３から成り、加算器７と接続された入力端子１は第１の
ループの入力端子すなわちデルタ・シグマ形Ａ／Ｄ変換
器（以下単に「Ａ／Ｄ変換器」という）の入力端子とな
り、第１の量子化器２２の出力端子２２ａは第１のルー
プの出力端子となる。

また、第２のデルタ・シグマ形Ａ／Ｄ変換器（以下「第
２のループ」という）は、加算器１）、第２の積分回路
２４、第２の量子化器２５、第２のＤ／Ａ変換器２６お
よび第３の積分回路２７から成り、加算器１）と接続さ
れた入力端子２８が第２のループの入力端子で、この入
力端子２８は第１のループの加算器ＩＯと接続されてお
り、第２の量子化器２５の出力端子２５ａが第２のルー
プの出力端子となる。

加算手段としての加算器１７は、第１のループの出力デ
ータと第２のループの出力データとを入力してデジタル
データを出力する。そのデジタル出力データはＡ／Ｄ変
換器の出力端子２から外部へ出力される。また加算器１
０は、積分回路２１の出力信号とＤ／Ａ変換回路２３の
出力信号との差すなわち量子化雑音信号を算出して出力
する。

なお、第１図には示されていないが、第９図に示されて
いるような遅延素子は、信号の遅れ・進みを考慮して適
宜挿入されるものである。

第１゛図のＡ／Ｄ変換器の動作を次に説明する。

第１のループに着目して、入力端子１の入力信号をＶＩ
Ｎ、積分回路２１の伝達特性をＨｌ、量子化器２２の量
子化雑音電圧をＶｑＮｌとし、また、Ｄ／Ａ変換回路２
３はデジタル信号をそのままアナログ信号レベルに変換
するものとし、量子化器２２の出力信号すなわち第１の
ループの出力信号を■。、（本来は量子化器出力信号は
デジタル信号であるが、簡便のためアナログ信号レベル
に換算した電圧値として表現する）とすると、 となる。

一方、第２のループに着目すると、入力端子２８の入力
信号のレベルをＶＩＮ２、積分回路２４の伝達特性をＨ
２、量子化器２５の量子化雑音電圧をＶ。ｔ、積分回路
２７の伝達特性をＨ３とし、Ｄ／Ａ変換回路２６はデジ
タル信号をそのままアナログ信号レベルに変換するもの
とし、量子化器２５の出力信号すなわち第２のループの
出力信号をｖ０２とすると、 となる。

ここで、第２のループの入力信号のレベルＶ＋Ｈｇは、
第１のループの量子化雑音電圧ＶｑＮｌに他ならず、ま
た、Ａ／Ｄ変換器の出力電圧Ｖ０は、■。＝Ｖｏ＋＋Ｖ
。２ であることにより、Ｖｏは次式で与えられる。

ここで、積分回路の伝達関数Ｈ１，Ｈ２，Ｈ３が１に比
べて十分大きな数であるとして、（５）式を近似式で示
すと、 となる。（６）式の右辺の第１項は入力信号成分であり
、第２項、第３項は量子化雑音に起因する成分で、第２
項は、Ｈｌ、Ｈ３に関して一次の項であるが、ＨｌとＨ
３が等しければ消滅する項であり、第３項はＨ２，Ｈ３
に関して二次の項である。

本実施例は上記第２項を容易に０に近づけることをねら
ったものであり、積分回路２１と積分回路２７を同一回
路構成で同一集積回路上に製造することにより、容易に
ＨｌとＨ３の比精度を数％程度以内にすることができる
。

なお、積分回路２７をデジタル回路で構成しても（６）
式が成立するのは明らかであるが、その場合、従来例で
述べたのと同じ理由で伝達特性Ｈ１とＨ３を合わせるこ
とが難しく、得策ではない。

第２図に、第１図における第１の積分回路２１および第
３の積分回路２７の具体回路例を示す。

第２図１ａ）はスイッチトキャバシタ形の積分回路、第
２回申）はＲＣアクティブフィルタ形の積分回路、第２
図（Ｃ）はＣＲの受動フィルタ形の積分回路であり、第
２図１ｄ）は、オペアンプ、トランジスタ、抵抗からな
る電圧／電流変換回路と、容量とから成る積分回路であ
る。これらは公知のため、その説明は省略する。

第３図に、第１図における第１の積分回路２１と加算器
７を複合した具体回路例を示す。第３図（ａｌは２人力
のスイッチトキャパシタ形の積分回路、第３図（ｂ）は
２人力のＲＣアクティブ形の積分回路である。

第１の積分回路および第３の積分回路としては、第２図
、第３図に示された回路例のうち同一のタイプの積分回
路を用いればよい。

第４図に、第１図における第２の積分回路２４の具体例
を示す。第４図（ａ）はラグリードフィルタとして知ら
れている回路であり、３０は入力端子、３１は出力端子
である。第４図（ｂ）は別の具体例を示し、同図におい
て、入力端子３０．出力端子３１、回路３２は第２図＋
ａ）、　（ｂ）、　（Ｃ）に示されるような一次の積分
回路、回路３３は入力端子３０の信号をＡ倍に増幅する
ものであり、回路３２と回路３３の出力信号を加算器３
４で加算して出力する構成となっている。第４図（ａｌ
、　（ｂ）の両回路の特性はいずれも低周波側で積分特
性を示すが、高周波側では単なる減衰器となるため、第
１図の第２のループは安定な系となる。前述した（６）
式の第２項にＨ２が含まれていないことにより、第２の
積分回路２４の特性は第１．第３の積分回路２１．２７
の特性と整合をとる必要はなく、第１．第３の積分回路
２１．２７と異なった回路構成を選んでもよい。

第５図に、第１図の量子化器２２．２５の回路例を示す
。第５図（ａｌは入力端子４０．出力端子４１、コンパ
レータ４２から成り、１個の闇値レベルで比較してデジ
タル信号を出力するものである。

この量子化器を用いるときは、第２のループへ渡すべき
量子化雑音信号は第１の積分回路２１の出力信号と同一
である。

第５図（ｂ）は複数個のコンパレータ４３とエンコーダ
回路４４からなり、公知のフラッシュ形のＡ／Ｄ変換器
と同様の構成であり、同様の動作をする。この量子化器
の出力の取り得るレベルと同じアナログレベルを出力で
きるＤ／Ａ変換回路を第１図のＤ／Ａ変換回路２３．２
６に使用する必要がある。また、第５図（ｂ）のような
多値の量子化器を用いる場合、第２のループへ渡すべき
量子化雑音信号は第１の積分回路２１の出力信号そのも
のではなく、次式で与えられる。

量子化雑音信号＝第１の積分回路２１の出力信号−第１
の量子化器２２の出 力信号 ＝第１の積分回路２１の出力信 号−第１のＤ／Ａ変換回路２ ３の出力信号 このため、第１図に示すように、第１の積分回路２１の
出力信号と第１のＤ／Ａ変換回路２３の出力信号との差
分を第２のループへの入力信号とする。

以上に示した積分回路の例はいずれも一次の積分回路の
例であるが、高次のものを用いてもよく、また、一般的
にはローパスフィルタであればよく、ノイズシェイピン
グの効果がある。

次に第１のループの他の構成例について述べる。

第６図（ａ）に第１のループの他の構成例を示す。これ
は補間形デルタ・シグマ変換器として知られているもの
である。第１図との相違点は、量子化器２２とＤ／Ａ変
換回路２３の間にデジタル回路で構成した第４の積分回
路５０を挿入している点である。これにより量子化雑音
ＶｑＮｌの振幅を減らすことができ、従って低雑音化を
図ることができる。

第６図（ｂｌに、第４の積分回路５０の一例を示す。

ループの安定性確保のために、第４図（ａ）と同様に、
−次のデジタル積分回路を構成するレジスタ５１、加算
器５２．入力信号を８倍する乗算器５３と両川力信号を
加算する加算器５４とから成る。

なお、第１のループに適用できる回路はここに示したも
のだけに限定されるものではなく、それ以外ものであっ
ても構わない。

第７図は、第１図において第１の量子化器２２として第
５図（ａｌに示すものを用いた場合は第１の積分回路２
１の出力信号を電圧ＶｑＮＩの量子化雑音信号と見做せ
るため、第１図の加算器１０を省略して第１の積分回路
２１の出力信号をそのまま加算器１）に入力して回路の
簡略化を図ったＡ／Ｄ変換器を第２の実施例として示す
系統図である。

次に、これまでは第１のループと第２のループから成る
２段ループ構成について述べてきたが、第３のループを
追加した３段ループ構成について述べる。第８図は、第
１図の第１のループＬ１と第２のループＬ２の２段ルー
プの構成に第３のループＬ３を追加した３段ループの構
成を示す系統図である。第３のループＬ３は、入力端子
６０゜出力端子６１．積分回路６２．量子化器６３．Ｄ
／Ａ変換回路６４．積分回路６５．積分回路６６、加算
器６７とから成り、第３のループＬ３の入力端子６０は
第２のループＬ２の積分回路２４の出力に接続され、第
３のループＬ３の出力端子６１は加算器６８に接続され
ている。第３のループＬ３の出力データは第１．第２の
ループＬｌ、Ｌ２の出力データと加算されてＡ／Ｄ変換
器の出力端子２に出力される。積分回路６５．６６の伝
達特性と第２のループＬ２の積分回路２４．２７の伝達
特性と”の整合をとることにより、第２のループＬ２で
生じた量子化雑音を抑圧することができる。この関係は
、第１のループＬ１で生じた量子化雑音を第２のループ
Ｌ２で抑圧したのと同じである。

このように、従来は第１の積分回路の伝達特性の絶対精
度が必要であるためスイッチトキャバシタ形の積分回路
しか実用上は適用できなかったが、上記実施例において
は、第１と第３の積分回路の伝達特性の相対精度のみが
重要なため、集積回路上では絶対精度の得難いＣＲ形の
積分回路や、電流源と容量による積分回路も適用可能と
なり、スイッチトキャパシタ形積分回路よりも高速なＡ
／Ｄ変換の実現を可能にする。

また、積分回路にオペアンプを使用したスイッチトキャ
パシタ形積分回路や、ＣＲとオペアンプを使用したアク
ティブフィルタ形積分回路では、オペアンプの直流利得
が高くないと積分回路の伝達特性の絶対精度が得られな
いため、従来はオペアンプの直流利得を高くすることが
必須であり、高周波化を阻んでいたが、上記実施例にお
いては高い利得は必要でなく、第１の積分回路２１と第
３の積分回路２７に用いるオペアンプの特性が揃ってい
るだけでよいため、比較的利得の低いアンプでよく、Ａ
／Ｄ変換器の高周波化を容易にする利点がある。

〔発明の効果〕

以上説明したように本発明は、第１のデルタ・シグマ形
Ａ／Ｄ変換器と第２のデルタ・シグマ形Ａ／Ｄ変換器と
を有するデルタ・シグマ形Ａ／Ｄ変換器において、第２
のデルタ・シグマ形Ａ／Ｄ変換器の帰還回路に直列に第
３の積分回路を挿入したことにより、第１のデルタ・シ
グマ形Ａ／Ｄ変換器を構成する第１の積分回路と第３の
積分回路とを同一の集積回路上に形成してそれぞれの伝
達特性の相対精度を高くすることができ、量子化雑音を
十分なレベルにキャンセルすることができるので、Ａ／
Ｄ変換器の高速化・低雑音化を達成でき、また高精度な
Ａ／Ｄ変換器の歩留まりを向上させることができる効果
がある。

【図面の簡単な説明】

第１図は本発明に係わるＡ／Ｄ変換器の一実施例を示す
系統図、第２図は第１図における第１および第３の積分
回路の具体例を示す回路図、第３図は第１図における第
１の積分回路と加算器を複合した具体回路例を示す回路
図、第４図は第１図における第２の積分回路の具体回路
例を示す回路図、第５図は第１図における第１および第
２の量子化器の具体回路例を示す回路図、第６図は第１
図の第１のループの他の例を示す系統図、第７図は本発
明の第２の実施例を示す系統図、第８図は第１図の２段
ループ構成に更に第３のループを追加した３段ループ構
成のＡ／Ｄ変換器を示す系統図、第９図は従来のＡ／Ｄ
変換器を示す系統図である。 １．２８・・・入力端子、２．２２ａ、２５ａ・・・出
力端子、？、１０．１）．１７・・・加算器、２１゜２
４．２７・・・積分回路、２２．２５・・・量子化器、
２３．２６・・・Ｄ／Ａ変換回路。

Claims (2)

【特許請求の範囲】
1. （１）第１の積分回路と第１の量子化器と第１の帰還用
   Ｄ／Ａ変換回路とを有し、入力端子の信号を入力信号と
   して動作する第１のデルタ・シグマ形Ａ／Ｄ変換器と、
   第２の積分回路と第２の量子化器と第２の帰還用Ｄ／Ａ
   変換回路とを有し、前記第１のデルタ・シグマ形Ａ／Ｄ
   変換器の量子化雑音信号を入力信号として動作する第２
   のデルタ・シグマ形Ａ／Ｄ変換器と、前記第１のデルタ
   ・シグマ形Ａ／Ｄ変換器の出力データと第２のデルタ・
   シグマ形Ａ／Ｄ変換器の出力データとを加算して出力端
   子に出力する加算手段とを備えたデルタ・シグマ形Ａ／
   Ｄ変換器において、前記第２のデルタ・シグマ形Ａ／Ｄ
   変換器の帰還回路に直列に第３の積分回路を挿入したこ
   とを特徴とするデルタ・シグマ形Ａ／Ｄ変換器。
2. （２）第３の積分回路は、第１の積分回路と同一の伝達
   特性を有し、前記第２のＤ／Ａ変換回路の出力側と前記
   第２の積分回路の入力側との間に挿入されたことを特徴
   とする特許請求の範囲第１項記載のデルタ・シグマ形Ａ
   ／Ｄ変換器。