WO2023166659A1 - アナログ／デジタル変換器、アナログ／デジタル変換システム、デジタル制御装置、およびデジタル制御電源 - Google Patents

アナログ／デジタル変換器、アナログ／デジタル変換システム、デジタル制御装置、およびデジタル制御電源 Download PDF

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WO2023166659A1
WO2023166659A1 PCT/JP2022/009122 JP2022009122W WO2023166659A1 WO 2023166659 A1 WO2023166659 A1 WO 2023166659A1 JP 2022009122 W JP2022009122 W JP 2022009122W WO 2023166659 A1 WO2023166659 A1 WO 2023166659A1
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WO
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signal
digital
circuit
converter
analog
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Application number
PCT/JP2022/009122
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English (en)
French (fr)
Inventor
聡士 小鹿
将幸 大石
寛康 岩蕗
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation

Definitions

  • the present disclosure relates to analog/digital converters, analog/digital conversion systems, digital controllers, and digitally controlled power supplies.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2019-057937
  • the delta-sigma modulation section includes a first delta-sigma modulation section whose input voltage value is the voltage value of the voltage to be inspected, and a voltage value of the correction reference voltage. and a second ⁇ modulation unit.
  • the digital filter unit includes a first digital filter that generates N-bit data based on information indicated by the 1-bit data generated by the first ⁇ modulation unit, and a 1-bit data generated by the second ⁇ modulation unit. a second digital filter that generates N-bit data based on the information; A correction operation is performed on the N-bit data (see the abstract of Patent Document 1).
  • the resistor element R1 and the capacitor C1 have the functions of a smoothing circuit, a delay DA conversion circuit, and an integrating circuit (paragraphs [0018] and [0019] of Patent Document 1). ).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2019-057937
  • the present disclosure has been made in view of the background art described above, and one of its purposes is to provide a delta-sigma A/D converter that is capable of improving conversion accuracy over conventional technology with an inexpensive circuit configuration. It is to be. Other objects and features of the present disclosure are described in the following embodiments.
  • An analog/digital converter of one embodiment includes a first integration circuit, a second integration circuit, and a first signal generation circuit.
  • a first integration circuit time-integrates the sum of the analog input signal and the first feedback signal and includes an active element.
  • the second integration circuit time-integrates the sum of the integration result of the first integration circuit and the first feedback signal, and does not include an active element.
  • the first signal generation circuit compares a first output voltage representing the integration result of the second integration circuit with a threshold voltage at discrete time intervals, and if the first output voltage is higher than the threshold voltage, the first A 1 is generated as the 1 digital signal, and a 0 is generated as the first digital signal if the first output voltage is lower than the threshold voltage.
  • the first signal generation circuit outputs a signal obtained by inverting 1 and 0 of the first digital signal as a first feedback signal.
  • the first integration circuit including the active element and the second integration circuit not including the active element can form a second-order ⁇ type analog/digital converter, so the circuit is inexpensive.
  • the configuration can improve the conversion accuracy as compared with the prior art.
  • FIG. 2 is a circuit diagram showing a configuration of a ⁇ type A/D converter 90 according to Embodiment 1;
  • FIG. 2 is a functional block diagram of a second-order ⁇ modulator 300 corresponding to the ⁇ A/D converter 90 of FIG. 1;
  • FIG. 9 is a circuit diagram showing the configuration of a ⁇ type A/D converter 92 according to Embodiment 2;
  • 11 is a circuit diagram showing a configuration example of an A/D conversion system 93 according to Embodiment 3;
  • FIG. 5 is a circuit diagram showing configurations of a digital control device 201 and a digitally controlled power supply 200 using the A/D conversion system 93 of FIG. 4;
  • FIG. 1 is a circuit diagram showing the configuration of a delta-sigma A/D converter 90 according to the first embodiment.
  • a delta-sigma A/D converter 90 according to the first embodiment includes an analog circuit section (10, 20) and a digital circuit 30.
  • the analog circuit section (10, 20) includes an integrating circuit 10 including active elements, and an integrating circuit 20 composed of passive circuits and not including active elements.
  • An active element is an operational amplifier or a semiconductor amplifier composed of discrete components.
  • the integrating circuit 10 is also referred to as the active integrating circuit 10 or the first integrating circuit 10
  • the integrating circuit 20 is also referred to as the passive integrating circuit 20 or the second integrating circuit 20 .
  • the active integration circuit 10 is configured to time-integrate the sum of the input signal Vin and the digital signal fed back from the digital circuit 30 to the active integration circuit 10 .
  • the active integration circuit 10 includes resistive elements 11 to 14, capacitors 15 and 16, and a semiconductor amplifier 17.
  • the semiconductor amplifier 17 is an operational amplifier having a non-inverting input terminal (+ terminal), an inverting input terminal (- terminal), and an output terminal.
  • the resistance element 11 is connected between a node to which the input signal Vin is input and the non-inverting input terminal of the semiconductor amplifier 17 .
  • the resistance element 12 is connected between a node 24 on the output side of a buffer element 33 to be described later and a non-inverting input terminal of the semiconductor amplifier 17 .
  • Capacitor 16 is connected between the non-inverting input terminal of semiconductor amplifier 17 and ground GND.
  • Resistance element 13 is connected between the inverting input terminal of semiconductor amplifier 17 and ground GND.
  • Resistance element 14 is connected between the inverting input terminal of semiconductor amplifier 17 and a node supplied with reference voltage Vref.
  • Capacitor 15 is connected between the inverting input terminal and the output terminal of semiconductor amplifier 17 .
  • the passive integration circuit 20 is configured to time-integrate the sum of the output signal of the active integration circuit 10 and the digital signal fed back from the digital circuit 30 to the passive integration circuit 20 .
  • passive integration circuit 20 includes resistive elements 21 and 22 and capacitor 23 .
  • Resistance element 22 and capacitor 23 are connected in this order in series between node 24 on the output side of buffer element 33 and ground GND.
  • Resistance element 21 is connected between the output terminal of semiconductor amplifier 17 of active integration circuit 10 and connection node 25 of resistance element 22 and capacitor 23 .
  • the digital circuit 30 compares the output voltage V5 of the passive integration circuit 20 with the threshold voltage Vth at discrete time intervals (specifically, each cycle of the clock signal CLK). The digital circuit 30 feeds back a digital signal of "0” if the output voltage V5 is higher than the threshold voltage Vth, and "1” if the output voltage V5 is lower than the threshold voltage Vth. The digital circuit 30 may be configured to feed back "0” or "1” when the output voltage V5 and the threshold voltage Vth are equal. As shown in FIG. 1, the digital circuit 30 includes a differential input buffer element 31, a D flip-flop 32, an inverted output buffer element 33, and a low pass filter (LPF: Low Pass Filter) 35. include.
  • LPF Low Pass Filter
  • a non-inverting input terminal of the buffer element 31 is connected to the connection node 25 of the passive integration circuit 20 .
  • a threshold voltage Vth is input to the inverting input terminal of the buffer element 31 .
  • the output signal of the buffer element 31 is input to the D terminal of the D flip-flop 32 .
  • a digital signal DS output from the Q terminal of the D flip-flop 32 is input to the low-pass filter 35 and also to the buffer element 33 .
  • a clock signal CLK is input to the clock terminal of the D flip-flop 32 .
  • the buffer element 33 outputs a signal obtained by inverting 0/1 of the input digital signal DS to one end of the resistance element 12 and one end of the resistance element 22 .
  • the buffer elements 31 and 33 and the D flip-flop 32 are collectively referred to as a signal generating circuit 34.
  • the signal generation circuit 34 generates a digital signal DS according to the input signal Vin and outputs a signal obtained by inverting 0/1 of the digital signal DS to the active integration circuit 10 and the passive integration circuit 20 as a feedback signal.
  • the active integration circuit 10, the passive integration circuit 20, and the signal generation circuit 34 constitute a so-called delta-sigma modulator 91.
  • the low-pass filter 35 removes quantization noise shifted to the high-frequency region by the noise shaping function of the ⁇ modulator 91.
  • the delta-sigma A/D converter 90 outputs a highly accurate digital signal Dout proportional to the analog input signal Vin.
  • processing such as counting the ratio of 0 or 1 in the digital signal DS output from the signal generation circuit 34 may be performed.
  • the digital circuit 30 can be configured using discrete semiconductor elements, or can be configured using a programmable logic device or microprocessor.
  • FPGAs Field Programmable Gate Arrays
  • FPGAs Field Programmable Gate Arrays
  • differential input buffers are a type of programmable logic device, often include differential input buffers and are suitable for highly integrated implementation of many A/D conversion circuits and other digital circuits.
  • FIG. 2 is a functional block diagram of a secondary delta-sigma modulator 300 corresponding to the delta-sigma A/D converter 90 of FIG.
  • the ⁇ modulator 300 includes integrators 310 and 320, adders 311 and 321, a 1-bit quantizer 331, a delay device 332, a buffer element 333 for inverted output, and 1 and a bit digital-to-analog converter (DAC) 334 .
  • DAC digital-to-analog converter
  • the adder 311 adds the feedback signal V4 to the input signal Vin (input voltage V1).
  • the integrator 310 time-integrates the addition result of the adder 311 .
  • Adder 321 adds feedback signal V4 to voltage V3 representing the integration result of integrator 310 .
  • the integrator 320 time-integrates the addition result of the adder 321 .
  • the 1-bit quantizer 331 converts the voltage V5 representing the integration result of the integrator 320 into a binary digital signal by comparing it with the threshold voltage Vth.
  • a delay device 332 generates a digital signal DS by delaying the output of the 1-bit quantizer 331 by one clock cycle.
  • the buffer element 333 inverts 0/1 of the digital signal DS output from the delay device 332 .
  • Digital-to-analog converter 334 converts the inverted digital signal output from buffer element 333 to an analog signal to generate feedback signal V4.
  • adder 311 and integrator 310 in FIG. 2 correspond to active integration circuit 10 in FIG.
  • Adder 321 and integrator 320 in FIG. 2 correspond to passive integration circuit 20 in FIG.
  • the 1-bit quantizer 331 in FIG. 2 corresponds to the differential input buffer element 31 in FIG.
  • Delay 332 in FIG. 2 corresponds to D flip-flop 32 in FIG.
  • Buffer element 333 and digital-to-analog converter 334 of FIG. 2 correspond to buffer element 33 of FIG.
  • the digital signal “0” is assumed to be Low level, and the digital signal “1” is assumed to be High level.
  • the negative feedback circuit required for the delta-sigma A/D converter 90 can be configured without a subtractor, and the simple passive integration circuit 20 can be used for the integrator 320 in the second stage.
  • the digital signal “0” fed back from the digital circuit 30 may be set to High level, and “1” may be set to Low level.
  • the active integration circuit 10 and the passive integration circuit 20 of FIG. 1 will be described in detail below.
  • the resistance values of the resistance elements 11 and 13 are assumed to be Ri1
  • the resistance values of the resistance elements 12 and 14 are assumed to be Rf1
  • the capacitance values of the capacitors 15 and 16 are assumed to be Ci1.
  • V2 V4-Vref (1)
  • the transfer function of the active integration circuit 10 is: (V1/Ri1+V2/Rf1)/(s ⁇ Ci1) (2) is represented by That is, the active integration circuit 10 integrates the sum of the input voltage V1 multiplied by a constant and the feedback voltage V2 multiplied by a constant.
  • the range of the input voltage V1 can be set by the ratio of the gain resistors Ri1 and Rf1.
  • the output voltage V4 of the buffer element 33 becomes the reference voltage Vref or zero. Therefore, the voltage V2 represented by the above equation (1) is 0 or -Vref.
  • the lower limit of the input voltage V1 is not limited to 0 V, because the offset voltage can be adjusted by changing the connection of resistors, as in the case of a general differential amplifier circuit. For example, a negative voltage can be input as the input voltage V1.
  • the transfer function of the passive integration circuit 20 is (V3/Ri2+V4/Rf2)/(s ⁇ Ci2) (4) is represented by That is, in the passive integration circuit 20, the sum of the constant multiple of the output voltage V3 of the active integration circuit 10 and the constant multiple of the feedback voltage V4 is integrated.
  • the passive integration circuit 20 is an RC integration circuit, it can be regarded as an integrator only in a region where the change in the output voltage V5 is small. Therefore, the time constant of Rf2 ⁇ Ci2 is set sufficiently longer than the delay time of the delay device 332 (that is, the clock period). As a result, the voltage change of the capacitor 23 is kept small, and the integrator is realized only with passive elements.
  • the output of the passive integration circuit 20 is maintained at a constant value (that is, threshold voltage Vth).
  • Vth threshold voltage
  • the range of the input voltage V3 can be set by the ratio of the gain resistors Ri2 and Rf2.
  • the output voltage V4 of buffer element 33 becomes reference voltage Vref or zero.
  • the lower limit of the input voltage V3 is Vth ⁇ (Vref ⁇ Vth) ⁇ Ri2/Rf2
  • the upper limit of the input voltage V3 is Vth ⁇ (1+Ri2/Rf2).
  • the D flip-flop 32 in FIG. 1 outputs a digital signal DS whose ratio of 0/1 changes according to the analog input signal Vin. Specifically, in the circuit configuration of FIG. 1, the D flip-flop 32 always outputs 0 when the voltage V1 of the analog input signal Vin is 0 V or less, and outputs 1 in proportion to the voltage V1 of the analog input signal Vin. more frequently.
  • the secondary delta-sigma A/D converter 90 can be configured with only one analog semiconductor amplifier as an active component of the analog circuit section. Therefore, it is possible to provide a low-cost and high-precision A/D conversion circuit using general-purpose parts.
  • Embodiment 2 In the second embodiment, a delta-sigma A/D converter 92 having improved reliability by adding a failure detection function to the delta-sigma A/D converter 90 of the first embodiment will be described.
  • FIG. 3 is a circuit diagram showing a configuration of ⁇ type A/D converter 92 according to the second embodiment.
  • the delta-sigma A/D converter 92 of FIG. 3 further includes a second passive integration circuit 20B, and the digital circuit 30 further includes a second signal generation circuit 34B and a deviation detection circuit 36. is different from the delta-sigma type A/D converter 90 of .
  • the second passive integration circuit 20B has a configuration similar to that of the passive integration circuit 20 described in FIG.
  • the second passive integration circuit 20B is configured to time-integrate the sum of the input signal Vin and the digital signal output from the second signal generation circuit 34B of the digital circuit 30 (ie, the feedback voltage V7).
  • the second passive integrator circuit 20B is also referred to as a third integrator circuit.
  • the second passive integration circuit 20B includes resistive elements 21B and 22B and a capacitor 23B.
  • Resistor element 22B and capacitor 23B are connected in this order in series between node 24B on the output side of buffer element 33B, which will be described later, and ground GND.
  • Resistance element 21B is connected between a node to which input signal Vin is input and connection node 25B of resistance element 22B and capacitor 23B.
  • the second signal generation circuit 34B of the digital circuit 30 converts the output voltage V6 of the second passive integration circuit 20B to the threshold voltage Vth at discrete time intervals (specifically, each cycle of the clock signal CLK). compare.
  • the second signal generation circuit 34B generates a digital signal (that is, the feedback voltage V7) of "0” if the output voltage V6 is higher than the threshold voltage Vth and "1” if the output voltage V6 is equal to or lower than the threshold voltage Vth.
  • the digital circuit 30 may be configured to feed back "0" or "1" when the output voltage V6 and the threshold voltage Vth are equal.
  • the second signal generation circuit 34B like the signal generation circuit 34 described with reference to FIG. including.
  • a non-inverting input terminal of the buffer element 31B is connected to the connection node 25B of the second passive integration circuit 20B.
  • a threshold voltage Vth is input to the inverting input terminal of the buffer element 31B.
  • the output signal of the buffer element 31B is input to the D terminal of the D flip-flop 32B.
  • a digital signal DSB output from the Q terminal of the D flip-flop 32B is input to the deviation detection circuit 36 and also to the buffer element 33B.
  • a clock signal CLK is input to the clock terminal of the D flip-flop 32B.
  • the buffer element 33B outputs a signal (feedback voltage V7) obtained by inverting the input digital signal DSB to one end of the resistance element 22B.
  • this voltage becomes the reference for the first-order ⁇ modulator 91B composed of the second passive integration circuit 20B and the second signal generation circuit 34B. voltage. Also, setting the threshold voltage Vth to Vref/2 makes the circuit operation symmetrical, which is preferable.
  • the digital signal "0" is assumed to be Low level, and the digital signal "1" is assumed to be High level.
  • the negative feedback circuit required for the first-order delta-sigma modulator 91B can be configured without a subtractor, and a simple passive integration circuit 20 can be used.
  • the digital signal "0" fed back from the second signal generation circuit 34B of the digital circuit 30 may be set to High level and "1" to Low level. need arises.
  • the deviation detection circuit 36 receives the digital signal DS output by the D flip-flop 32 of the signal generation circuit 34 and the digital signal DSB output by the D flip-flop 32B of the second signal generation circuit 34B.
  • the signal generation circuit 34 outputs an abnormality detection signal FS when the difference between the time average of the digital signal DS and the time average of the digital signal DSB becomes greater than or equal to a certain threshold.
  • the digital circuit 30 of FIG. 3 can be configured using individual semiconductor elements, or can be configured using a programmable logic device or microprocessor.
  • FPGAs which are a type of programmable logic device, often include differential input buffers and are suitable for highly integrated implementation of many A/D conversion circuits and other digital circuits.
  • FIG. 3 The rest of the configuration in FIG. 3 is the same as in FIG. 1, so the same or corresponding parts are denoted by the same reference numerals, and the description will not be repeated.
  • the newly added second passive integration circuit 20B and second signal generation circuit 34B in FIG. 3 constitute a first-order ⁇ modulator 91B.
  • Ri3 be the resistance value of the resistance element 21B
  • Rf3 be the resistance value of the resistance element 22B
  • Ci3 be the capacitance value of the capacitor 23B.
  • the transfer function of the second passive integration circuit 20B is (V1/Ri2+V7/Rf2)/(s ⁇ Ci3) (6) is represented by That is, in the second passive integration circuit 20B, the sum of the input voltage V1 multiplied by a constant and the feedback voltage V7 multiplied by a constant is integrated.
  • the second passive integration circuit 20B is an RC integration circuit, it can be regarded as an integrator only in a region where the change in its output voltage V6 is small. Therefore, the time constant of Rf3.multidot.Ci3 is set sufficiently longer than the delay time (that is, the clock period) of the delay device. As a result, the integrator can be realized only with passive elements by suppressing the voltage change of the capacitor 23B.
  • the output of the second passive integration circuit 20B is kept at a constant value (that is, threshold voltage Vth).
  • Vth threshold voltage
  • the range of the input voltage V1 can be set by the ratio of the gain resistors Ri3 and Rf3 in the second passive integration circuit 20B.
  • the lower limit of the input voltage V1 is Vth-(Vref-Vth) ⁇ Ri3/Rf3
  • the upper limit of the input voltage V1 is Vth ⁇ (1+Ri3/Rf3).
  • the input range (range) of the second passive integration circuit 20B can be set according to the input range (range) of the active integration circuit 10 by the ratio of the gain resistors Ri3 and Rf3.
  • the D flip-flop 32B of the second signal generation circuit 34B outputs a digital signal DSB whose ratio of 0/1 changes according to the input signal Vin.
  • a digital signal DSB whose ratio of 0/1 changes according to the input signal Vin.
  • a first delta-sigma modulator 91 composed of the active integration circuit 10, the passive integration circuit 20, and the signal generation circuit 34, and a second delta-sigma modulator 91 composed of the second passive integration circuit 20B and the second signal generation circuit 34B.
  • the delta-sigma modulator 91B is designed so that the output digital signals DS and DSB for the same input signal Vin have the same time average value. Therefore, the input ranges are also designed to be the same. It is also possible to design a different input range (range), but in that case the deviation detection circuit 36 is the time average of the digital signal DS output from the D flip-flop 32 or One of the time averages of the digital signal DSB is corrected using a linear function. This makes the time averages of the corrected digital signals DS and DSB equal to each other with respect to the same input signal Vin.
  • the deviation detection circuit 36 determines that the difference between the time average of the digital signal DS output by the D flip-flop 32 and the time average of the digital signal DSB output by the D flip-flop 32B has exceeded a certain threshold. In this case, an abnormality detection signal FS is output. As a result, when the first delta-sigma modulator 91 fails, the difference between the time averages of the digital signals DS and DSB becomes equal to or greater than the threshold value, and the abnormality detection signal FS is output. You can recognize that the conversion result is unreliable.
  • Embodiment 3 In the third embodiment, an A/D conversion system 93 including a plurality of delta-sigma A/D converters 92 of the second embodiment will be described.
  • the A/D conversion system 93 can switch to another ⁇ A/D converter when the ⁇ A/D converter in operation fails.
  • an example in which the A/D conversion system 93 is applied to a digital control device 201 that controls the power conversion circuit 60 will be described.
  • FIG. 4 is a circuit diagram showing a configuration example of the A/D conversion system 93 according to the third embodiment.
  • the A/D conversion system 93 of the third embodiment includes a plurality of ⁇ A/D converters having the same configuration as the ⁇ A/D converter 92 of FIG. 3 .
  • Each ⁇ type A/D converter receives a common input signal Vin.
  • a standby redundant system is configured by including a plurality of A/D converters having the same configuration.
  • the delta-sigma A/D converter in operation is called a main converter.
  • An A/D conversion system 93 shown in FIG. 4 includes a first ⁇ A/D converter 94 and a second ⁇ A/D converter 194 as an example.
  • the digital circuit 30 of the first ⁇ A/D converter 94 further includes a selection circuit 37 and a buffer element 41
  • the digital circuit of the second ⁇ A/D converter 194 includes a selection circuit 137 and a buffer element 141.
  • the selection circuit 37 of the first ⁇ A/D converter 94 and the selection circuit 137 of the second ⁇ A/D converter 194 are interconnected via a communication path 50 .
  • selection circuit 37 is also referred to as a first selection circuit and selection circuit 137 is also referred to as a second selection circuit.
  • the selection circuit 37 receives the abnormality detection signal FS from the deviation detection circuit 36 .
  • the selection circuit 37 of the first delta-sigma A/D converter 94 selects the second delta-sigma A/D converter 194 A signal indicative of normal operation is transmitted to the selection circuit 137 of .
  • the selection circuit 37 stops transmission of the signal indicating normal operation when the power supply is abnormal, the clock is abnormal, or when the abnormality detection signal FS is received from the deviation detection circuit 36 . Thereby, the selection circuit 37 can notify the selection circuit 137 of the abnormality of the first ⁇ type A/D converter 94 .
  • the selection circuit 137 of the second delta-sigma A/D converter 194 on standby monitors the normal operation signal output from the selection circuit 37 of the first delta-sigma A/D converter 94, which is the main converter. .
  • the selection circuit 137 has a function of switching the output of the digital signal, which is the result of A/D conversion, from the other converter to the own converter when the normal operation signal cannot be received.
  • the selection circuit 37 of the currently operating first delta-sigma A/D converter 94 disables the output from the buffer element 41, and the second delta-sigma A/D converter currently on standby.
  • Select circuit 137 of converter 194 enables the output from buffer element 141 .
  • FIG. 4 shows an example in which the selection circuits 37 and 137 manipulate the output valid signals of the buffer elements 41 and 141, switching circuits such as multiplexers or selectors may be provided in place of the buffer elements 41 and 141. may be provided in place of the buffer elements 41 and 141.
  • pulse signals or serial communication signals may be used instead of level signals.
  • level signal When a level signal is used, normal operation and abnormal state can be distinguished when the signal is stuck due to a failure in the communication circuit element or communication path (i.e., when the signal stops changing from the value indicating normal). become unable.
  • a pulse signal or a serial communication signal when used as a normal operation signal, the correct signal cannot be received when the signal is fixed, so that it can be determined that an abnormal state has occurred.
  • the use of a serial communication signal is more preferable because other information can be superimposed thereon.
  • FIG. 5 is a circuit diagram showing configurations of a digital control device 201 and a digitally controlled power supply 200 using the A/D conversion system 93 of FIG.
  • digitally controlled power supply 200 includes power conversion circuit 60 and digital controller 201 for controlling power conversion circuit 60 .
  • the digital control device 201 further includes a digital controller 42 in the digital circuit 30 of each delta-sigma A/D converter forming the A/D conversion system 93 of FIG.
  • the digital controller 42 is a feedback controller that performs PWM (Pulse Width Modulation) by feedback control based on the A/D conversion result.
  • the buffer elements 41 and 141 are provided after the digital controller 42 .
  • the digital controller 42 includes a subtractor 43, a compensator 44, a comparator 45, and a carrier wave oscillator 46.
  • the operation of these components, including low-pass filter 35, is briefly described below.
  • the low-pass filter 35 generates a multi-bit digital value Dout from the ⁇ -modulated 1-bit digital signal DS.
  • the subtractor 43 compares the digital value Dout and the output command value OCV to find their deviation.
  • the compensator 44 multiplies the deviation obtained by the subtractor 43 by an appropriate transfer function to calculate the duty as the manipulated variable.
  • a comparator 45 compares the carrier wave generated by the carrier wave oscillator 46 with the manipulated variable to generate a PWM signal.
  • the buffer element 41 outputs the PWM signal generated by the comparator 45 to the subsequent power conversion circuit 60 when the output is enabled by the selection circuit 37 .
  • FIG. 5 shows a general configuration for performing PWM by feedback control
  • other configurations having similar functions are possible, and are not limited to the configuration of FIG.
  • the power conversion circuit 60 controls voltage and/or current by ON/OFF controlling the power semiconductor element 62 .
  • a feedback loop is formed by returning the output voltage or current of the power conversion circuit 60 as the input signal Vin of the A/D conversion system. This makes it possible to configure a switching regulator (digitally controlled power supply 200) that outputs a desired voltage or current by digital control.
  • FIG. 5 shows a general step-down chopper (that is, Buck converter) circuit as an example of the power conversion circuit 60 .
  • power conversion circuit 60 of FIG. 5 includes buffer element 61 , power semiconductor element 62 , diode 63 , inductor 64 , input capacitor 65 and output capacitor 66 .
  • the power semiconductor element 62 and the inductor 64 are connected in this order between a power supply node that receives the DC voltage Vdc and an output node that outputs the output voltage Vout.
  • the cathode of diode 63 is connected to connection node 67 of power semiconductor element 62 and inductor 64, and the cathode of diode 63 is connected to ground GND.
  • a PWM signal is input to the gate of the power semiconductor element 62 via the buffer element 61 .
  • Input capacitor 65 is connected between a power supply node and ground GND.
  • Output capacitor 66 is connected between the output node and ground GND. Output voltage Vout is fed back to digital controller 201 as input signal Vin.
  • the power conversion circuit 60 is not limited to the step-down chopper of FIG.
  • the reliability can be further improved by constructing the redundant A/D conversion system 93 including a plurality of the delta-sigma A/D converters 92 of the second embodiment. . Furthermore, the A/D conversion system 93 of Embodiment 3 can be applied to the digital controller 201 and the digitally controlled power supply 200. FIG.
  • Embodiments 1 to 3 are examples and are not limited to these, and can be used in any combination including existing known techniques.
  • a digitally controlled power supply can be configured.
  • a single point of failure is an element where a single failure can cause the entire system to fail.
  • the delta-sigma A/D converter 92 of the second embodiment or the A/D conversion system 93 of the third embodiment is adopted for such a signal path that becomes a single point of failure.

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Abstract

アナログ／デジタル変換器（９０）において、第１の積分回路（１０）は、アナログ入力信号（Ｖｉｎ）と第１のフィードバック信号（Ｖ４）との和を時間積分し、能動素子を含む。第２の積分回路（２０）は、第１の積分回路（１０）の積分結果と第１のフィードバック信号（Ｖ４）との和を時間積分し、能動素子を含まない。第１の信号生成回路（３４）は、第２の積分回路（２０）の積分結果を表す第１の出力電圧（Ｖ５）と閾値電圧（Ｖｔｈ）とを離散的な時間間隔で比較し、第１の出力電圧（Ｖ５）が閾値電圧（Ｖｔｈ）よりも高ければ第１のデジタル信号（ＤＳ）として１を生成し、第１の出力電圧（Ｖ５）が閾値電圧（Ｖｔｈ）よりも低ければ第１のデジタル信号（ＤＳ）として０を生成する。第１の信号生成回路（３４）は、第１のデジタル信号（ＤＳ）の１と０とを反転させた信号を第１のフィードバック信号（Ｖ４）として出力する。

Description

アナログ／デジタル変換器、アナログ／デジタル変換システム、デジタル制御装置、およびデジタル制御電源
　本開示は、アナログ／デジタル変換器、アナログ／デジタル変換システム、デジタル制御装置、およびデジタル制御電源に関する。
　ΔΣ型アナログ／デジタル（Ａ／Ｄ：Analog　to　Digital）変換器において、安価な回路構成で変換精度を高める技術として、たとえば、特開２０１９－０５７９３７号公報（特許文献１）に開示された技術が知られている。
　この文献に記載のΔΣ型Ａ／Ｄ変換器において、ΔΣ変調部は、入力電圧値が被検査電圧の電圧値である第１のΔΣ変調部と、入力電圧値が補正用基準電圧の電圧値である第２のΔΣ変調部とを備える。デジタルフィルタ部は、第１のΔΣ変調部が生成した１ビットデータの示す情報に基づいてＮビットデータを生成する第１のデジタルフィルタと、第２のΔΣ変調部が生成した１ビットデータの示す情報に基づいてＮビットデータを生成する第２のデジタルフィルタとが設けられ、補正演算部は、第２のデジタルフィルタで作成されたＮビットデータを用いて、第１のデジタルフィルタで作成されたＮビットデータの補正演算を実施する（特許文献１の要約参照）。また、上記のΔΣ変調部において、抵抗素子Ｒ１およびキャパシタＣ１は、平滑回路の機能，遅延ＤＡ変換回路の機能，および，積分回路の機能を有する（特許文献１の段落［００１８］，［００１９］を参照）。
特開２０１９－０５７９３７号公報
　上記の特開２０１９－０５７９３７号公報（特許文献１）に開示されたΔΣ型Ａ／Ｄ変換器の構成によれば、基準電圧値の精度不足に伴う誤差補償を安価に実現することが期待される。しかし、アナログ信号をデジタル信号に変換する際に生じる量子化誤差の低減については特に考慮されていない。
　本開示は、上記の背景技術に鑑みてなされたものであり、その目的の１つは、安価な回路構成で従来技術よりも変換精度を高めることが可能なΔΣ型Ａ／Ｄ変換器を提供することである。本開示のその他の目的および特徴は、以下の実施の形態において説明する。
　一実施形態のアナログ／デジタル変換器は、第１の積分回路と、第２の積分回路と、第１の信号生成回路とを備える。第１の積分回路は、アナログ入力信号と第１のフィードバック信号との和を時間積分し、能動素子を含む。第２の積分回路は、第１の積分回路の積分結果と第１のフィードバック信号との和を時間積分し、能動素子を含まない。第１の信号生成回路は、第２の積分回路の積分結果を表す第１の出力電圧と閾値電圧とを離散的な時間間隔で比較し、第１の出力電圧が閾値電圧よりも高ければ第１のデジタル信号として１を生成し、第１の出力電圧が閾値電圧よりも低ければ第１のデジタル信号として０を生成する。第１の信号生成回路は、第１のデジタル信号の１と０とを反転させた信号を第１のフィードバック信号として出力する。
　上記の実施形態によれば、能動素子を含む第１の積分回路と能動素子を含まない第２の積分回路とによって、２次のΔΣ型のアナログ／デジタル変換器を構成できるので、安価な回路構成で従来技術よりも変換精度を高めることができる。
実施の形態１によるΔΣ型Ａ／Ｄ変換器９０の構成を示す回路図である。 図１のΔΣ型Ａ／Ｄ変換器９０に対応する２次のΔΣ変調器３００の機能ブロック図である。 実施の形態２によるΔΣ型Ａ／Ｄ変換器９２の構成を示す回路図である。 実施の形態３によるＡ／Ｄ変換システム９３の構成例を示す回路図である。 図４のＡ／Ｄ変換システム９３を利用したデジタル制御装置２０１およびデジタル制御電源２００の構成を示す回路図である。
　以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
　実施の形態１．
　［ΔΣ型Ａ／Ｄ変換器の構成］
　図１は、実施の形態１によるΔΣ型Ａ／Ｄ変換器９０の構成を示す回路図である。実施の形態１によるΔΣ型Ａ／Ｄ変換器９０は、アナログ回路部（１０，２０）とデジタル回路３０とを含む。アナログ回路部（１０，２０）は、能動素子を含む積分回路１０と、受動回路により構成されて能動素子を含まない積分回路２０とを含む。能動素子とは、オペアンプまたはディスクリート部品により構成された半導体増幅器などである。以下、積分回路１０を能動積分回路１０または第１の積分回路１０とも称し、積分回路２０を受動積分回路２０または第２の積分回路２０とも称する。まず、上記の各回路１０～３０の構成、および各回路を構成する構成要素間の接続について説明する。
　能動積分回路１０は、入力信号Ｖｉｎとデジタル回路３０から能動積分回路１０にフィードバックされるデジタル信号との和を、時間積分するように構成される。図１に示すように、能動積分回路１０は、抵抗素子１１～１４と、キャパシタ１５，１６と、半導体増幅器１７とを備える。半導体増幅器１７は、非反転入力端子（＋端子）、反転入力端子（－端子）、および出力端子を有するオペアンプである。
　抵抗素子１１は、入力信号Ｖｉｎが入力されるノード（node）と、半導体増幅器１７の非反転入力端子との間に接続される。抵抗素子１２は、後述するバッファ素子３３の出力側のノード２４と、半導体増幅器１７の非反転入力端子との間に接続される。キャパシタ１６は、半導体増幅器１７の非反転入力端子とグランドＧＮＤとの間に接続される。抵抗素子１３は、半導体増幅器１７の反転入力端子とグランドＧＮＤとの間に接続される。抵抗素子１４は、半導体増幅器１７の反転入力端子と基準電圧Ｖｒｅｆが供給されるノードとの間に接続される。キャパシタ１５は、半導体増幅器１７の反転入力端子と出力端子との間に接続される。
　受動積分回路２０は、能動積分回路１０の出力信号と、デジタル回路３０から受動積分回路２０にフィードバックされるデジタル信号との和を、時間積分するように構成される。図１に示すように、受動積分回路２０は、抵抗素子２１，２２と、キャパシタ２３とを含む。抵抗素子２２およびキャパシタ２３は、この順でバッファ素子３３の出力側のノード２４とグランドＧＮＤとの間に直列に接続される。抵抗素子２１は、能動積分回路１０の半導体増幅器１７の出力端子と、抵抗素子２２およびキャパシタ２３の接続ノード２５との間に接続される。
　デジタル回路３０は、離散的な時間間隔で（具体的には、クロック信号ＣＬＫの周期ごとに）、受動積分回路２０の出力電圧Ｖ５を閾値電圧Ｖｔｈと比較する。デジタル回路３０は、出力電圧Ｖ５が閾値電圧Ｖｔｈよりも高ければ“０”、出力電圧Ｖ５が閾値電圧Ｖｔｈよりも低ければ“１”のデジタル信号をアナログ回路部１０，２０にフィードバックする。なお、デジタル回路３０は、出力電圧Ｖ５と閾値電圧Ｖｔｈとが等しい場合には、“０”をフィードバックするように構成されてもよいし、“１”をフィードバックするように構成されてもよい。図１に示すように、デジタル回路３０は、差動入力のバッファ素子３１と、Ｄフリップフロップ３２と、反転出力用のバッファ素子３３と、低域通過フィルタ（ＬＰＦ：Low　Pass　Filter）３５とを含む。
　バッファ素子３１の非反転入力端子は、受動積分回路２０の接続ノード２５に接続される。バッファ素子３１の反転入力端子には、閾値電圧Ｖｔｈが入力される。バッファ素子３１の出力信号は、Ｄフリップフロップ３２のＤ端子に入力される。Ｄフリップフロップ３２のＱ端子からの出力されるデジタル信号ＤＳは、低域通過フィルタ３５に入力されるとともに、バッファ素子３３に入力される。Ｄフリップフロップ３２のクロック端子にはクロック信号ＣＬＫが入力される。バッファ素子３３は、入力されたデジタル信号ＤＳの０／１を反転させた信号を抵抗素子１２の一端および抵抗素子２２の一端に出力する。
　本開示において、バッファ素子３１，３３およびＤフリップフロップ３２をまとめて信号生成回路３４と称する。信号生成回路３４は、入力信号Ｖｉｎに応じたデジタル信号ＤＳを生成するともに、デジタル信号ＤＳの０／１を反転させた信号を能動積分回路１０および受動積分回路２０にフィードバック信号として出力する。なお、能動積分回路１０、受動積分回路２０、および信号生成回路３４によって、いわゆるΔΣ変調器９１が構成される。
　低域通過フィルタ３５は、ΔΣ変調器９１のノイズシェーピング機能によって高周波領域にシフトされた量子化ノイズを除去する。この結果、ΔΣ型Ａ／Ｄ変換器９０から、アナログ入力信号Ｖｉｎに比例した高精度のデジタル信号Ｄｏｕｔが出力される。低域通過フィルタに代えて、信号生成回路３４から出力されたデジタル信号ＤＳのうち０または１の割合を計数する等の処理を行ってもよい。
　デジタル回路３０は、個別の半導体素子を使用して構成することもできるし、プログラマブルロジックデバイスまたはマイクロプロセッサを用いて構成することもできる。特に、プログラマブルロジックデバイスの一種であるＦＰＧＡ（Field　Programmable　Gate　Array）は差動入力バッファを含むものが多く、多数のＡ／Ｄ変換回路とその他デジタル回路を高集積に実装するのに好適である。
　なお、図１において、基準電圧Ｖｒｅｆとバッファ素子３３の電源電圧とを等しく設定すると、これがＡ／Ｄ変換器の基準電圧となる。また、閾値電圧Ｖｔｈを基準電圧Ｖｒｅｆの１／２に設定すると回路動作が対称的になって好適である。
　［ΔΣ型Ａ／Ｄ変換器の動作］
　次に、上記のΔΣ型Ａ／Ｄ変換器９０の動作について説明する。図２は、図１のΔΣ型Ａ／Ｄ変換器９０に対応する２次のΔΣ変調器３００の機能ブロック図である。
　図２に示すように、ΔΣ変調器３００は、積分器３１０，３２０と、加算器３１１，３２１と、１ビット量子化器３３１と、遅延器３３２と、反転出力用のバッファ素子３３３と、１ビットのデジタル／アナログ変換器（ＤＡＣ：Digital-to-Analog　Converter）３３４とを含む。遅延器３３２の直後に反転出力用のバッファ素子３３３を設けない場合には、加算器３１１，３２１の各々に代えて減算器を設ける必要がある。本実施の形態の場合には、バッファ素子３３３を設けることによって、減算器にかえて加算器を用いることができる点に特徴がある。
　図２の動作を簡単に説明すると、加算器３１１は、入力信号Ｖｉｎ（入力電圧Ｖ１）にフィードバック信号Ｖ４を加算する。積分器３１０は、加算器３１１の加算結果を時間積分する。加算器３２１は、積分器３１０の積分結果を表す電圧Ｖ３にフィードバック信号Ｖ４を加算する。積分器３２０は、加算器３２１の加算結果を時間積分する。１ビット量子化器３３１は、積分器３２０の積分結果を表す電圧Ｖ５を閾値電圧Ｖｔｈと比較することにより、２値のデジタル信号に変換する。遅延器３３２は、１ビット量子化器３３１の出力を１クロック周期遅延させることによりデジタル信号ＤＳを生成する。バッファ素子３３３は、遅延器３３２から出力されたデジタル信号ＤＳの０／１を反転させる。デジタル／アナログ変換器３３４は、バッファ素子３３３から出力された反転されたデジタル信号をアナログ信号に変換することにより、フィードバック信号Ｖ４を生成する。
　図２の各機能ブロックを図１の回路に対応付けると次のようになる。まず、図２の加算器３１１および積分器３１０は、図１の能動積分回路１０に対応する。図２の加算器３２１および積分器３２０は、図１の受動積分回路２０に対応する。図２の１ビット量子化器３３１は図１の差動入力のバッファ素子３１に対応する。図２の遅延器３３２は、図１のＤフリップフロップ３２に対応する。図２のバッファ素子３３３およびデジタル／アナログ変換器３３４は、図１のバッファ素子３３に対応する。
　なお、デジタル信号“０”をＬｏｗレベル、デジタル信号“１”をＨｉｇｈレベルとする。これにより、ΔΣ型Ａ／Ｄ変換器９０に必要な負帰還回路を減算器無しで構成することができ、２段目の積分器３２０に簡素な受動積分回路２０を用いることができる。デジタル回路３０からフィードバックするデジタル信号“０”をＨｉｇｈレベル、“１”をＬｏｗレベルとしても良いが、その場合にはアナログ回路部１０，２０に減算機能を有する必要が生じる。
　以下、図１の能動積分回路１０および受動積分回路２０の動作について詳しく説明する。能動積分回路１０において、抵抗素子１１，１３の抵抗値をＲｉ１とし、抵抗素子１２，１４の抵抗値をＲｆ１とし、キャパシタ１５，１６の容量値をＣｉ１とする。ここで、
　Ｖ２＝Ｖ４－Ｖｒｅｆ　　…(1)
とすると、半導体増幅器１７によって構成されるオペアンプのバーチャルショートと入力電流が０の条件から、能動積分回路１０の伝達関数は、
　（Ｖ１／Ｒｉ１＋Ｖ２／Ｒｆ１）／（ｓ・Ｃｉ１）　　…(2)
で表される。すなわち、能動積分回路１０において、入力電圧Ｖ１の定数倍とフィードバック電圧Ｖ２の定数倍との和が積分される。
　ここで、入力電圧Ｖ１が直流の定常状態の場合、能動積分回路１０の出力は何らかの一定値になる。この場合、能動積分回路１０の入力は出力の微分で０となるので、
　Ｖ１／Ｒｉ１＋Ｖ２／Ｒｆ１＝０　　…(3)
が成立する。
　上式（３）を用いると、能動積分回路１０において、ゲイン抵抗Ｒｉ１，Ｒｆ１の比率により入力電圧Ｖ１の範囲（レンジ）を設定できることがわかる。たとえば、図１において基準電圧Ｖｒｅｆとバッファ素子３３の電源電圧が等しい場合、バッファ素子３３の出力電圧Ｖ４は、基準電圧Ｖｒｅｆまたは０になる。したがって、上式（１）で表される電圧Ｖ２は、０または－Ｖｒｅｆになる。この電圧Ｖ２の値を上式（３）に代入することにより、入力電圧Ｖ１の下限値は０Ｖとなり、入力電圧Ｖ１の上限値はＶｒｅｆ×Ｒｉ１／Ｒｆ１となる。
　なお、一般的な差動増幅回路の場合と同様に、抵抗器の接続を変更することによりオフセット電圧を加減することが可能であるので、入力電圧Ｖ１の下限値は０Ｖに限定されない。たとえば、入力電圧Ｖ１として負電圧を入力することもできる。
　同様に、図１の受動積分回路２０において、抵抗素子２１の抵抗値をＲｉ２とし、抵抗素子２２の抵抗値をＲｆ２とし、キャパシタ２３の容量値をＣｉ２とする。この場合、受動積分回路２０の伝達関数は、
　（Ｖ３／Ｒｉ２＋Ｖ４／Ｒｆ２）／（ｓ・Ｃｉ２）　　…(4)
で表される。すなわち、受動積分回路２０において、能動積分回路１０の出力電圧Ｖ３の定数倍とフィードバック電圧Ｖ４の定数倍との和が積分される。
　ただし、受動積分回路２０は、ＲＣ積分回路であるため、その出力電圧Ｖ５の変化が小さい領域でのみ積分器と見なせる。したがって、Ｒｆ２・Ｃｉ２の時定数を遅延器３３２の遅れ時間（すなわち、クロック周期）よりも十分に長く設定する。これにより、キャパシタ２３の電圧変化を小さく抑えて受動素子のみで積分器を実現する。
　ここで、定常状態では、受動積分回路２０の出力が一定値（すなわち、閾値電圧Ｖｔｈ）に保たれる。この場合、受動積分回路２０の入力は出力の微分で０となるので、
　（Ｖ３－Ｖｔｈ）／Ｒｉ２＋（Ｖ４－Ｖｔｈ）／Ｒｆ２＝０　　…(5)
が成立する。
　上式（５）を用いると、受動積分回路２０において、ゲイン抵抗Ｒｉ２、Ｒｆ２の比率により入力電圧Ｖ３の範囲（レンジ）を設定できることがわかる。たとえば、図１の回路において基準電圧Ｖｒｅｆとバッファ素子３３の電源電圧が等しい場合、バッファ素子３３の出力電圧Ｖ４は、基準電圧Ｖｒｅｆまたは０になる。この電圧Ｖ４を上式（４）に代入することにより、入力電圧Ｖ３の下限値はＶｔｈ－（Ｖｒｅｆ－Ｖｔｈ）×Ｒｉ２／Ｒｆ２となり、入力電圧Ｖ３の上限値はＶｔｈ×（１＋Ｒｉ２／Ｒｆ２）となる。これにより、能動積分回路１０に含まれる半導体増幅器１７の出力特性に合わせて、受動積分回路２０の入力範囲（レンジ）を設定できる。
　図１のＤフリップフロップ３２は、アナログ入力信号Ｖｉｎに応じて０／１の比率が変化するデジタル信号ＤＳを出力する。具体的に、図１の回路構成では、アナログ入力信号Ｖｉｎの電圧Ｖ１が０Ｖ以下のときＤフリップフロップ３２からは常に０が出力され、アナログ入力信号Ｖｉｎの電圧Ｖ１に比例して１が出力される頻度が高くなる。
　［実施の形態１の効果］
　上記のとおり実施の形態１によれば、アナログ回路部の能動部品としてアナログ半導体増幅器１個のみで、２次のΔΣ型Ａ／Ｄ変換器９０を構成できる。したがって、汎用部品を使用して低コストかつ高精度なＡ／Ｄ変換回路を提供できる。
　実施の形態２．
　実施の形態２では、実施の形態１のΔΣ型Ａ／Ｄ変換器９０に故障検知機能を付加することにより信頼性を高めたΔΣ型Ａ／Ｄ変換器９２について説明する。
　［ΔΣ型Ａ／Ｄ変換器の構成］
　図３は、実施の形態２によるΔΣ型Ａ／Ｄ変換器９２の構成を示す回路図である。図３のΔΣ型Ａ／Ｄ変換器９２は、第２の受動積分回路２０Ｂをさらに含むとともに、デジタル回路３０が第２の信号生成回路３４Ｂと偏差検出回路３６とをさらに含む点で、図１のΔΣ型Ａ／Ｄ変換器９０と異なる。
　第２の受動積分回路２０Ｂは、図１で説明した受動積分回路２０と同様の構成を有し、受動回路により構成されて能動素子を含まない積分回路である。第２の受動積分回路２０Ｂは、入力信号Ｖｉｎとデジタル回路３０の第２の信号生成回路３４Ｂから出力されるデジタル信号（すなわち、フィードバック電圧Ｖ７）との和を時間積分するように構成される。本開示では、第２の受動積分回路２０Ｂを第３の積分回路とも称する。
　より詳細には、第２の受動積分回路２０Ｂは、抵抗素子２１Ｂ，２２Ｂと、キャパシタ２３Ｂとを含む。抵抗素子２２Ｂおよびキャパシタ２３Ｂは、この順で後述するバッファ素子３３Ｂの出力側のノード２４ＢとグランドＧＮＤとの間に直列に接続される。抵抗素子２１Ｂは、入力信号Ｖｉｎが入力されるノードと、抵抗素子２２Ｂおよびキャパシタ２３Ｂの接続ノード２５Ｂとの間に接続される。
　デジタル回路３０の第２の信号生成回路３４Ｂは、離散的な時間間隔で（具体的には、クロック信号ＣＬＫの周期ごとに）、第２の受動積分回路２０Ｂの出力電圧Ｖ６を閾値電圧Ｖｔｈと比較する。第２の信号生成回路３４Ｂは、出力電圧Ｖ６が閾値電圧Ｖｔｈよりも高ければ“０”、出力電圧Ｖ６が閾値電圧Ｖｔｈ以下であれば“１”のデジタル信号（すなわち、フィードバック電圧Ｖ７）を第２の受動積分回路２０Ｂにフィードバックする。なお、デジタル回路３０は、出力電圧Ｖ６と閾値電圧Ｖｔｈとが等しい場合には、“０”をフィードバックするように構成されてもよいし、“１”をフィードバックするように構成されてもよい。
　より詳細には、第２の信号生成回路３４Ｂは、図１で説明した信号生成回路３４と同様に、差動入力のバッファ素子３１Ｂと、Ｄフリップフロップ３２Ｂと、反転出力用のバッファ素子３３Ｂとを含む。バッファ素子３１Ｂの非反転入力端子は、第２の受動積分回路２０Ｂの接続ノード２５Ｂに接続される。バッファ素子３１Ｂの反転入力端子には、閾値電圧Ｖｔｈが入力される。バッファ素子３１Ｂの出力信号は、Ｄフリップフロップ３２ＢのＤ端子に入力される。Ｄフリップフロップ３２ＢのＱ端子から出力されるデジタル信号ＤＳＢは、偏差検出回路３６に入力されるとともに、バッファ素子３３Ｂに入力される。Ｄフリップフロップ３２Ｂのクロック端子にはクロック信号ＣＬＫが入力される。バッファ素子３３Ｂは、入力されたデジタル信号ＤＳＢを反転させた信号（フィードバック電圧Ｖ７）を抵抗素子２２Ｂの一端に出力する。
　ここで、基準電圧Ｖｒｅｆとバッファ素子３３Ｂの電源電圧を等しく設定すると、この電圧が第２の受動積分回路２０Ｂと第２の信号生成回路３４Ｂとによって構成される１次のΔΣ変調器９１Ｂの基準電圧となる。また、閾値電圧ＶｔｈをＶｒｅｆ／２に設定すると回路動作が対称的になり、好適である。
　なお、デジタル信号“０”をＬｏｗレベル、デジタル信号“１”をＨｉｇｈレベルとする。これにより、１次のΔΣ変調器９１Ｂに必要な負帰還回路を減算器無しで構成することができ、簡素な受動積分回路２０を用いることができる。デジタル回路３０の第２の信号生成回路３４Ｂからフィードバックするデジタル信号“０”をＨｉｇｈレベル、“１”をＬｏｗレベルとしても良いが、その場合には第２の受動積分回路２０Ｂに減算機能を有する必要が生じる。
　偏差検出回路３６は、信号生成回路３４のＤフリップフロップ３２が出力するデジタル信号ＤＳと、第２の信号生成回路３４ＢのＤフリップフロップ３２Ｂが出力するデジタル信号ＤＳＢとを受ける。信号生成回路３４は、デジタル信号ＤＳの時間平均とデジタル信号ＤＳＢの時間平均との差がある閾値以上に大きくなった場合に、異常検知信号ＦＳを出力する。
　実施の形態１の場合と同様に、図３のデジタル回路３０は、個別の半導体素子を使用して構成することもできるし、プログラマブルロジックデバイスまたはマイクロプロセッサを用いて構成することもできる。特に、プログラマブルロジックデバイスの一種であるＦＰＧＡは差動入力バッファを含むものが多く、多数のＡ／Ｄ変換回路とその他デジタル回路を高集積に実装するのに好適である。
　図３のその他の構成は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
　［ΔΣ型Ａ／Ｄ変換器の動作］
　次に、図３のΔΣ型Ａ／Ｄ変換器９２の動作について説明する。まず、図３の能動積分回路１０、受動積分回路２０、および信号生成回路３４によって構成される２次のΔΣ変調器９１の動作は、実施の形態１で説明したとおりであるので、詳しい説明を繰り返さない。信号生成回路３４のＤフリップフロップ３２から、アナログ入力信号Ｖｉｎに応じて０／１の比率が変化するデジタル信号ＤＳが得られる。具体的に、図３の回路構成の場合、アナログ入力信号Ｖｉｎの電圧Ｖ１が０Ｖ以下のときＤフリップフロップ３２からは常に０が出力され、アナログ入力信号Ｖｉｎの電圧Ｖ１に比例してＤフリップフロップ３２から１が出力される頻度が高くなる。
　新たに追加された図３の第２の受動積分回路２０Ｂおよび第２の信号生成回路３４Ｂによって、１次のΔΣ変調器９１Ｂが構成される。第２の受動積分回路２０Ｂにおいて、抵抗素子２１Ｂの抵抗値をＲｉ３とし、抵抗素子２２Ｂの抵抗値をＲｆ３とし、キャパシタ２３Ｂの容量値をＣｉ３とする。この場合、第２の受動積分回路２０Ｂの伝達関数は、
　（Ｖ１／Ｒｉ２＋Ｖ７／Ｒｆ２）／（ｓ・Ｃｉ３）　　…(6)
で表される。すなわち、第２の受動積分回路２０Ｂにおいて、入力電圧Ｖ１の定数倍とフィードバック電圧Ｖ７の定数倍との和が積分される。
　ただし、第２の受動積分回路２０Ｂは、ＲＣ積分回路であるため、その出力電圧Ｖ６の変化が小さい領域でのみ積分器と見なせる。したがって、Ｒｆ３・Ｃｉ３の時定数を遅延器の遅れ時間（すなわち、クロック周期）よりも十分に長く設定する。これにより、キャパシタ２３Ｂの電圧変化を小さく抑えて受動素子のみで積分器を実現する。
　ここで、定常状態では、第２の受動積分回路２０Ｂの出力が一定値（すなわち、閾値電圧Ｖｔｈ）に保たれる。この場合、第２の受動積分回路２０Ｂの入力は出力の微分で０となるので、
　（Ｖ１－Ｖｔｈ）／Ｒｉ３＋（Ｖ７－Ｖｔｈ）／Ｒｆ３＝０　　…(7)
が成立する。
　上式（７）を用いると、第２の受動積分回路２０Ｂにおいて、ゲイン抵抗Ｒｉ３、Ｒｆ３の比率により入力電圧Ｖ１の範囲（レンジ）を設定できることがわかる。たとえば、図３の回路において基準電圧Ｖｒｅｆとバッファ素子３３Ｂの電源電圧が等しい場合、バッファ素子３３Ｂの出力電圧Ｖ７は、基準電圧Ｖｒｅｆまたは０になる。この電圧Ｖ７を上式（７）に代入することにより、入力電圧Ｖ１の下限値はＶｔｈ－（Ｖｒｅｆ－Ｖｔｈ）×Ｒｉ３／Ｒｆ３となり、入力電圧Ｖ１の上限値はＶｔｈ×（１＋Ｒｉ３／Ｒｆ３）となる。したがって、ゲイン抵抗Ｒｉ３、Ｒｆ３の比率により、能動積分回路１０の入力範囲（レンジ）に合わせて第２の受動積分回路２０Ｂの入力範囲（レンジ）を設定できる。
　第２の信号生成回路３４ＢのＤフリップフロップ３２Ｂは、入力信号Ｖｉｎに応じて０／１の比率が変化するデジタル信号ＤＳＢを出力する。具体的に、図３の回路構成では、アナログ入力信号Ｖｉｎの電圧がＶｔｈ－（Ｖｒｅｆ－Ｖｔｈ）×Ｒｉ３／Ｒｆ３以下のときＤフリップフロップ３２Ｂからは常に０が出力され、アナログ入力信号Ｖｉｎの電圧に比例してＤフリップフロップ３２Ｂから１が出力される頻度が高くなる。
　能動積分回路１０、受動積分回路２０、および信号生成回路３４によって構成される第１のΔΣ変調器９１と、第２の受動積分回路２０Ｂおよび第２の信号生成回路３４Ｂによって構成される第２のΔΣ変調器９１Ｂとは、同じ入力信号Ｖｉｎに対して出力されるデジタル信号ＤＳ，ＤＳＢの時間平均値が等しくなるように設計される。よって、入力範囲（レンジ）も等しく設計される。入力範囲（レンジ）が異なる設計を行うことも可能であるが、その場合には偏差検出回路３６は、Ｄフリップフロップ３２から出力されるデジタル信号ＤＳの時間平均またはＤフリップフロップ３２Ｂから出力されるデジタル信号ＤＳＢの時間平均のうち一方を、一次関数を用いて補正する。これにより、同じ入力信号Ｖｉｎに対して補正後のデジタル信号ＤＳ，ＤＳＢの時間平均が互いに等しくなるようにする。
　前述のように、偏差検出回路３６は、Ｄフリップフロップ３２が出力するデジタル信号ＤＳの時間平均と、Ｄフリップフロップ３２Ｂが出力するデジタル信号ＤＳＢの時間平均との差がある閾値以上に大きくなった場合に、異常検知信号ＦＳを出力する。これにより、第１のΔΣ変調器９１が故障した場合に、デジタル信号ＤＳ，ＤＳＢの時間平均の差が閾値以上になって異常検知信号ＦＳが出力されるので、後段の制御回路はＡ／Ｄ変換結果が信頼できないことを認識できる。
　［実施の形態２の効果］
　上記のとおり実施の形態２によれば、アナログ回路部の能動部品としてアナログ半導体増幅器１７が１個のみで、故障検知機能付きの２次のΔΣ型Ａ／Ｄ変換器９２を構成できる。したがって、汎用部品を使用して低コスト、高精度、かつ高信頼性を有するＡ／Ｄ変換回路を提供できる。
　実施の形態３．
　実施の形態３では、実施の形態２のΔΣ型Ａ／Ｄ変換器９２を複数含むＡ／Ｄ変換システム９３について説明する。Ａ／Ｄ変換システム９３は、動作中のΔΣ型Ａ／Ｄ変換器が故障した場合に他のΔΣ型Ａ／Ｄ変換器に切り替えることができる。さらに、Ａ／Ｄ変換システム９３を、電力変換回路６０を制御するデジタル制御装置２０１に適用した例について説明する。
　［Ａ／Ｄ変換システムの構成］
　図４は、実施の形態３によるＡ／Ｄ変換システム９３の構成例を示す回路図である。実施の形態３のＡ／Ｄ変換システム９３は、図３のΔΣ型Ａ／Ｄ変換器９２と同様の構成のΔΣ型Ａ／Ｄ変換器を複数含む。各ΔΣ型Ａ／Ｄ変換器は共通の入力信号Ｖｉｎを受ける。同じ構成のＡ／Ｄ変換器を複数含むことで待機冗長系が構成される。以後、動作中のΔΣ型Ａ／Ｄ変換器を主変換器と呼ぶ。
　図４に示すＡ／Ｄ変換システム９３は、一例として第１のΔΣ型Ａ／Ｄ変換器９４および第２のΔΣ型Ａ／Ｄ変換器１９４を含む。第１のΔΣ型Ａ／Ｄ変換器９４のデジタル回路３０は、選択回路３７およびバッファ素子４１をさらに含み、第２のΔΣ型Ａ／Ｄ変換器１９４のデジタル回路は選択回路１３７およびバッファ素子１４１をさらに含む。第１のΔΣ型Ａ／Ｄ変換器９４の選択回路３７と第２のΔΣ型Ａ／Ｄ変換器１９４の選択回路１３７とは、通信路５０を介して相互に接続される。本開示において、選択回路３７を第１の選択回路とも称し、選択回路１３７を第２の選択回路とも称する。
　選択回路３７は、偏差検出回路３６から異常検知信号ＦＳを受ける。第１のΔΣ型Ａ／Ｄ変換器９４が主変換器として動作している場合、第１のΔΣ型Ａ／Ｄ変換器９４の選択回路３７は、第２のΔΣ型Ａ／Ｄ変換器１９４の選択回路１３７に正常動作を示す信号を送信する。選択回路３７は、電源異常時、クロック異常時、または偏差検出回路３６から異常検知信号ＦＳを受信しているときに、正常動作を示す信号の送信を停止する。これにより、選択回路３７は、選択回路１３７に第１のΔΣ型Ａ／Ｄ変換器９４の異常を通知できる。
　待機中の第２のΔΣ型Ａ／Ｄ変換器１９４の選択回路１３７は、主変換器である第１のΔΣ型Ａ／Ｄ変換器９４の選択回路３７から出力された正常動作信号を監視する。選択回路１３７は、正常動作信号が受信できない異常時に、Ａ／Ｄ変換結果であるデジタル信号の出力を他変換器から自変換器に切り替える機能を有する。図４の場合には、現在動作中の第１のΔΣ型Ａ／Ｄ変換器９４の選択回路３７は、バッファ素子４１からの出力を無効にし、現在待機中の第２のΔΣ型Ａ／Ｄ変換器１９４の選択回路１３７は、バッファ素子１４１からの出力を有効にする。なお、図４では、選択回路３７，１３７がバッファ素子４１、１４１の出力有効信号を操作する例を示しているが、バッファ素子４１，１４１に代えてマルチプレクサまたはセレクタ等の切り替え回路を有していてもよい。
　選択回路３７，１３７から出力される正常動作信号には、レベル信号ではなくパルス信号またはシリアル通信信号を使用してもよい。レベル信号を使用した場合、通信用の回路素子または通信路に故障が生じて信号が固着した場合（すなわち、信号が正常を示す値から変化しなくなった場合）に正常動作と異常状態とを区別できなくなる。これに対して、正常動作信号としてパルス信号またはシリアル通信信号を使用した場合には、信号が固着した場合に正しい信号を受信できなくなるため、異常状態であると判定できる。また、シリアル通信信号を使用した場合は、他の情報を重畳することもできるためさらに好適である。
　［デジタル制御電源およびデジタル制御装置の構成］
　図５は、図４のＡ／Ｄ変換システム９３を利用したデジタル制御装置２０１およびデジタル制御電源２００の構成を示す回路図である。
　図５を参照して、デジタル制御電源２００は、電力変換回路６０と、電力変換回路６０を制御するためのデジタル制御装置２０１とを含む。デジタル制御装置２０１は、図４のＡ／Ｄ変換システム９３を構成する各ΔΣ型Ａ／Ｄ変換器のデジタル回路３０においてデジタルコントローラ４２をさらに含む。デジタルコントローラ４２は、Ａ／Ｄ変換結果に基づいて、フィードバック制御によってＰＷＭ（Pulse　Width　Modulation）を行うフィードバック制御器である。バッファ素子４１，１４１は、デジタルコントローラ４２の後段に設けられる。
　具体的に図５に示す例では、デジタルコントローラ４２は、減算器４３、補償器４４、比較器４５、および搬送波発振器４６を含む。以下、低域通過フィルタ３５を含めてこれらの構成要素の動作を簡単に説明する。
　低域通過フィルタ３５は、ΔΣ変調された１ビットのデジタル信号ＤＳから複数ビットのデジタル値Ｄｏｕｔを生成する。減算器４３は、デジタル値Ｄｏｕｔと出力指令値ＯＣＶとを比較し、これらの偏差を求める。補償器４４は、減算器４３で求められた偏差に対して適切な伝達関数を掛けて操作量としてのデューティを算出する。比較器４５は搬送波発振器４６の生成する搬送波と操作量とを比較してＰＷＭ信号を生成する。バッファ素子４１は、選択回路３７によって出力が有効となっているときに、比較器４５によって生成されたＰＭＷ信号を後段の電力変換回路６０に出力する。
　なお、図５ではフィードバック制御によりＰＷＭを行うための一般的な構成を示したが、同様の機能を有する構成は他にも可能であり、図５の構成に限定されるものではない。
　電力変換回路６０は、パワー半導体素子６２をＯＮ／ＯＦＦ制御することで電圧および／または電流を制御する。電力変換回路６０の出力電圧または出力電流をＡ／Ｄ変換システムの入力信号Ｖｉｎとして戻すことでフィードバックループが形成される。これにより、デジタル制御により所望の電圧または電流を出力するスイッチングレギュレータ（デジタル制御電源２００）を構成できる。
　図５では、電力変換回路６０の一例として一般的な降圧チョッパ（すなわち、Ｂｕｃｋコンバータ）回路を示している。具体的に図５の電力変換回路６０は、バッファ素子６１と、パワー半導体素子６２と、ダイオード６３と、インダクタ６４と、入力キャパシタ６５と、出力キャパシタ６６とを含む。
　図５に示すように、パワー半導体素子６２およびインダクタ６４は、この順で直流電圧Ｖｄｃを受ける電源ノードと出力電圧Ｖｏｕｔを出力する出力ノードとの間に接続される。ダイオード６３のカソードは、パワー半導体素子６２およびインダクタ６４の接続ノード６７に接続され、ダイオード６３のカソードは、グランドＧＮＤに接続される。パワー半導体素子６２のゲートにはバッファ素子６１を介してＰＷＭ信号が入力される。入力キャパシタ６５は、電源ノードとグランドＧＮＤとの間に接続される。出力キャパシタ６６は、出力ノードとグランドＧＮＤとの間に接続される。出力電圧Ｖｏｕｔが、入力信号Ｖｉｎとしてデジタル制御装置２０１にフィードバックされる。
　なお、電力変換回路６０は図５の降圧チョッパに限らず、任意の電力変換回路６０をデジタル制御装置２０１に組み合わせて使用できる。
　［実施の形態３の効果および変形例］
　上記のとおり実施の形態３によれば、実施の形態２のΔΣ型Ａ／Ｄ変換器９２を複数備えた冗長なＡ／Ｄ変換システム９３を構築することにより、さらに信頼性を高めることができる。さらに実施の形態３のＡ／Ｄ変換システム９３を、デジタル制御装置２０１およびデジタル制御電源２００に適用できる。
　なお、実施の形態１～３の構成は一例でありこれに限定されるものではなく、既存の公知技術も含めて任意に組み合わせて使用できる。たとえば、実施の形態１のΔΣ型Ａ／Ｄ変換器９０に図５のデジタルコントローラ４２と電力変換回路６０とを組み合わせることにより、デジタル制御電源を構成できる。
　また、高信頼なシステムを構成するにあたり、単一障害点という考え方がある。単一障害点とは、１箇所の故障でシステム全体の機能を失う要素を指す。このような単一障害点となる信号経路には実施の形態２のΔΣ型Ａ／Ｄ変換器９２または実施の形態３のＡ／Ｄ変換システム９３を採用し、単一障害点とならない信号経路には実施の形態１のΔΣ型Ａ／Ｄ変換器９０を採用することにより、全体として故障耐性を確保したシステムをできるだけ低コストで実現できる。
　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１０　能動積分回路（第１の積分回路）、１１～１４，２１，２１Ｂ，２２，２２Ｂ，Ｒ１　抵抗素子、１５，１６，２３，２３Ｂ，Ｃ１　キャパシタ、１７　アナログ半導体増幅器、２０　受動積分回路（第２の積分回路）、２０Ｂ　第２の受動積分回路（第３の積分回路）、３０　デジタル回路、３１，３１Ｂ　差動入力バッファ素子、３３，３３Ｂ　反転出力用バッファ素子、３２，３２Ｂ　Ｄフリップフロップ、３４　信号生成回路、３４Ｂ　第２の信号生成回路、３５　低域通過フィルタ、３６　偏差検出回路、３７，１３７　選択回路、４２　デジタルコントローラ（フィードバック制御器）、４３　減算器、４４　補償器、４５　比較器、４６　搬送波発振器、５０　通信路、６０　電力変換回路、６２　パワー半導体素子、６３　ダイオード、６４　インダクタ、６５　入力キャパシタ、６６　出力キャパシタ、９０，９２　ΔΣ型Ａ／Ｄ変換器、９１　第１のΔΣ変調器、９１Ｂ　第２のΔΣ変調器、９３　Ａ／Ｄ変換システム、９４　第１のΔΣ型Ａ／Ｄ変換器、１９４　第２のΔΣ型Ａ／Ｄ変換器、２００　デジタル制御電源、２０１　デジタル制御装置、３００　ΔΣ変調器、３１０，３２０　積分器、３１１，３２１　加算器、３３１　１ビット量子化器、３３２　遅延器、３３３　出力反転用バッファ素子、３３４　デジタル／アナログ変換器、ＣＬＫ　クロック信号、ＤＳ，ＤＳＢ，Ｄｏｕｔ　デジタル信号、ＦＳ　異常検知信号、ＧＮＤ　グランド、ＯＣＶ　出力指令値、Ｖ２，Ｖ４，Ｖ７　フィードバック電圧、Ｖ３，Ｖ６　出力電圧、Ｖｒｅｆ　基準電圧、Ｖｔｈ　閾値電圧。

Claims (7)

  1. 　アナログ入力信号と第１のフィードバック信号との和を時間積分する、能動素子を含む第１の積分回路と、
    　前記第１の積分回路の積分結果と前記第１のフィードバック信号との和を時間積分する、能動素子を含まない第２の積分回路と、
    　前記第２の積分回路の積分結果を表す第１の出力電圧と閾値電圧とを離散的な時間間隔で比較し、前記第１の出力電圧が前記閾値電圧よりも高ければ第１のデジタル信号として１を生成し、前記第１の出力電圧が前記閾値電圧よりも低ければ前記第１のデジタル信号として０を生成する第１の信号生成回路とを備え、
    　前記第１の信号生成回路は、前記第１のデジタル信号の１と０とを反転させた信号を前記第１のフィードバック信号として出力する、アナログ／デジタル変換器。
  2. 　前記アナログ入力信号と第２のフィードバック信号との和を時間積分する、能動素子を含まない第３の積分回路と、
    　前記第３の積分回路の積分結果を表す第２の出力電圧と前記閾値電圧とを離散的な時間間隔で比較し、前記第２の出力電圧が前記閾値電圧よりも高ければ第２のデジタル信号として１を生成し、前記第２の出力電圧が前記閾値電圧よりも低ければ前記第２のデジタル信号として０を生成する第２の信号生成回路とをさらに備え、
    　前記第２の信号生成回路は、前記第２のデジタル信号の１と０とを反転させた信号を前記第２のフィードバック信号として出力し、
    　前記アナログ／デジタル変換器は、さらに、
    　前記第１のデジタル信号の時間平均と前記第２のデジタル信号の時間平均との偏差が閾値以上の場合に、異常検知信号を出力する偏差検出回路を備える、請求項１に記載のアナログ／デジタル変換器。
  3. 　請求項２に記載のアナログ／デジタル変換器の構成を備えた第１の変換器および第２の変換器と、
    　前記第１の変換器による前記アナログ入力信号のＡ／Ｄ変換結果である前記第１のデジタル信号を外部に出力させるか否かを選択する第１の選択回路と、
    　前記第２の変換器による前記アナログ入力信号のＡ／Ｄ変換結果である前記第１のデジタル信号を外部に出力させるか否かを選択する第２の選択回路とを備え、
    　前記第１の選択回路は、前記第１の変換器から前記第１のデジタル信号を外部に出力させているときに、前記第１の変換器の前記偏差検出回路から前記異常検知信号が出力された場合に、前記第１の変換器からの前記第１のデジタル信号の出力を停止し、前記第２の選択回路に対して、前記第２の変換器から前記第１のデジタル信号を出力するように通知する、アナログ／デジタル変換システム。
  4. 　請求項２に記載のアナログ／デジタル変換器の構成を備えた第１の変換器と、
    　前記第１の積分回路、前記第２の積分回路、および前記第１の信号生成回路を含み、前記第３の積分回路、前記第２の信号生成回路、および前記偏差検出回路を含まない第２の変換器とを備え、
    　前記第１の変換器は、単一障害点となる信号経路に設けられ、
    　前記第２の変換器は、単一障害点とならない信号経路に設けられる、アナログ／デジタル変換システム。
  5. 　前記第１の信号生成回路、前記第２の信号生成回路、および前記偏差検出回路を含むデジタル回路の少なくとも一部は、プログラマブルロジックデバイスまたはマイクロプロセッサを用いて実装される、請求項２に記載のアナログ／デジタル変換器。
  6. 　請求項２に記載のアナログ／デジタル変換器と、
    　前記第１のデジタル信号と出力指令値との偏差に基づいて操作信号を生成するフィードバック制御器とを備える、デジタル制御装置。
  7. 　請求項６に記載のデジタル制御装置と、
    　前記操作信号によって制御される半導体スイッチ素子を含む電力変換回路とを備え、
    　前記電力変換回路から出力される電圧または電流は、前記アナログ入力信号として用いられる、デジタル制御電源。
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