KR100764775B1 - 델타 시그마 변조 장치 - Google Patents

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Abstract

본 발명은 고해상도 아날로그 디지털 변환을 실시하기 위한 고차 델타 시그마 변조 장치의 전력 소모 및 크기를 줄이기 위한 델타 시그마 변조 장치에 관한 것으로, 이를 위하여 다단 연결된 적분기들로 이루어진 델타 시그마 아날로그-디지털 변조부에서, 열잡음을 줄이기 위해 결정된 초기단의 샘플링 커패시턴스 크기를 후속하는 일부 단의 샘플링 커패시턴스로 적용하는 한편, 적어도 가장 마지막단의 샘플링 커패시턴스 크기는 상기 초기단의 샘플링 커패시턴스의 크기보다 작도록 함으로써, 전류 소모를 줄이고 회로부 크기를 줄이는 효과가 있다.

Description

델타 시그마 변조 장치{DELTA SIGMA MODULATOR}
도 1은 일반적인 3차 델타 시그마 변조 장치의 구조를 보인 블록도.
도 2는 본 발명 일 실시예의 3차 적분기 구성을 보인 개념도.
도 3은 본 발명 일 실시예의 구조를 적용한 경우의 결과 파형도.
도 4는 본 발명 일 실시예를 적용한 경우의 칩 크기 저감을 보인 회로도.
***도면의 주요부분에 대한 부호의 설명***
10: 제 1적분기 20: 제 2적분기
30: 제 3적분기 40: 양자화기
50: 연산 증폭기
본 발명은 델타 시그마 변조 장치에 관한 것으로, 고해상도 아날로그 디지털 변환을 실시하기 위한 고차 델타 시그마 변조 장치의 전력 소모 및 크기를 줄이기 위한 기술에 관한 것이다.
대부분의 디지털-아날로그 복합 장치는 디지털 신호와 아날로그 신호를 상호 변환하기 위한 아날로그-디지털, 디지털-아날로그 변조기를 구비하고 있다. 그 중 에서 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변조기(AD modulator)는 아날로그 신호를 고속으로 샘플링하고, 이렇게 샘플링 된 값을 다시 적분하는 구조를 갖추고 있다. 또한 외부 잡음의 영향을 최소화 하기 위하여 대부분의 아날로그-디지털 변조기는 차동 증폭 회로를 사용하고 있다.
최근 디지탈 통신망과 고품위 디지탈 오디오시스템의 수요가 폭발적으로 확대되면서, 아날로그 신호를 대응하는 디지탈 신호로 변환시키는 아날로그-디지털 변조기의 적용영역이 확대되고 있으며, 사용자의 요구에 대응하기 위해서 소형화, 저전력화, 주파수 광역화, 고정밀화를 만족하는 아날로그-디지털 변조기를 요구하게 되었다. 따라서, 이러한 요구에 부응하기 위하여 델타 시그마 변조기를 사용하는 아날로그-디지털 변환기의 사용이 증가하게 되었다.
도 1은 제3차 전달 특성을 갖는 단일 루프 3비트 델타 시그마 A/D 변조기의 구조를 간단히 보인 것으로, 도시한 바와 같이 각각 증폭부와 지연부 등으로 이루어진 3개의 적분기(10, 20, 30)가 다단 배치되고, 최종단의 출력이 양자화부(40)에 의해 양자화 되어 출력된다. 물론, 궤환을 위한 디지털-아날로그 변환기나 가산기 등도 도시된 바와 같이 더 구성되어 있다.
간단히, 델타 시그마 변조는 고정된 단위로 증감하는 양자화기에 포함되는 잡음 성분을 줄이기 위한 것으로, 인가되는 아날로그 파형은 지연 회로에서 1샘플만큼 뒤쳐지며, 이 결과가 다음의 입력에 누적되어 양자화 되도록 함으로써, 실제 노이즈의 총량은 같더라도 양자화 노이즈가 고역 레벨에 집중된 주파수 특성을 주도록 하는 것이다. 즉, 노이즈를 원하는 형태로 구성하는 "노이즈 쉐이핑"을 실시 함으로써, 사용되지 않는 영역으로 노이즈를 이동시켜 필요한 영역에서의 해상도를 향상시킬 수 있게 된다. 예를 들어, 음향 신호인 경우 양자화 노이즈를 가청 주파수 대역을 초과하는 주파수 범위로 이동시킴으로써, 가청 주파수 대역에서의 해상도 향상을 가져오게 되는 것이다.
여기서, 지연부는 샘플링 값을 빼주는 것이므로 델타 변환(미분)에 해당하고, 이러한 지연된 값을 인가되는 값에 누적하는 것이 시그마 변환(적분)에 해당한다. 즉, 델타 시그마 변환이란 양자화부(40)의 입출력 관계에 의해 얻어지는 양자화 잡음 델타와 이 값이 다시 아날로그 블록으로 궤환되어 원 신호성분과 합쳐지는 시그마로부터 유래하는 것이다.
도시된 경우는 이러한 기본적인 델타 시그마 변환을 위한 적분기들(10, 20, 30)을 다단 연결한 것으로, 이때, 증폭을 위해 각각의 적분기들(10, 20, 30)은 샘플링을 위한 샘플링 커패시터와 적분을 위한 적분 커패시터, 그리고 연산 증폭부(Operational Transconductance Amplifier; OTA)로 구성되는데, 이들의 이득은 궤환 시스템의 안정(stable)상태가 유지되도록 설정한다.
이러한 이득은 높은 해상도를 얻기 위하여, 가장 후단에 위치한 적분기의 이득을 가능하면 크도록 설정해주게 된다. 실제, 델타 시그마 변조기를 구성할 경우, 각 적분기의 이득을 설정한 후에 열잡음의 영향을 줄이기 위해 적용 가능한 샘플링 커패시턴스의 크기를 각종 요소들의 특성 및 목표 열잡음(kT/C, 여기서 k는 볼츠만 상수, T는 절대 온도이며, C는 부하 커패시턴스)을 고려하여 연산을 통해 구하거나, 열잡음 시뮬레이션(예를 들어, Hspice 등)을 통해 구하게 되는데, 이러한 샘플링 커패시턴스값을 다단 연결되는 모든 적분기에 동일하게 적용하고, 기 설정된 증폭율을 근거로 적분 커패시턴스값을 결정하게 된다. 이러한 경우 높은 해상도를 얻기 위해 마지막 적분기의 이득을 크게 설정하면 적분기의 부하 커패시턴스(loadcap)성분이 필요 이상으로 증가하게 된다.
특히, 최근에는 저전력, 휴대성을 기본으로 하는 장치들에 적용되는 델타 시그마 변조부의 수요가 폭발적으로 증가함에 따라 이러한 델타 시그마 변조부를 칩 형태로 만들거나, 이를 내장한 어플리케이션을 칩 형태로 제조하여 사용하는 것이 일반적이기 때문에 델타 시그마 아날로그-디지털 변조부를 고차로 형성하는데 요구되는 칩 공간에 의해 전력 소모를 줄이거나 칩의 크기를 줄이는데 한계가 있다.
상기와 같은 고차 델타 시그마 아날로그-디지털 변조 장치의 소비 전력과 크기를 감안한 본 발명 실시예의 목적은 열잡음을 줄이기 위해 결정된 초기단의 샘플링 커패시턴스 크기를 후속하는 일부 단의 샘플링 커패시턴스로 적용하는 한편, 적어도 가장 마지막단의 샘플링 커패시턴스 크기는 상기 초기단의 샘플링 커패시턴스의 크기보다 작도록 함으로써, 전류 소모를 줄이고 커패시터를 구성하는데 필요한 장착 공간을 줄이도록 한 델타 시그마 변조 장치를 제공하는 것이다.
본 발명 실시예의 다른 목적은 다단 연결된 델타 시그마 적분기들을 포함하는 델타 시그마 아날로그-디지털 변조부에서, 최후단의 샘플링 커패시턴스를 인접단의 샘플링 커패시턴스에 비해 적어도 20% 이상 줄이고, 이때 적용되는 적분 커패시턴스의 크기 역시 같은 비율로 줄여 해상도는 유지하면서도 크기와 전류 소모는 줄일 수 있도록 한 델타 시그마 변조 장치를 제공하는 것이다.
본 발명 실시예의 또다른 목적은 다단 연결된 델타 시그마 적분기들을 포함하는 델타 시그마 아날로그-디지털 변조부에서, 증폭률이 1이상인 델타 시그마 적분기들에 포함된 연산 증폭기에 적용되는 커패시턴스들을 증폭률이 1미만인 인접 델타 시그마 적분기들에 적용되는 커패시턴스들에 비해 같은 비율로 감소시키도록 함으로써, 증폭률 유지에 따라 해상도 및 열잡음 저감 특성은 유지하면서도 저전력화 및 소형화를 동시에 달성하도록 한 델타 시그마 변조 장치를 제공하는 것이다.
본 발명 실시예의 또다른 목적은 다단 연결된 델타 시그마 적분기들을 포함하는 델타 시그마 아날로그-디지털 변조부에서, 마지막단의 샘플링 커패시턴스 크기를 인접단에 비해 작게 구성하도록 함으로써, 해당 적분기의 안정화 시간(settling time)을 크게 줄이도록 한 델타 시그마 변조 장치를 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예는 샘플링 커패시턴스와 적분 커패시턴스 비율에 의해 증폭도가 조절되는 증폭부와 상기 커패시턴스들과 상기 증폭부의 경로를 구성하는 스위치들을 구비한 단위 적분기를 다단 연결한 고차원 델타 시그마 변조 장치에 있어서, 상기 다단 연결된 단위 적분기 중 마지막 단의 단위 적분기를 구성하는 샘플링 커패시턴스의 크기를 앞단에 구성된 단위 적분기의 샘플링 커패시턴스 크기보다 작도록 구성 한다.
또한, 본 발명의 다른 실시예에 따른 델타 시그마 변조 장치는 샘플링 커패시턴스의 크기가 적분 커패시턴스의 크기보다 작게 구성된 델타 시그마 변조를 위한 제 1종류 단위 적분기들이 다단 연결된 제 1변조부와; 샘플링 커패시턴스의 크기가 적분 커패시턴스의 크기보다 크게 구성된 델타 시그마 변조를 실시하는 제 2종류 단위 적분기들을 상기 제 1변조부의 후단에 다단 연결하여 구성함과 아울러 상기 제 2종류 단위 적분기들의 샘플링 커패시턴스의 크기를 상기 제 1종류 단위 적분기들의 샘플링 커패시턴스 크기 미만으로 설정한 제 2변조부를 포함하여 구성한다.
상기한 바와 같은 본 발명의 실시예들을 첨부된 도면들을 통해 상세히 설명하면 다음과 같다.
도 2는 본 발명을 설명하기 위한 단위 적분기의 개념도로서, 도 1에 도시한 각 적분기들은 도 2와 같은 형태의 개념도로 표현할 수 있는데, 차동 신호를 증폭하는 연산 증폭부(50)와, 상기 연산 증폭부(50)에 제공될 차동 입력 신호를 샘플링하는 샘플링 커패시터(CS1, CS2)와, 상기 연산 증폭부(50)의 입출력단에 연결되어 궤환을 통한 신호가 누적되는 적분 커패시터(CI1, CI2) 및, 상기 샘플링 커패시터(CS1, CS2)의 충전, 유지, 방전을 결선을 통해 제어하기 위한 복수의 스위치들(S1~S8)이 구성되어 있다. 이는 일반적으로 알려진 델타 시그마 아날로그 디지털 변조기를 이루는 단위 적분기의 구성이다.
상기 구성에서, 스위치들(S1~S8)의 동작에 의해 충전(샘플링), 유지(홀드), 방전을 실시하는 샘플링 커패시터(CS1, CS2)는 열 잡음(kT/C)을 줄이기 위한 중요한 특성을 가진 것으로, 원하는 열잡음 수준을 맞추기 위해서 연산이나 시뮬레이션을 통해 그 값이 결정된다. 이렇게 결정된 샘플링 커패시터의 값은 다단 구성되는 모든 단위 적분기에 적용되며, 증폭률을 결정하는 기준이 된다.
상기 연산증폭기(50)의 증폭률은 상기 샘플링 커패시터(CS1, CS2)의 커패시턴스와 적분 커패시터(CI1, CI2)의 커패시턴스 비율로 결정되는데, 샘플링 커패시턴스를 CS라 하고, 적분 커패시턴스를 CI라 할때 이는 다음의 식으로 구해질 수 있다.
Figure 112007035125658-pat00001
이러한 연산 증폭기 이득은 다단 구성된 델타 시그마 아날로그-디지털 변조기의 구성에서, 높은 해상도를 얻기 위해 앞단에서 뒷단으로(즉, 낮은 차수에서 높은 차수로 갈수록) 갈수록 이득이 커지게 된다. 특히, 최초단의 이득은 대부분 1이하로 결정되도록 샘플링 커패시턴스의 크기보다 적분 커패시턴스의 크기를 더 크게 구성한다.
예를 들어, 도 1에 도시된 3단(3차) 델타 시그마 아날로그-디지털 변조기를 구성하는 단위 적분기의 개별 연산 증폭부 이득을 각각 a1, b1, c1이라 하면, a1＜b1＜c1이 되고, 만일 해당 변조기가 디지털 TV의 수신단 오디오 코덱에 적용되는 델타 시그마 아날로그-디지털 변조기인 경우, 예를 들어, 상기 a1의 값은 0.3, b1의 값은 0.7, c1의 값은 2 정도로 설정될 수 있다.
이 경우, 기존 방식으로 각각의 적분 커패시턴스의 크기를 한번 구해보면, 샘플링 커패시턴스를 동일한 크기로 사용하고, 상기 이득을 얻기 위해서 점차 더 작은 적분 커패시턴스를 이용하기 때문에 후단으로 갈수록, 전체 커패시턴스의 크기는 줄어들게 되지만, 그 합은 고정된 샘플링 커패시턴스의 크기보다는 커질 수 밖에 없는 한계를 가진다.
즉, 첫번째 적분기의 이득인 0.3을 얻기 위해서, 샘플링 커패시턴스가 4pF일때, 적분 커패시턴스는 13.3pF이 되어야 하므로 산술적인 커패시턴스 크기의 합은 17.3pF이 된다.
두번째 적분기의 이득인 0.7을 얻기 위해서, 해당 적분기에 적용되는 적분 커패시턴스는 5.8pF이 되어 산술적인 커패시턴스 합은 9.8pF이며, 세번째 적분기의 이득인 2를 얻기 위해서, 해당 적분기에 적용되는 적분 커패시턴스는 2pF이 되어 산술적인 커패시턴스 합은 6pF이 된다.
즉, 비교적 많은 부피를 차지하는 커패시턴스의 크기가 이득이 가장 큰 세번째 적분기에서도 6pF이 되기 때문에, 해당 적분기의 안정화 시간(settling time)을 만족시키기 위해서는 연산 증폭기에 많은 전류를 흘려야 한다.
상기 안정화 시간이란 요구되는 목표 전압에 도달하는 시간을 의미하며 이는 커패시턴스의 크기가 클수록 길어지게 된다. 이러한 안정화 시간은 필수적으로 클럭 시간내에 달성되어야 하므로 전류량을 증가시켜 해당 안정화 시간을 줄일 수 밖에 없어 전체 변조기의 전력 소모 특성에 직접적으로 영향을 미치게 된다.
따라서, 이를 줄이기 위해 본 발명의 일실시예는 델타 시그마 아날로그-디지털 변조장치가 2단 이상의 단위 적분기들로 구성되는 경우, 최종단의 단위 적분기에 적용되는 샘플링 커패시턴스의 크기를 그 앞단에 일괄 적용되는 샘플링 커패시턴스보다 작게 구성한다.
즉, 열잡음을 줄이기 위해서 연산이나 시뮬레이션등으로 얻은 크기로 적용하는 샘플링 커패시턴스를 델타 시그마 아날로그-디지털 변조장치를 구성하는 모든 단위 적분기에 일괄적인 크기로 적용하는 것이 아니라 적어도 최종단, 혹은 연산 증폭기의 이득이 1이상인 적분기에서는 상기 구해진 샘플링 커패시턴스 크기보다 작은 커패시턴스를 적용하도록 한다. 이렇게 기준이 되는 샘플링 커패시턴스의 크기를 줄이게 되면 동일한 이득을 얻기 위해서 대응되는 적분 커패시턴스의 크기도 줄어들게 되므로 산술적인 커패시턴스 합이 크게 줄어들게 된다.
이러한 기술적 특징은 적어도 2단 이상의 적분기들이 적용되는 다단 구성의 델타 시그마 아날로그-디지털 변조장치에서, 앞단의 적분기들이 열잡음을 줄이기 위해 주로 충분한 크기의 샘플링 커패시턴스와, 상기 샘플링 커패시턴스보다 훨씬 큰(이득이 1미만) 적분 커패시턴스를 이용하여 구성되어 그 출력에서는 신호대 잡음 비율이 크게 줄어있기 때문에 가능한 것이다.
따라서, 2단 이상의 적분기들이 적용되는 다단구성, 특히 3단 이상의 적분기들이 적용되어 2단 이상의 열잡음 발생 억제 구조(이득 1이하)가 선행 구성된 경우, 그 후단에 구성되는 적분기들의 샘플링 커패시턴스는 상기 앞선 단에 일괄 적용된 샘플링 커패시턴스보다 작은 샘플링 커패시턴스를 이용하더라도 출력단의 열잡음 발생은 미비해진다.
가장 바람직한 경우는 3단 이상의 적분기들이 적용되는 다단 구성에서 최종단의 적분기에 적용되는 샘플링 커패시턴스만 타단 구성에 적용된 샘플링 커패시턴스의 80% 정도로 적용하는 것이며, 이러한 샘플링 커패시턴스의 축소는 목표 열잡음과 최종단을 제외한 적분기의 다단 구성에 적용되는 샘플링 커패시턴스의 크기에 따라 상이하지만, 최종단의 적분기에 적용되는 샘플링 커패시턴스의 크기를 40% 수준으로 줄이는 경우에도 출력의 열잡음이 목표 열잡음에 거의 일치하는 결과를 얻을 수 있었으며, 20% 정도 샘플링 커패시턴스의 크기를 줄여도 대부분의 델타 시그마 아날로그-디지털 변조기에서는 출력에 포함된 열잡음 비율이 거의 변화되지 않았다.
특히, 이러한 구성은 3단 이상의 단위 적분기들이 다단 연결되는 경우 및, 칩 내부에 적용하기 위해 샘플링 커패시턴스의 크기가 수~수십 pF 단위인 경우 뛰어난 특성을 보였다.
이러한 구조를 조금 더 일반화 하면, 단위 적분기의 다단 연결을 통해 델타 시그마 아날로그-디지털 변조장치를 구성하는 경우 이를 구성하는 단위 적분기들을 이득에 따라 두 종류로 나누어 그 구성을 달리하도록 한다.
즉, 외부 아날로그 신호가 입력되는 첫번째 적분기를 포함하는 하나 이상의 복수 적분기들은 이득이 1 미만이므로 이들을 제 1종류의 단위 적분기로 구분하고, 해당 제 1종류의 단위 적분기 후단에 다단 연결되며 이득이 1 이상인 하나 이상의 복수 적분기들을 제 2종류의 단위 적분기로 구분할 수 있다. 이득이 1 이상인 경우라는 것은 이미 앞단에서 열잡음을 포함한 외부 잡음을 dB 단위로 줄인 신호를 입력으로 받는 적분기라고 판단할 수 있으므로, 이득이 1 이상인 경우까지 열잡음을 고려하여 이득이 1 미만인 적분기와 동일한 샘플링 커패시턴스를 적용하지 않도록 하는 것이 본 실시예의 핵심이라 할 수 있다.
즉, 적분기의 구성과 동작 환경, 구성 요소들의 특성 및 목표 열잡음을 고려하여 샘플링 커패시턴스의 크기를 연산이나 시뮬레이션으로 구한다. 이를 제 1 샘플링 커패시턴스 크기라하면, 이득이 1 미만인 1단 이상의 적분기들에는 상기 제 1샘플링 커패시턴스를 적용함으로써, 입력되는 아날로그 신호에 포함된 열잡음을 줄인다. 이는 전체 적분기가 3단 이상인 경우 일반적으로 입력측 2단 까지의 이득이 1 미만인 경우 유용한데, 3단 이상의 고차 델타 시그마 아날로그-디지털 변조 장치를 구성할 때 2단 이상의 적분기를 이득이 1 미만이 되도록 구성하여 잡음은 억제하면서 델타 시그마 변조에 의한 해상도는 향상시킬 수 있도록 구성하기 때문에 적용 대상의 폭이 넓다. 예를 들어, 4단으로 단위 적분기를 다단 연결하는 경우, 입력측의 2단 혹은 3단으로 다단 연결되는 단위 적분기의 이득은 1 미만이고, 나머지 단은 이득이 1 이상이 되도록 구성할 수 있다. 이러한 이득에 따른 구분에서, 기준이 되는 이득은 설계자가 적분기의 다단 연결 상황이나 동작 환경등을 고려하여 변경할 수 있다.
따라서, 제 1종류의 적분기들에는 연산이나 시뮬레이션을 통해 얻은 제 1크기의 샘플링 커패시턴스를 동일하게 적용하여 열잡음을 억제하고, 이렇게 열잡음이 억제된 출력을 입력으로 받는 제 2종류의 적분기들은 적어도 상기 제 1크기의 샘플링 커패시턴스보다 크기가 작은 샘플링 커패시턴스를 적용한다. 이는 상기 제 1종류의 적분기와 최초 연결되는 제 2종류 적분기에 적용할 샘플링 커패시턴스 크기를 기 설정된 비율에 따라 상기 제 1종류의 적분기에 적용된 샘플링 커패시턴스 크기를 줄여서 결정하고, 그 후단에 연결되는 제 2종류 적분기는 동일하거나 상이한 비율로 상기 줄여서 결정한 샘플링 커패시턴스의 크기를 더욱 줄인 샘플링 커패시턴스를 적용하는 식으로 구성할 수 있다.
혹은 일괄적으로 최종단 1개 혹은 최종단 2개 등으로 제 1크기의 샘플링 커패시턴스 이하 크기로 줄인 샘플링 커패시턴스를 적용할 적분기를 결정할 수도 있으며, 이때, 이러한 줄어든 크기의 샘플링 커패시턴스를 적용할 적분기는 제 2종류 적분기로 한정하는 것이 바람직하다.
상기 실시예들에서 결정된 샘플링 커패시턴스의 크기와 기 설정된 이득에 의해 적분 커패시턴스의 크기가 결정되며, 본 발명의 실시예들에서 다양한 크기의 샘플링 커패시턴스를 적용하더라도 이득은 그대로 유지하도록 하여 고해상도 특성은 그대로 지속 시키도록 한다.
도 3은 상기 설명한 실시예들의 실제 적용해본 결과를 보인 것으로, 도시한 경우는 3차 델타 시그마 아날로그 디지털 변조장치를 복수의 단위 적분기들을 포함하여 구성하면서, 입력측의 제 1단 및 제 2단 단위 적분기의 이득을 각각 0.3, 0.7로 설정하고, 제 3단의 단위 적분기 이득은 2로 설정한 경우이다.
이때, 연산을 통해 얻는 샘플링 커패시턴스 크기는 4pF이었다. 따라서, 제 1단에 해당하는 단위 적분기는 4pF의 샘플링 커패시턴스를 이용하고 적분 커패시턴스는 연산을 통해 얻은 13.3pF을 이용하며, 제 2단에 해당하는 단위 적분기 역시 4pF의 샘플링 커패시턴스를 이용하고 적분 커패시턴스는 연산을 통해 얻은 5.8pF을 이용하여 구성한다. 그리고, 제 3단의 경우 기존에는 4pF의 샘플링 커패시턴스와 2pF의 적분 커패시턴스를 이용했으나, 실험을 위해서 샘플링 커패시턴스의 크기를 60%까지 줄여 연산을 통해 얻은 커패시턴스의 40% 수준인 1.6pF을 이용하도록 구성했으며, 이때 적분 커패시턴스는 이득을 고정시킨 후 연산을 통해 얻은 0.8pF을 적용하였다.
도시된 결과는 도 1에 도시된 구성 중 3단에 해당하는 적분기에 상기 설정한 커패시턴스들을 적용하고 잡음 측정을 위해 널리 알려진 시뮬레이터(Hspice fft)를 이용하여 측정한 결과를 보인 것이다. 도시한 바와 같이 저주파에서 결과 곡선의 레벨을 볼때 열잡음이 크지 않고, 그로 인해 델타 시그마 변조에 의해 얻어지는 곡선 형태가 급해져 효율이 높음을 알 수 있을 것이다. 상기 시뮬레이션을 통해 얻은 신호대 왜곡 및 잡음비(signal to distortion and noise ratio;SNDR)는 91dB로 최종단 커패시턴스의 크기를 60%나 감소 시켰음에도 불구하고 만족스러웠다.
이러한 커패시턴스의 크기 감소는 당연히 커패시턴스 장착 공간의 감소로 이어져 회로 크기 감소에 상당한 도움을 주며, 연산 증폭부(OTA)의 전류 소모 역시 줄일 수 있게 된다.
다음은 상기 예를 든 커패시턴스들을 적용한 경우와 이론적으로 얻어지는 기존 커패시턴스들을 적용한 경우의 폐루프 부하 커패시턴스(closed loop load capacitance) 차이를 보이기 위한 연산 식으로, 도시한 바와 같이 약 30%의 폐루프 부하 커패시턴스 저감 효과를 보인다. 여기서, Ceq는 폐루프 부하 커패시턴스이고, Csample은 샘플 커패시턴스, CI는 적분 커패시턴스이며, CL은 부하 커패시턴스로 여기서는 1p로 하고, Cparastic은 기생 커패시턴스로 0.1pF이라 가정한다.
Figure 112007035125658-pat00002
Figure 112007035125658-pat00003
Figure 112007035125658-pat00004
따라서, 폐루프 부하 커패시턴스가 30% 줄어들었기 때문에 이득이 큰 세번째 적분기의 안정화 시간(settling time)을 만족시키기 위해 연산 증폭기에 흘려주어야할 전류 역시 30% 정도 줄일 수 있게 되어 전류소모를 크게 줄일 수 있게 된다.
도 4는 상기 설명한 예를 직접 반도체 칩 상에 구현할 경우의 레이아웃을 보인 것으로, 도시한 바와 같이 1단이나 2단에 적용된 커패시턴스의 크기에 비해 3단에 적용된 커패시턴스의 크기가 대폭 줄어든 것을 알 수 있다. 이를 통해 칩의 여유 공간을 증가시켜 칩의 크기를 줄이거나, 배선을 위한 여유 공간을 확보할 수 있어 설계편의가 증진되거나 특성의 향상을 기대할 수 있게 된다.
이상에서 상술한 바와 같이, 본 발명의 실시예에 따른 델타 시그마 변조 장치는 다단 연결된 적분기들로 이루어진 델타 시그마 아날로그-디지털 변조 장치에서, 열잡음을 줄이기 위해 결정된 초기단의 샘플링 커패시턴스 크기를 후속하는 일부 단의 샘플링 커패시턴스로 적용하는 한편, 적어도 가장 마지막단의 샘플링 커패시턴스 크기는 상기 초기단의 샘플링 커패시턴스의 크기보다 작도록 함으로써, 전류 소모를 줄이고 회로부 크기를 줄이는 효과가 있다.
본 발명의 실시예에 따른 델타 시그마 변조 장치는 다단 연결된 적분기들을 포함하는 델타 시그마 아날로그-디지털 변조부에서, 최후단의 샘플링 커패시턴스를 인접단의 샘플링 커패시턴스에 비해 적어도 20% 이상 줄이고, 이때 적용되는 적분 커패시턴스의 크기 역시 같은 비율로 줄임으로써, 이득은 유지시켜 높은 해상도 특성은 유지하면서도 크기와 전류 소모는 줄일 수 있는 효과가 있다.
본 발명의 실시예에 따른 델타 시그마 변조 장치는 다단 연결된 델타 시그마 적분기들을 포함하는 델타 시그마 아날로그-디지털 변조부에서, 증폭률이 1이상인 델타 시그마 적분기들에 포함된 연산 증폭기에 적용되는 커패시턴스들을 증폭률이 1미만인 인접 델타 시그마 적분기들에 적용되는 커패시턴스들에 비해 같은 비율로 감소시키도록 함으로써, 증폭률 유지에 따라 해상도 및 열잡음 저감 특성은 유지하면서도 저전력화 및 소형화를 동시에 달성하여 휴대성을 높일 수 있고, 칩으로 집적하기에도 용이해지는 효과가 있다.
본 발명의 실시예에 따른 델타 시그마 변조 장치는 다단 연결된 델타 시그마 적분기들을 포함하는 델타 시그마 아날로그-디지털 변조부에서, 마지막단의 샘플링 커패시턴스 크기를 인접단에 비해 작게 구성하도록 함으로써, 폐루프 부하 커패시턴스의 크기를 줄여 적분기의 안정화 시간을 줄일 수 있는 효과가 있다.

Claims (12)

  1. 샘플링 커패시턴스와 적분 커패시턴스 비율에 의해 증폭도가 조절되는 증폭부와 상기 커패시턴스들과 상기 증폭부의 경로를 구성하는 스위치들을 구비한 단위 적분기를 다단 연결한 고차원 델타 시그마 변조 장치에 있어서,
    상기 다단 연결된 단위 적분기 중 마지막 단의 단위 적분기를 구성하는 샘플링 커패시턴스의 크기를 앞단에 구성된 단위 적분기의 샘플링 커패시턴스 크기보다 작도록 구성한 것을 특징으로 하는 델타 시그마 변조 장치.
  2. 제 1항에 있어서, 상기 마지막 단의 적분 커패시턴스의 크기는 상기 마지막 단의 단위 적분기를 구성하는 샘플링 커패시턴스의 크기와 해당 단위 적분기의 기 결정된 증폭률을 근거로 결정되는 것을 특징으로 하는 델타 시그마 변조 장치.
  3. 제 1항에 있어서, 상기 마지막 단의 단위 적분기를 구성하는 샘플링 커패시턴스의 크기는,
    앞단에 구성된 단위 적분기의 샘플링 커패시턴스 크기의 80% 이하인 것을 특징으로 하는 델타 시그마 변조 장치.
  4. 제 1항에 있어서, 상기 다단 연결된 단위 적분기는,
    적어도 3개 이상의 단위 적분기가 다단 연결된 것을 특징으로 하는 델타 시 그마 변조 장치.
  5. 제 4항에 있어서, 상기 마지막 단의 단위 적분기를 구성하는 샘플링 커패시턴스의 크기는,
    앞단에 구성된 단위 적분기의 샘플링 커패시턴스 크기의 50% 이하인 것을 특징으로 하는 델타 시그마 변조 장치.
  6. 제 1항에 있어서, 상기 다단 연결된 단위 적분기 중에서 상기 마지막 단의 단위 적분기를 제외한 모든 단위 적분기들의 샘플링 커패시턴스 크기는 동일한 것을 특징으로 하는 델타 시그마 변조 장치.
  7. 제 1항에 있어서, 상기 다단 연결된 단위 적분기 중에서 최초 구성된 단의 단위 적분기의 샘플링 커패시턴스 크기는 열잡음 감소를 위해 구성되는 소자 및 신호의 특성을 근거로 연산되어 결정되며,
    해당 샘플링 커패시턴스의 크기는 마지막 단의 단위 적분기를 제외한 모든 단위 적분기에 공통 적용되는 것을 특징으로 하는 델타 시그마 변조 장치.
  8. 샘플링 커패시턴스의 크기가 적분 커패시턴스의 크기보다 작게 구성된 델타 시그마 변조를 위한 제 1종류 단위 적분기들이 다단 연결된 제 1변조부와;
    샘플링 커패시턴스의 크기가 적분 커패시턴스의 크기보다 크게 구성된 델타 시그마 변조를 실시하는 제 2종류 단위 적분기들을 상기 제 1변조부의 후단에 다단 연결하여 구성함과 아울러 상기 제 2종류 단위 적분기들의 샘플링 커패시턴스의 크기를 상기 제 1종류 단위 적분기들의 샘플링 커패시턴스 크기 미만으로 설정한 제 2변조부를 포함하는 것을 특징으로 하는 델타 시그마 변조 장치.
  9. 제 8항에 있어서, 상기 제 1종류 단위 적분기들을 구성하는 샘플링 커패시턴스는 동일한 크기를 가지며,
    상기 제 2종류 단위 적분기들 중 상기 샘플링 커패시턴스와 적분 커패시턴스의 비가 가장 큰 단위 적분기를 구성하는 샘플링 커패시턴스의 크기는 전체 단위 적분기들을 구성하는 샘플링 커패시턴스들 중에서 가장 작은 것을 특징으로 하는 델타 시그마 변조 장치.
  10. 제 8항에 있어서, 상기 제 2종류 단위 적분기들을 구성하는 샘플링 커패시턴스의 크기는,
    해당 적분기의 샘플링 커패시턴스와 적분 커패시턴스의 비가 클수록 작아지는 것을 특징으로 하는 델타 시그마 변조 장치.
  11. 제 8항에 있어서, 상기 제 1종류 적분기들의 샘플링 커패시턴스는 동일한 크기를 가지며,
    상기 제 2종류 적분기들 중 가작 작은 샘플링 커패시턴스의 크기는 상기 제 1종류 적분기들의 샘플링 커패시턴스 크기의 80% 이하인 것을 특징으로 하는 델타 시그마 변조 장치.
  12. 제 8항에 있어서, 상기 제 1종류 적분기는 2개 이상이며, 상기 제 2종류 적분기는 1개 이상인 것을 특징으로 하는 델타 시그마 변조 장치.
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