KR20160115800A - Δς 변조기 - Google Patents

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KR20160115800A
KR20160115800A KR1020160035350A KR20160035350A KR20160115800A KR 20160115800 A KR20160115800 A KR 20160115800A KR 1020160035350 A KR1020160035350 A KR 1020160035350A KR 20160035350 A KR20160035350 A KR 20160035350A KR 20160115800 A KR20160115800 A KR 20160115800A
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에이키 이마이즈미
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에스아이아이 세미컨덕터 가부시키가이샤
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Abstract

고차의 ΔΣ 변조기면서, 회로 규모가 작은 증폭 적분 회로를 실현함으로써, 작은 사이즈이며 저소비 전력인 고정밀도의 ΔΣ 변조기를 제공한다.
증폭 적분 회로가 직렬로 복수단 접속된 ΔΣ 변조기에 있어서, 서로 이웃하는 증폭 적분 회로에 있어서, 하나를 지연 적분 회로로 하고 다른 것을 무지연 적분 회로로 하는 ΔΣ 변조기 구성으로 하고, 실제의 회로에 있어서는, 서로 이웃하는 증폭 적분 회로를 하나의 증폭 회로를 시분할 동작시킴으로써 공용화를 도모하는 것으로 하여, 회로 규모의 저감을 실현한다.

Description

ΔΣ 변조기{DELTA-SIGMA MODULATOR}
본 발명은, 오버 샘플형 아날로그/디지털 변환기에 관계하며, 특히 고차의 ΔΣ 변조기에 관한 것이다.
아날로그/디지털 변환기에는, 나이퀴스트형 아날로그/디지털 변환기와 오버 샘플형 아날로그/디지털 변환기가 있다. 비교적 신호 대역이 좁은 계측 용도에는 고정밀도를 실현하기 쉽고, 회로 규모가 작은 오버 샘플형 아날로그/디지털 변환기가 이용되고 있다. 특히, 오버 샘플형 아날로그/디지털 변환기의 하나인 아날로그/디지털 변환기가 많이 이용되고 있다.
아날로그/디지털 변환기는, 입력 아날로그 신호와 소기의 귀환 아날로그 신호의 차분 신호를 증폭하여 적분하는 복수단의 증폭 적분 회로와, 증폭 적분 회로의 출력을 디지털치화하는 양자화기와, 디지털치로부터 귀환 아날로그 신호를 생성하는 디지털/아날로그 변환기로 이루어지는 ΔΣ 변조기와, ΔΣ 변조기로부터 출력된 디지털치의 수치열로부터 최종적인 아날로그/디지털 변환치를 산출하는 데시메이션 필터 등으로 이루어지는 디지털 필터로 구성되어 있다.
본 방식에 있어서의 아날로그/디지털 변환기는, 정밀도가 ΔΣ 변조기의 구성에 의존하므로, 고정밀도를 실현하기 위해 증폭 적분 회로가 복수단 직렬 접속되어 이용된다. 증폭 적분 회로의 단수를 늘리면 정밀도는 향상되지만, 회로 규모, 소비 전력은 증대한다.
회로 규모, 소비 전력의 관점에서는, 단수의 증가는 억제할 필요가 있지만, 고정밀화에는, 차분 증폭 적분 회로의 단수 증가는 필수이기 때문에 회로 규모가 작은 ΔΣ 변조기가 요구된다.
도 8에, 종래의 ΔΣ 변조기에 있어서의 ΔΣ 변조기의 일례를 나타낸다.
종래의 ΔΣ 변조기는, 차분 증폭 적분 회로(200)와, 증폭 적분 회로(201, 202)와, 양자화기(203)로 이루어지는 3차의 ΔΣ 변조기이다.
첫단의 차분 증폭 적분 회로(200)는, 입력 신호 Vin을 증폭(b배)하는 증폭기와, 양자화기(203)의 출력 Dout를 아날로그 신호화하는 디지털/아날로그 변환기(104)와, 아날로그 신호를 증폭(-b배)하는 증폭기와, 두 개의 증폭기의 출력 신호를 가산하는 가산 회로와, 가산 회로의 출력을 적분하는 적분 회로(100)로 이루어진다.
2단째의 증폭 적분 회로(201)는, 차분 증폭 적분 회로(200)의 출력을 증폭(c1배)하는 증폭기와, 증폭기의 출력을 적분하는 적분 회로(101)로 이루어진다.
3단째의 증폭 적분 회로(202)는, 2단째의 증폭 적분 회로(201)의 출력을 증폭(c2배)하는 증폭기와, 증폭기의 출력을 적분하는 적분 회로(102)로 이루어진다.
양자화기(203)는, 입력 신호 Vin과, 첫단의 차분 증폭 적분 회로(200)의 출력의 증폭(a1배) 신호와, 2단째의 증폭 적분 회로(201)의 출력의 증폭(a2배) 신호와, 3단째의 증폭 적분 회로(202)의 출력의 증폭(a3배) 신호를 가산하는 가산기와, 가산 신호를 소기의 기준 전압과 비교하는 비교기(103)로 이루어진다.
종래의 3차 ΔΣ 변조기의 신호 전달 함수 STF(z)(Signal Transfer Function)와 잡음 전달 함수 NTF(z)(Noise Transfer Function)는, 각각 하기식으로 표시된다.
STF(z)=1
NTF(z)=(z-1)3/{(z-1)3+b·a1·(z-1)2+b·a2·c1·(z-1)+b·a3·c2·c1}
신호 성분은, 그대로 통과하지만, 양자화 잡음은 지연 적분 회로가 3단 설치되어 있기 때문에 z의 3차 특성에서 고영역으로 시프트한다. 또한, 신호 전달은 3클럭 지연이다.
도 9는, 종래의 3차 ΔΣ 변조기의 일례를 나타내는 회로도이다. 도 9의 예에서는, 입력 신호를 차동 신호(Vin＋, Vin-)로 하고 있다.
종래의 3차 ΔΣ 변조기는, 스위치드 커패시터 앰프(300, 301, 302)와, 양자화기(303)로 구성된다. 스위치드 커패시터 앰프(300, 301, 302)는, 증폭 기능과 적분 기능을 일체로 실현할 수 있다. 양자화기(303)는, 신호 혹은 기준 신호를 샘플하는 콘덴서와, 콘덴서를 통하여 입력된 신호로 소기의 기준 전압과 비교를 행하는 비교기(305)로 이루어진다. 스위치드 커패시터 앰프(300, 301, 302)는, a) 신호 샘플/전(前)신호 홀드 동작, b) 증폭/적분 동작을 각각 동일 타이밍에 행한다.
도 10은, 증폭 적분 회로를 2단으로 한 종래의 2차 ΔΣ 변조기의 기능도이다. 2차 ΔΣ 변조기의 신호 전달 함수 STF(z)와 잡음 전달 함수 NTF(z)는, 각각 하기식으로 표시된다.
STF(z)=1
NTF(z)=(z-1)2/{(z-1)2+b·a1·(z-1)+b·a2·c1}
신호 전달 함수 STF(z)는, 3차 ΔΣ 변조기와 동일하며, 신호 성분에 관해서는 동일 특성을 나타낸다. 증폭 적분 회로가 1단분 적기 때문에, 양자화 잡음은 z의 2차 특성에서 고영역으로 시프트하고 있다.
Janos Markus, Jose Silva, and Gabor C. Temes, "Theory and Applications of Incremental ΔΣ Converters", IEEE Trans. on Circuits and Systems-I: REGULAR PAPERS, Vol. 51, No. 4, Apr. 2004 Vincent Quiquempoix, Philippe Deval, Alexandre Barreto, Gabriele Bellini, Janos Markus, Jose Silva, and Gabor C. Temes, "A Low-Power 22-bit Incremental ADC", IEEE J.S.S.C. Vol. 41, No. 7, Jul. 2006
그러나, 종래의 ΔΣ 변조기는, 신호 홀드나 증폭·적분에 필요한 차동 증폭기가 스위치드 커패시터 앰프의 단수분 필요했다. 즉, 3차 ΔΣ 변조기는 차동 증폭기가 3개, 2차 ΔΣ 변조기는 차동 증폭기가 2개 필요해진다.
종래의 ΔΣ 변조기는, 증폭 적분 회로의 단수에 맞추어 차동 증폭기가 필요하기 때문에, 회로 규모·소비 전력을 작게 하는 것이 곤란했다.
본 발명은, 이상과 같은 과제를 해결하기 위해 고안된 것이며, 회로 규모·소비 전력을 작게 하는 것이 가능한 ΔΣ 변조기를 제공한다.
종래의 과제를 해결하기 위해, 본 발명의 ΔΣ 변조기는 이하와 같은 구성으로 했다.
아날로그 입력 신호와 귀환 아날로그 신호의 차분을 적분하여 적분 신호를 출력하는 제1 증폭 적분 회로와, 입력된 적분 신호를 적분하여 적분 신호를 출력하는 증폭 적분 회로가 제1 증폭 적분 회로에 N개(N은 1 이상의 정수) 직렬 접속되며, 아날로그 입력 신호와 제1 증폭 적분 회로 및 증폭 적분 회로의 적분 신호를 각각 소기의 이득으로 증폭한 신호를 가산한 신호와 소기의 기준 신호의 대소를 비교하여 디지털치를 출력하는 양자화기를 구비하고, 서로 이웃하는 증폭 적분 회로를, 지연 적분 회로와 무지연 적분 회로로 구성했다.
본 발명의 ΔΣ 변조기에 의하면, 복수단의 증폭 적분 회로로 이루어지는 ΔΣ 변조기에 있어서, 인접하는 적분 회로를 지연 적분 회로와 무지연 적분 회로의 구성으로 함으로써, 하나의 증폭 회로로 2단의 증폭 적분 회로를 실현함으로써, 회로 규모와 소비 전력의 저감을 도모할 수 있다. 즉, 작고, 저소비 전력인 아날로그/디지털 변환기를 제공하는 것을 가능하다.
또한, 신호의 클럭 지연을 줄일 수 있기 때문에, ΔΣ 변조기의 안정성을 높이는 것이 가능하다.
도 1은 본 실시 형태의 3차 ΔΣ 변조기의 구성을 나타내는 기능도이다.
도 2는 본 실시 형태의 3차 ΔΣ 변조기의 회로 구성의 일례를 나타내는 회로도이다.
도 3은 본 실시 형태의 3차 ΔΣ 변조기의 회로 구성의 일례를 나타내는 회로도이다.
도 4는 본 실시 형태의 3차 ΔΣ 변조기의 회로 구성의 일례를 나타내는 회로도이다.
도 5는 본 실시 형태의 2차 ΔΣ 변조기의 구성을 나타내는 기능도이다.
도 6은 본 실시 형태의 2차 ΔΣ 변조기의 회로 구성의 일례를 나타내는 회로도이다.
도 7은 본 실시 형태의 2차 ΔΣ 변조기의 회로 구성의 다른 예를 나타내는 회로도이다.
도 8은 종래의 3차 ΔΣ 변조기의 구성을 나타내는 기능도이다.
도 9는 종래의 3차 ΔΣ 변조기의 일례를 나타내는 회로도이다.
도 10은 종래의 2차 ΔΣ 변조기의 구성을 나타내는 기능도이다.
도 1은, 본 실시 형태의 3차 ΔΣ 변조기의 구성을 나타내는 기능도이다.
본 실시 형태의 3차 ΔΣ 변조기는, 첫단의 차분 증폭 적분 회로(10)와, 2~3단째의 증폭 적분 회로(11)와, 양자화기(12)로 이루어진다.
첫단의 차분 증폭 적분 회로(10)는, 입력 신호 Vin을 증폭(b배)하는 증폭기와, 양자화기(12)의 출력 Dout를 아날로그 신호화하는 디지털/아날로그 변환기(5)와, 아날로그 신호를 증폭(-b배)하는 증폭기와, 두 개의 증폭기의 출력 신호를 가산하는 가산 회로와, 가산 회로의 출력을 적분하는 적분 회로(1)로 이루어진다.
2~3단째의 증폭 적분 회로(11)는, 차분 증폭 적분 회로(10)의 출력을 증폭(c1배)하는 증폭기와, 증폭기의 출력을 적분하는 적분 회로(2)와, 적분 회로(2)의 출력을 증폭(c2배)하는 증폭기와, 증폭기의 출력을 적분하는 적분 회로(3)로 이루어진다.
양자화기(12)는, 입력 신호 Vin과, 첫단의 차분 증폭 적분 회로(10)의 출력의 증폭(a1배) 신호와, 2~3단째의 적분 회로(2)의 출력의 증폭(a2배) 신호와, 적분 회로(3)의 출력의 증폭(a3배) 신호를 가산하는 가산기와, 가산 신호를 소기의 기준 전압과 비교하는 비교기(4)로 이루어진다.
본 실시 형태의 3차 ΔΣ 변조기의 신호 전달 함수 STF(z)와 잡음 전달 함수 NTF(z)는, 하기식으로 표시된다.
STF(z)=1
NTF(z)=(z-1)3/{(z-1)3+b·a1·(z-1)2+b·a2·c1·(z-1)+b·a3·c2·c1·z}
신호 전달 함수 STF(z)는, 종래의 3차 ΔΣ 변조기와 동일하다. 잡음 전달 함수 NTF(z)는, 종래의 3차 ΔΣ 변조기와 분모의 제4항에 차이가 있다. 본 실시 형태의 3차 ΔΣ 변조기의 잡음 전달 함수 NTF(z)는, 지연이 1클럭 적음으로써, 분모의 제4항에 변수 z가 곱해져 있다. 그러나, 본 실시 형태의 3차 ΔΣ 변조기의 잡음 전달 함수 NTF(z)도, 분모는 변수 z의 3차의 다항식이며, 게인 파라미터인 b, c1, c2, a1, a2, a3을 각각 조정함으로써 동등한 잡음 전달 특성을 실현 가능하다.
도 2는, 본 실시 형태의 3차 ΔΣ 변조기의 회로 구성의 일례를 나타내는 회로도이다. 도 2의 회로예에서는, 입력 신호를 차동 신호(Vin＋, Vin-)로 하고 있다. 전압 VR＋와 전압 VR-는, 디지털/아날로그 변환기(5)의 기준 전압이다. 각 스위치의 제어 신호 Φ1, Φ2는, 예를 들면 도면에 나타내는 바와 같은 파형이다.
여기서, 2~3단째의 증폭 적분 회로는, 도 2에 나타내는 바와 같이 구성함으로써, 각각 1/2클럭 지연의 스위치드 커패시터 앰프가 된다. 도 2의 3차 ΔΣ 변조기는, 2~3단째의 증폭 적분 회로를 합하여 1클럭 지연으로 함으로써, 종래의 3차 ΔΣ 변조기보다 1클럭분 지연을 줄이고 있다.
도 3에, 도 2의 회로의 변형예를 나타낸다. 도 3의 3차 ΔΣ 변조기는, 2~3단째의 스위치드 커패시터 앰프의 스위치 접속 방법을 변경했다. 도 2의 2~3단째의 스위치드 커패시터 앰프의 귀환 콘덴서 Cp4, Cn4, Cp6, Cn6이 완전 차동 앰프의 입출력에 접속되어 있다. 도 3의 2~3단째는, 귀환 콘덴서 Cp4, Cn4가 완전 차동 앰프의 입출력에 제어 신호 Φ2로 제어되는 스위치를 통하여 접속되며, 귀환 콘덴서 Cp6, Cn6이 완전 차동 앰프의 입출력에 제어 신호 Φ1로 제어되는 스위치를 통하여 접속되어 있다.
도 3의 2~3단째의 스위치드 커패시터 앰프에 주목하면, 2단째의 스위치드 커패시터 앰프에서는, 클럭 φ2가 "High"로 스위치가 닫히고 귀환 콘덴서 Cp4, Cn4가 완전 차동 앰프의 입출력단에 접속된다. 한편, 이때의 3단째의 스위치드 커패시터 앰프는 클럭 φ1이 "Low"이기 때문에 스위치는 열려 있으며 귀환 콘덴서 Cp6, Cn6h는 완전 차동 앰프의 입출력단으로부터 떼어내지고 있다. 클럭 φ2가 "Low"이며 클럭 φ1이 "High"인 경우에는, 2단째의 스위치드 커패시터 앰프에서의 귀환 콘덴서는 완전 차동 앰프로부터 떼어내지며, 한편, 3단째의 스위치드 커패시터 앰프에서의 귀환 콘덴서는 완전 차동 앰프의 입출력단에 접속된다. 즉, 2단째의 완전 차동 앰프가 동작하고 있을 때에는 3단째의 완전 차동 앰프는 사용되지 않고, 반대로 2단째의 완전 차동 앰프가 사용되지 않을 때는, 3단째의 완전 차동 앰프는 사용되고 있는 것을 의미하고 있다. 이것은, 2단째와 3단째에서는 완전 차동 앰프는 동시에 사용되는 일이 없기 때문에, 2단째와 3단째에서 공용할 수 있는 것을 의미한다.
도 4에, 2단째와 3단째에서 완전 차동 앰프를 공용화한 3차 ΔΣ 변조기의 회로예를 나타낸다. 이와 같이 3차 ΔΣ 변조기를 구성함으로써, 완전 차동 앰프가 2개가 되므로, 회로 규모 및 소비 전력을 작게 하는 것이 가능하다.
또, 본 실시 형태의 3차 ΔΣ 변조기는, 종래의 3차 ΔΣ 변조기보다 1클럭분 지연을 줄이고 있으므로, 동작이 안정된다는 효과가 있다.
또한, 본 실시 형태의 3차 ΔΣ 변조기에서는, 2단째와 3단째에서 완전 차동 앰프를 공용화한 회로예를 나타냈지만, 1단째와 2단째에서 완전 차동 앰프를 공용화해도 된다.
도 5는, 본 실시 형태의 2차 ΔΣ 변조기의 구성을 나타내는 기능도이다.
본 실시 형태의 2차 ΔΣ 변조기는, 첫단의 차분 증폭 적분 회로 및 2단째의 증폭 적분 회로(10)와 양자화기(12)로 이루어진다.
본 실시 형태의 2차 ΔΣ 변조기는, 본 실시 형태의 3차 ΔΣ 변조기와 마찬가지로, 2단째의 적분 회로를 무지연의 적분 회로로 하고 있다. 본 실시 형태의 2차 ΔΣ 변조기의 신호 전달 함수 STF(z)와 잡음 전달 함수 NTF(z)는 하기식으로 표시된다.
STF(z)=1
NTF(z)=(z-1)2/{(z-1)2+b·a1·(z-1)+b·a2·c1·z}
신호 전달 함수 STF(z)는, 종래의 2차 ΔΣ 변조기와 동일하다. 본 실시 형태의 2차 ΔΣ 변조기의 잡음 전달 함수 NTF(z)는, 지연이 1클럭 적음으로써, 분모의 제3항에 변수 z가 곱해져 있다. 그러나, 어느 쪽 분모도 변수 z의 2차의 다항식인 것은 동일하며, 게인 파라미터인 b, c1, a1, a2를 조정함으로써, 종래예와 동등한 특성 함수로 하는 것이 가능하다.
도 6은, 첫단과 2단째에서 완전 차동 앰프를 공용화한 2차 ΔΣ 변조기의 회로예를 나타낸다.
이와 같이 2차 ΔΣ 변조기를 구성함으로써, 완전 차동 앰프가 1개가 되므로, 회로 규모 및 소비 전력을 작게 하는 것이 가능하다.
또, 본 실시 형태의 2차 ΔΣ 변조기는, 종래의 2차 ΔΣ 변조기보다 1클럭분 지연을 줄이고 있으므로, 동작이 안정된다는 효과가 있다.
도 7은, 본 실시 형태의 2차 ΔΣ 변조기의 회로 구성의 다른 예를 나타내는 회로도이다. 2차 ΔΣ 변조기로서의 전달 특성은, 도 6의 회로와 동일하다. 도 7의 회로는, 입력 신호(Vin＋, Vin-)의 동상 전압이 완전 차동 앰프의 동상 전압과 상이한 것을 상정하고 있다. 따라서, 디지털/아날로그 변환기(5)에 콘덴서 Cdac를 부가하고 있다. 또한, 입력 신호(Vin＋, Vin-)의 신호 레인지와 완전 차동 앰프의 차동 레인지에 오프셋이 있는 경우에, 입력 신호(Vin＋, Vin-)를 레벨 시프트하는 회로로서, 콘덴서 Cvsft를 부가하고 있다.
이와 같이, 입력 신호(Vin＋, Vin-)의 동상 전압이 완전 차동 앰프의 동상 전압과 상이한 경우나, 입력 신호(Vin＋, Vin-)의 신호 레인지와 완전 차동 앰프의 차동 레인지에 오프셋이 있는 경우여도, 본 발명의 기술 사상을 적응하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명의 ΔΣ 변조기는, 인접하는 증폭 적분 회로의 완전 차동 앰프를 공용화를 할 수 있기 때문에, 회로 규모, 소비 전력을 저감하는 것이 가능하다. 또한, 신호 지연이 적어지기 때문에, 동작이 안정된다.
또한, 본 발명의 ΔΣ 변조기는, 2차와 3차의 회로에 대해서 설명했지만, 단수가 더 증가해도 동일하게 대응이 가능하다.
1, 2: 지연 적분 회로 3: 무지연 적분 회로
4: 비교기 5: 디지털/아날로그 변환기
10: 차분 증폭 적분 회로 11: 증폭 적분 회로
12: 양자화기

Claims (5)

  1. 아날로그 입력 신호를 소기의 이득으로 증폭한 신호와, 귀환 아날로그 신호를 소기의 이득으로 증폭한 신호를 가산하여 가산 신호를 출력하는 가산 회로와, 상기 가산 신호를 적분하여 적분 신호를 출력하는 적분 회로를 구비한 제1 증폭 적분 회로와,
    입력된 상기 적분 신호를 소기의 이득으로 증폭한 신호를 적분하여 적분 신호를 출력하는 증폭 적분 회로가 상기 제1 증폭 적분 회로에 N개(N은 1이상의 정수) 직렬 접속되며,
    상기 아날로그 입력 신호와, 상기 제1 증폭 적분 회로 및 상기 증폭 적분 회로의 적분 신호를, 각각 소기의 이득으로 증폭한 신호를 가산하고, 가산한 신호와 소기의 기준 신호의 대소를 비교하여 디지털치를 출력하는 양자화기를 구비한 ΔΣ 변조기로서,
    상기 제1 증폭 적분 회로와 상기 N개의 증폭 적분 회로 중 서로 이웃하는 증폭 적분 회로를, 지연 적분 회로와 무지연 적분 회로로 구성한 것을 특징으로 하는 ΔΣ 변조기.
  2. 청구항 1에 있어서,
    상기 제1 증폭 적분 회로의 적분 회로를 지연 적분 회로로 구성하고,
    상기 제1 증폭 적분 회로에 직렬 접속되는 제2 증폭 적분 회로의 적분 회로를 무지연 적분 회로로 구성한 것을 특징으로 하는 ΔΣ 변조기.
  3. 청구항 1에 있어서,
    상기 제1 증폭 적분 회로의 적분 회로를 지연 적분 회로로 구성하고,
    상기 제1 증폭 적분 회로에 직렬 접속되는 제2 증폭 적분 회로의 적분 회로를 지연 적분 회로로 구성하고,
    상기 제2 증폭 적분 회로에 직렬 접속되는 제3 증폭 적분 회로의 적분 회로를 무지연 적분 회로로 한 것을 특징으로 하는 ΔΣ 변조기.
  4. 청구항 2 또는 청구항 3에 있어서,
    상기 증폭 적분 회로는 스위치드 커패시터 앰프를 구비하고,
    상기 지연 적분 회로를 구비한 증폭 적분 회로와 상기 무지연 적분 회로를 구비한 증폭 적분 회로는, 각각의 상기 스위치드 커패시터 앰프를 시분할 동작시키는 것을 특징으로 하는 ΔΣ 변조기.
  5. 청구항 4에 있어서,
    상기 시분할 동작하는 스위치드 커패시터 앰프는, 1개의 스위치드 커패시터 앰프로 구성한 것을 특징으로 하는 ΔΣ 변조기.
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