TW201639309A

TW201639309A - Δς調變器

Info

Publication number: TW201639309A
Application number: TW105107446A
Authority: TW
Inventors: Eiki Imaizumi
Original assignee: Sii Semiconductor Corp
Priority date: 2015-03-25
Filing date: 2016-03-11
Publication date: 2016-11-01
Also published as: US20160285471A1; TWI672909B; JP2016184792A; US9467163B1; KR20160115800A; CN106027059A

Abstract

本發明提供一種ΔΣ調變器，其是高次的ΔΣ調變器，並且是藉由實現電路規模小的放大積分電路，而實現小尺寸且低功耗的高精度的ΔΣ調變器。本發明的ΔΣ調變器是將放大積分電路串聯地多級連接而成，其中在相鄰的放大積分電路中，設為將一個設為延遲積分電路並將另一個設為無延遲積分電路的ΔΣ調變器構成，且在實際的電路中，設為藉由使相鄰的放大積分電路的一個放大電路進行時間分割動作而實現共用化，來實現電路規模的降低。

Description

ΔΣ調變器

本發明是有關於一種過採樣（oversample）型類比/數位（analog/digital）轉換器，特別是有關於一種高次的ΔΣ調變器。

在類比/數位轉換器中，有奈奎斯特（Nyquist）型類比/數位轉換器及過採樣型類比/數位轉換器。在信號頻帶比較窄的測量用途中，是使用容易實現高精度且電路規模小的過採樣型類比/數位轉換器。特別是多使用作為過採樣型類比/數位轉換器的一種的類比/數位轉換器。

類比/數位轉換器包括：ΔΣ調變器，包括將輸入類比信號與預期的反饋類比信號的差分信號加以放大並進行積分的多級放大積分電路、使放大積分電路的輸出數位值化的量化器（quantizer）、以及由數位值生成反饋類比信號的數位/類比轉換器；以及數位濾波器（digital filter），包括由自ΔΣ調變器輸出的數位值的數值行算出最終的類比/數位轉換值的降頻濾波器（decimation filter）等。

本方式中的類比/數位轉換器的精度相依存於ΔΣ調變器的構成，因此將放大積分電路加以多級串聯連接而使用以實現高精度。當增加放大積分電路的級數時精度會提高，但電路規模、功耗增大。自電路規模、功耗的角度而言，需要抑制級數的增加，然而為了高精度化，必須增加差分放大積分電路的級數，因而需要電路規模小的ΔΣ調變器。

圖8表示習知的ΔΣ調變器中的ΔΣ調變器的一例。習知的ΔΣ調變器是包括差分放大積分電路200，放大積分電路201、放大積分電路202及量化器203的三次ΔΣ調變器。

初級差分放大積分電路200包括將輸入信號Vin加以放大（b倍）的放大器、使量化器203的輸出Dout類比信號化的數位/類比轉換器104、將類比信號加以放大（-b倍）的放大器、對兩個放大器的輸出信號進行相加的加法電路、以及對加法電路的輸出進行積分的積分電路100。

第2級放大積分電路201包括將差分放大積分電路200的輸出加以放大（c1倍）的放大器、以及對放大器的輸出進行積分的積分電路101。第3級放大積分電路202包括將第2級放大積分電路201的輸出加以放大（c2倍）的放大器、以及對放大器的輸出進行積分的積分電路102。

量化器203包括：加法器，對輸入信號Vin、初級差分放大積分電路200的輸出的放大（a1倍）信號、第2級放大積分電路201的輸出的放大（a2倍）信號、以及第3級放大積分電路202的輸出的放大（a3倍）信號進行相加；以及比較器103，將加法信號與預期的基準電壓進行比較。

習知的三次ΔΣ調變器的信號傳送函數STF（z）（Signal Transfer Function）與雜訊傳送函數NTF（z）（Noise Transfer Function）分別用下式表示。 STF（z）=1 NTF（z）=（z-1）³ /{（z-1）³ +b·a1·（z-1）² +b·a2·c1·（z-1）+b·a3·c2·c1} 信號成分是直接通過，而量化雜訊由於延遲積分電路設置有3級，故而因z的三次特性而偏移至高頻帶。再者，信號傳送延遲3個時脈。

圖9是表示習知的三次ΔΣ調變器的一例的電路圖。在圖9的示例中，將輸入信號設為差動信號（Vin+、Vin-）。習知的三次ΔΣ調變器包括開關電容放大器（switched capacitor amplifier）300、開關電容放大器301、開關電容放大器302及量化器303。開關電容放大器300、開關電容放大器301、開關電容放大器302可將放大功能與積分功能加以一體地實現。量化器303包括對信號或基準信號進行採樣的電容器、以及藉由經由電容器輸入的信號而與預期的基準電壓進行比較的比較器305。開關電容放大器300、開關電容放大器301、開關電容放大器302分別以相同的時序進行a）信號採樣/前信號維持動作、b）放大/積分動作。

圖10是將放大積分電路設為2級的習知的二次ΔΣ調變器的功能圖。二次ΔΣ調變器的信號傳送函數STF（z）及雜訊傳送函數NTF（z）分別用下式表示。 STF（z）=1 NTF（z）=（z-1）² /{（z-1）² +b·a1·（z-1）+b·a2·c1} 信號傳送函數STF（z）與三次ΔΣ調變器等同，關於信號成分表示相同特性。放大積分電路少一級，因此量化雜訊因z的二次特性而偏移至高頻帶。 [現有技術文獻] [非專利文獻]

[非專利文獻1]亞諾什·馬庫斯、約瑟·席爾瓦及伽柏·C·騰斯，「增量式ΔΣ轉換器的理論及應用」，IEEE電路與系統匯刊第一部分：定期論文，第51卷，第4期，2004年4月（Janos Markus, Jose Silva, and Gabor C. Temes, 「Theory and Applications of Incremental ΔΣ Converters」, IEEE Trans. on Circuits and Systems - I : REGULAR PAPERS, Vol. 51, No. 4, Apr. 2004） [非專利文獻2]文森特·奎肯泊伊克斯、菲力浦·德瓦爾、亞歷山大·巴雷托、加布里爾·貝里尼、亞諾什·馬庫斯、約瑟·席爾瓦及伽柏·C·騰斯，「低功率22位元增量型AD轉換器」，IEEE J. S. S. C.，第41卷，第7期，2006年7月（Vincent Quiquempoix, Philippe Deval, Alexandre Barreto, Gabriele Bellini, Janos Markus, Jose Silva, and Gabor C. Temes, 「A Low-Power 22-bit Incremental ADC」, IEEE J. S. S. C. Vol. 41, No. 7, Jul. 2006） [發明所欲解決之課題]

然而，習知的ΔΣ調變器中，信號維持或放大與積分所需要的差動放大器需要開關電容放大器的級數量。即，三次ΔΣ調變器需要3個差動放大器，二次ΔΣ調變器需要2個差動放大器。習知的ΔΣ調變器與放大積分電路的級數相匹配地需要差動放大器，因此難以減小電路規模及功耗。

本發明是為了解決如上所述的問題而提出，提供一種可減小電路規模及功耗的ΔΣ調變器。 [解決課題之手段]

為了解決習知的問題，本發明的ΔΣ調變器設為如下構成。包括：第1放大積分電路，對類比輸入信號與反饋類比信號的差分進行積分而輸出積分信號；以及量化器，在第1放大積分電路上串聯連接N個（N為1以上的整數）對所輸入的積分信號進行積分而輸出積分信號的放大積分電路，比較對類比輸入信號與分別利用預期的增益將第1放大積分電路及放大積分電路的積分信號加以放大的信號進行相加所得的信號、與預期的基準信號的大小而輸出數位值；並且相鄰的放大積分電路包括延遲積分電路及無延遲積分電路。 [發明的效果]

根據本發明的ΔΣ調變器，在包含多級放大積分電路的ΔΣ調變器中，藉由將鄰接的積分電路設為延遲積分電路與無延遲積分電路的構成，而利用一個放大電路來實現2級放大積分電路，由此可實現電路規模及功耗的降低。即，可提供一種小且低功耗的類比/數位轉換器。此外，可減少信號的時脈延遲，故而可提高ΔΣ調變器的穩定性。

圖1是表示本實施形態的三次ΔΣ調變器的構成的功能圖。本實施形態的三次ΔΣ調變器包括初級差分放大積分電路10、第2級至第3級放大積分電路11及量化器12。

初級差分放大積分電路10包括將輸入信號Vin加以放大（b倍）的放大器、使量化器12的輸出Dout類比信號化的數位/類比轉換器5、將類比信號加以放大（-b倍）的放大器、對兩個放大器的輸出信號進行相加的加法電路、以及對加法電路的輸出進行積分的積分電路1。

第2級至第3級放大積分電路11包括將差分放大積分電路10的輸出加以放大（c1倍）的放大器、對放大器的輸出進行積分的積分電路2、將積分電路2的輸出加以放大（c2倍）的放大器、以及對放大器的輸出進行積分的積分電路3。

量化器12包括：加法器，對輸入信號Vin、初級差分放大積分電路10的輸出的放大（a1倍）信號、第2級至第3級積分電路2的輸出的放大（a2倍）信號及積分電路3的輸出的放大（a3倍）信號進行相加；以及比較器4，將加法信號與預期的基準電壓進行比較。

本實施形態的三次ΔΣ調變器的信號傳送函數STF（z）及雜訊傳送函數NTF（z）用下式表示。 STF（z）=1 NTF（z）=（z-1）³ /{（z-1）³ +b·a1·（z-1）² +b·a2·c1·（z-1）+b·a3·c2·c1·z} 信號傳送函數STF（z）與習知的三次ΔΣ調變器相同。雜訊傳送函數NTF（z）的分母的第4項與習知的三次ΔΣ調變器不同。本實施形態的三次ΔΣ調變器的雜訊傳送函數NTF（z）由於延遲少1個時脈，故而在分母的第4項上乘以變數z。但是，本實施形態的三次ΔΣ調變器的雜訊傳送函數NTF（z）亦是分母為變數z的三次多項式，藉由分別調整作為增益參數（gain parameter）的b、c1、c2、a1、a2、a3而可實現同等的雜訊傳送特性。

圖2是表示本實施形態的三次ΔΣ調變器的電路構成的一例的電路圖。在圖2的電路例中，將輸入信號設為差動信號（Vin+、Vin-）。電壓VR+及電壓VR-是數位/類比轉換器5的基準電壓。各開關的控制信號Φ₁ 、控制信號Φ₂ 例如是如圖所示的波形。

此處，第2級至第3級放大積分電路藉由如圖2所示而構成，而分別成為1/2時脈延遲的開關電容放大器。圖2的三次ΔΣ調變器將第2級至第3級放大積分電路合起來設為延遲1個時脈，由此較習知的三次ΔΣ調變器而減少1個時脈量的延遲。

圖3表示圖2的電路的變形例。圖3的三次ΔΣ調變器是對第2級至第3級開關電容放大器的開關連接方法進行變更。將圖2的第2級至第3級開關電容放大器的反饋電容器Cp4、反饋電容器Cn4、反饋電容器Cp6、反饋電容器Cn6與完全差動放大器的輸入輸出連接。圖3的第2級至第3級中，反饋電容器Cp4、反饋電容器Cn4經由利用控制信號Φ₂ 而控制的開關來與完全差動放大器的輸入輸出連接，反饋電容器Cp6、反饋電容器Cn6經由利用控制信號Φ₁ 而控制的開關來與完全差動放大器的輸入輸出連接。

若著眼於圖3的第2級至第3級開關電容放大器，則在第2級開關電容放大器中，時脈f2為「高（High）」而開關閉合從而將反饋電容器Cp4、反饋電容器Cn4與完全差動放大器的輸入輸出端連接。另一方面，此時的第3級開關電容放大器由於時脈f1為「低（Low）」，故而開關斷開而將反饋電容器Cp6、反饋電容器Cn6h與完全差動放大器的輸入輸出端分開。當時脈f2為「Low」而時脈f1為「High」時，將第2級開關電容放大器中的反饋電容器與完全差動放大器分開，另一方面，將第3級開關電容放大器中的反饋電容器與完全差動放大器的輸入輸出端連接。即，意味著當第2級完全差動放大器運行時不使用第3級完全差動放大器，相反地當不使用第2級完全差動放大器時，則使用第3級完全差動放大器。這意味著在第2級與第3級中不會同時使用完全差動放大器，因而可在第2級及第3級中共用。

圖4表示在第2級與第3級中使完全差動放大器共用化的三次ΔΣ調變器的電路例。藉由如上所述構成三次ΔΣ調變器，而使得完全差動放大器變為2個，故而可減小電路規模及功耗。

又，本實施形態的三次ΔΣ調變器較習知的三次ΔΣ調變器而減少1個時脈量的延遲，故而具有動作穩定的效果。再者，在本實施形態的三次ΔΣ調變器中，是揭示在第2級與第3級中使完全差動放大器共用化的電路例，但亦可在第1級與第2級中使完全差動放大器共用化。

圖5是表示本實施形態的二次ΔΣ調變器的構成的功能圖。本實施形態的二次ΔΣ調變器包括初級差分放大積分電路及第2級放大積分電路10、以及量化器12。

本實施形態的二次ΔΣ調變器與本實施形態的三次ΔΣ調變器同樣，將第2級積分電路設為無延遲的積分電路。本實施形態的二次ΔΣ調變器的信號傳送函數STF（z）及雜訊傳送函數NTF（z）用下式表示。 STF（z）=1 NTF（z）=（z-1）² /{（z-1）² +b·a1·（z-1）+b·a2·c1·z} 信號傳送函數STF（z）與習知的二次ΔΣ調變器相同。本實施形態的二次ΔΣ調變器的雜訊傳送函數NTF（z）由於延遲少1個時脈，故而在分母的第3項上乘以變數z。但是，分母均為變數z的二次多項式是相同的，從而藉由調整作為增益參數的b、c1、a1、a2，可設為與習知例同等的特性函數。

圖6表示在初級及第2級中使完全差動放大器共用化的二次ΔΣ調變器的電路例。藉由如上所述構成二次ΔΣ調變器，完全差動放大器變為1個，因此可減小電路規模及功耗。又，本實施形態的二次ΔΣ調變器較習知的二次ΔΣ調變器而減少1個時脈量的延遲，因而具有動作穩定的效果。

圖7是表示本實施形態的二次ΔΣ調變器的電路構成的另一例的電路圖。作為二次ΔΣ調變器的傳送特性而言，與圖6的電路相同。圖7的電路是假設輸入信號（Vin+、Vin-）的共模電壓（common mode voltage）與完全差動放大器的共模電壓不同。因此，在數位/類比轉換器5上附加有電容器Cdac。此外，當輸入信號（Vin+、Vin-）的信號範圍（signal range）與完全差動放大器的差動範圍存在偏差時，附加有電容器Cvsft作為對輸入信號（Vin+、Vin-）進行位準偏移（level shift）的電路。

如上所述，即使在輸入信號（Vin+、Vin-）的共模電壓與完全差動放大器的共模電壓不同的情況下、或輸入信號（Vin+、Vin-）的信號範圍與完全差動放大器的差動範圍存在偏差的情況下，亦可適用本發明的技術思想。

如以上所述，本發明的ΔΣ調變器可使鄰接的放大積分電路的完全差動放大器共用化，因此可降低電路規模、功耗。此外，由於信號延遲變少，故而動作穩定。再者，本發明的ΔΣ調變器是對二次電路及三次電路進行了說明，但是即使級數進一步增加亦可同樣地應對。

1、2‧‧‧延遲積分電路
3‧‧‧無延遲積分電路
4、103、305‧‧‧比較器
5、104‧‧‧數位/類比轉換器
10‧‧‧差分放大積分電路
11‧‧‧放大積分電路
12、203、303‧‧‧量化器
100、101、102‧‧‧積分電路
200‧‧‧初級差分放大積分電路
201‧‧‧第2級放大積分電路
202‧‧‧第3級放大積分電路
300、301、302‧‧‧開關電容放大器
Cdac、Cn1～Cn3、Cn5～Cn10、Cp1～Cp3、Cp5～Cp10、Cvsft‧‧‧電容器
Cn4、Cp4、Cn6、Cp6‧‧‧反饋電容器
Dout‧‧‧量化器的輸出
Vin‧‧‧輸入信號
Vin+、Vin-‧‧‧差動信號（輸入信號）
VR+、VR-‧‧‧電壓
j1、j2‧‧‧控制信號

圖1是表示本實施形態的三次ΔΣ調變器的構成的功能圖。圖2是表示本實施形態的三次ΔΣ調變器的電路構成的一例的電路圖。圖3是表示本實施形態的三次ΔΣ調變器的電路構成的一例的電路圖。圖4是表示本實施形態的三次ΔΣ調變器的電路構成的一例的電路圖。圖5是表示本實施形態的二次ΔΣ調變器的構成的功能圖。圖6是表示本實施形態的二次ΔΣ調變器的電路構成的一例的電路圖。圖7是表示本實施形態的二次ΔΣ調變器的電路構成的另一例的電路圖。圖8是表示習知的三次ΔΣ調變器的構成的功能圖。圖9是表示習知的三次ΔΣ調變器的一例的電路圖。圖10是表示習知的二次ΔΣ調變器的構成的功能圖。

1、2‧‧‧延遲積分電路

3‧‧‧無延遲積分電路

4‧‧‧比較器

5‧‧‧數位/類比轉換器

10‧‧‧差分放大積分電路

11‧‧‧放大積分電路

12‧‧‧量化器

Dout‧‧‧量化器的輸出

Vin‧‧‧輸入信號

Claims

一種ΔΣ調變器，其特徵在於包括：第1放大積分電路，包括：加法電路，對利用預期的增益將類比輸入信號加以放大的信號與利用預期的增益將反饋類比信號加以放大的信號進行相加而輸出加法信號；及積分電路，對所述加法信號進行積分而輸出積分信號；以及量化器，在所述第1放大積分電路上串聯連接N個放大積分電路，N為1以上的整數，所述放大積分電路對利用預期的增益將所輸入的所述積分信號加以放大的信號進行積分而輸出積分信號，並且所述量化器對所述類比輸入信號與分別利用預期的增益將所述第1放大積分電路及所述放大積分電路的積分信號加以放大的信號進行相加，對相加所得的信號與預期的基準信號的大小進行比較而輸出數位值，所述第1放大積分電路與N個所述放大積分電路之中相鄰的放大積分電路包括延遲積分電路及無延遲積分電路。
如申請專利範圍第1項所述的ΔΣ調變器，其中所述第1放大積分電路的積分電路包括延遲積分電路，與所述第1放大積分電路串聯連接的第2放大積分電路的積分電路包括無延遲積分電路。
如申請專利範圍第1項所述的ΔΣ調變器，其中所述第1放大積分電路的積分電路包括延遲積分電路，與所述第1放大積分電路串聯連接的第2放大積分電路的積分電路包括延遲積分電路，將與所述第2放大積分電路串聯連接的第3放大積分電路的積分電路設為無延遲積分電路。
如申請專利範圍第2項或第3項所述的ΔΣ調變器，其中所述放大積分電路包括開關電容放大器，包括所述延遲積分電路的放大積分電路與包括所述無延遲積分電路的放大積分電路使各自的所述開關電容放大器進行時間分割動作。
如申請專利範圍第4項所述的ΔΣ調變器，其中進行時間分割動作的所述開關電容放大器包括為1個開關電容放大器。