CN212435676U - 模数转换器和电子电路 - Google Patents

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Abstract

本公开的实施例涉及模数转换器和电子电路。模数转换器(ADC)包括将输入模拟信号数字化来产生输出数字信号的转换电路。电流发生器生成恒定偏置电流。电流镜电路包括：接收恒定偏置电流的输入晶体管、与输入晶体管成镜像关系并生成可变偏置电流的输出晶体管、以及响应于控制信号而将并联晶体管与输入晶体管或输出晶体管选择性地并联耦合的并联晶体管电路。控制信号表示ADC的转换率。缓冲器从可变偏置电流生成共模电压，以供转换电路使用。

Description

模数转换器和电子电路
技术领域
本公开涉及模数转换领域，并且具体地涉及针对模数转换器具有转换率相关功耗的自适应共模缓冲器。
背景技术
模数转换器(ADC)通常用于将模拟信号转换为一系列n比特数字值。例如，模数转换器的一种流行形式是基于逐次逼近的ADC。
图1中示出了已知的基于逐次逼近的ADC 1。ADC 1包括为共模缓冲器3和比较器6生成偏置电流的偏置电路2。共模缓冲器3 提供由模数转换器(DAC)4和ADC 1内部的采样保持(S/H)电路8使用的共模电压VCM。DAC 4接收参考电压VREF以及用于DAC 4内部开关的一系列控制信号，该系列控制信号统称为从逐次逼近寄存器(SAR)控制逻辑7输出的SAR控制信号SARCtrl。输入模拟信号VIN耦合到采样/保持电路8，采样/保持电路8进而将其输出提供给比较器6的非反相端子。比较器6的反相端子接收DAC 4的输出。比较器6的输出被馈送到SAR控制逻辑7的复位输入。SAR控制逻辑7还接收时钟CLK作为输入，并提供转换结束(EOC)信号，转换结束(EOC)信号指示ADC 1已完成对输入信号VIN的一个采样的转换，并已将输入信号VIN的数字表示输出为D。
在操作中，在最终收敛到数字输出之前，ADC 1通过对所有可能的量化水平执行二进制搜索，将模拟输入信号VIN转换为离散的数字表示D。当ADC 1以其最高转换率操作时，它可以有效操作。然而，当该ADC 1以较低的转换率操作时，会出现问题。由于VCM 缓冲器3的功耗，总功耗不会相对于转换率线性减小。解决该问题的一种已知技术是使用能够响应于编程比特而生成多个离散偏置电流Ibias的偏置电路2。尽管该技术可能有效，但它的缺点是只能在特定转换率下正常工作，从而限制了灵活性。附加地，该技术的缺点是因为需要用于生成和改变编程比特的电路而产生的附加复杂性。
因此，仍需要开发能够跨其转换率范围高效功耗的ADC。
实用新型内容
为了全部或部分地解决本领域的技术问题，例如总功耗不会相对于转换率线性减小、由于只能在特定转换率下正常工作而导致灵活性受到限制、由于需要用于生成和改变编程比特的电路而产生的附加复杂性等，本公开提供了一种模数转换器和电子电路。
在第一方面，提供了一种模数转换器，该模数转换器包括：转换电路，被配置为以转换率将输入模拟信号数字化来产生输出数字信号；电流发生器，被配置为生成恒定偏置电流；可变偏置电流发生器，被配置为从恒定偏置电流生成可变偏置电流，可变偏置电流在由转换电路进行采样期间具有第一幅度，并且在由转换电路采样之外具有第二幅度，第二幅度小于第一幅度；以及缓冲器，被配置为从可变偏置电流生成共模电压，以供转换电路使用。
根据一个实施例，响应于转换电路从未采样到采样的变化，可变偏置电流从第一幅度到第二幅度呈指数衰减。
根据一个实施例，响应于转换电路从未采样到采样的变化，可变偏置电流从第一幅度到第二幅度线性地衰减。
根据一个实施例，可变偏置电流发生器包括：运算放大器，具有第一输入和第二输入以及输出；反馈晶体管电路，被配置为响应于运算放大器的输出处的电压而生成反馈电压，反馈晶体管电路被耦合至运算放大器的第一输入，以向运算放大器的第一输入提供反馈电压；输出晶体管，被配置为响应于运算放大器的输出处的电压而生成可变偏置电流；以及开关电路，被配置为将运算放大器的第二输入从接收转换电路的采样之外的第一参考电压切换到接收在由转换电路进行采样期间的第二参考电压。
根据一个实施例，电流发生器被耦合在第二参考电压和第一开关之间；并且其中开关电路包括：电容器，被耦合在运算放大器的第二输入与接地之间；第一开关，被耦合在电流发生器的输出与运算放大器的第二输入之间；以及第二开关，被耦合在第一参考电压和运算放大器的第二输入之间；其中在转换电路的采样之外，第一开关断开，并且第二开关闭合；并且其中在由转换电路进行采样期间，第二开关闭合，并且第一开关断开。
根据一个实施例，可变偏置电流发生器包括电流镜电路，电流镜电路包括：输入晶体管，被配置为接收恒定偏置电流；输出晶体管，与输入晶体管成镜像关系，并且被配置为生成可变偏置电流；以及并联晶体管电路，被配置为响应于控制信号而将并联晶体管与输入晶体管或输出晶体管选择性地并联耦合，其中控制信号表示转换率。
根据一个实施例，控制信号在输入模拟信号的每次数字化期间被断言，并且在输入模拟信号的每个断言之间被去断言。
根据一个实施例，电流镜电路还包括可配置电阻器-电容器滤波器，可配置电阻器-电容器滤波器被耦合至输入晶体管的控制端子和输出晶体管的控制端子，可配置电阻器-电容器滤波器的RC时间常数根据控制信号的互补而变化。
根据一个实施例，可配置电阻器-电容器滤波器包括：电阻器，串联耦合在输入晶体管的控制端子和输出晶体管的控制端子之间；电容器，被耦合在输出晶体管的控制端子与接地之间；以及晶体管，响应于控制信号的互补的断言而将电阻器选择性地短路。
根据一个实施例，并联晶体管响应于控制信号的断言而与输入晶体管或输出晶体管并联耦合，并且响应于控制信号的去断言而从并联耦合解耦。
根据一个实施例，其中输入晶体管包括第一晶体管，第一晶体管具有漏极、栅极和源极，第一晶体管的漏极接收恒定偏置电流，第一晶体管的栅极被耦合到第一晶体管的漏极；其中输出晶体管包括第二晶体管，第二晶体管具有源极、栅极和漏极，第二晶体管的源极被耦合到第一晶体管的源极，第二晶体管的栅极被耦合到第一晶体管的栅极，可变偏置电流在第二晶体管的漏极处被生成；并且其中并联晶体管电路包括：并联晶体管，并联晶体管是第三晶体管，第三晶体管的源极被耦合至第一晶体管的源极，并且第三晶体管的漏极被耦合至第一晶体管的漏极，以及第四晶体管，第四晶体管的漏极被耦合到第一晶体管的栅极和第二晶体管的栅极，第四晶体管的源极被耦合到第三晶体管的栅极，并且第四晶体管的栅极被耦合到控制信号。
根据一个实施例，并联晶体管电路还包括第五晶体管，第五晶体管的漏极被耦合到第三晶体管的栅极和第四晶体管的漏极，第五晶体管的源极被耦合到第一晶体管的漏极和第三晶体管的漏极，并且第五晶体管的栅极被耦合到控制信号的互补。
根据一个实施例，模数转换器还包括：电阻器，将第一晶体管的栅极耦合至第二晶体管的栅极；第六晶体管，第六晶体管的源极被耦合到电阻器的第一端子，第六晶体管的漏极被耦合到电阻器的第二端子，并且第六晶体管的栅极被耦合到控制信号的互补；以及电容器，电容器被耦合在电阻器的第一端子和接地之间。
根据一个实施例，并联晶体管电路被配置为：响应于控制信号而将一个或多个附加并联晶体管与输入晶体管或输出晶体管选择性地并联耦合。
在第二方面，提供了一种电子电路，该电子电路包括：偏置电流发生器，被配置为生成偏置电流；电流镜电路，包括：输入晶体管，被配置为接收偏置电流；输出晶体管，与输入晶体管成镜像关系，并且被配置为基于偏置电流而生成可变偏置电流；以及并联晶体管电路，被配置为响应于控制而将并联晶体管与输入晶体管或输出晶体管选择性地并联耦合。
根据一个实施例，电流镜电路还包括可配置电阻器-电容器滤波器，可配置电阻器-电容器滤波器被耦合到与输入晶体管的控制端子和输出晶体管的控制端子。
根据一个实施例，可配置电阻器-电容器滤波器包括：电阻器，串联耦合在输入晶体管的控制端子和输出晶体管的控制端子之间；电容器，被耦合在电阻器和接地之间；以及晶体管，将电阻器选择性地短路。
在第二方面，提供了一种模数转换器，该模数转换器包括：转换电路，被配置为将输入模拟信号数字化来产生输出数字信号；可变偏置电流发生器，被配置为从恒定偏置电流生成可变偏置电流，可变偏置电流在由转换电路进行采样期间具有第一幅度，并且在由转换电路采样之外具有第二幅度；以及缓冲器，被配置为从可变偏置电流生成共模电压，以供转换电路使用。
根据一个实施例，响应于转换电路从未采样到采样的变化，可变偏置电流从第一幅度指数衰减到第二幅度。
根据一个实施例，响应于转换电路从未采样到采样的变化，可变偏置电流从第一幅度线性地衰减到第二幅度。
根据一个实施例，可变偏置电流发生器包括：运算放大器；反馈晶体管电路，被配置为响应于运算放大器的输出处的电压而生成反馈电压，反馈晶体管电路向运算放大器提供反馈电压；输出晶体管，被配置为响应于运算放大器的输出而生成可变偏置电流；以及开关电路，被配置为将运算放大器从接收在采样之外的第一参考电压切换到接收在采样期间的第二参考电压。
根据一个实施例，电流发生器被耦合在第二参考电压和第一开关之间；并且其中开关电路包括：电容器，被耦合在运算放大器与接地之间；第一开关，被耦合在电流发生器的输出和运算放大器之间；以及第二开关，被耦合在第一参考电压和运算放大器之间；其中在采样之外，第一开关断开，并且第二开关闭合；并且其中在采样期间，第二开关闭合，并且第一开关断开。
根据一个实施例，可变偏置电流发生器包括电流镜电路，电流镜电路包括：输入晶体管，被配置为接收恒定偏置电流；输出晶体管，与输入晶体管成镜像关系，并且被配置为生成可变偏置电流；以及并联晶体管电路，被配置为响应于控制信号而将并联晶体管与输入晶体管或输出晶体管选择性地并联耦合，其中控制信号表示转换率。
根据一个实施例，控制信号在输入模拟信号的每次数字化期间被断言，并且在输入模拟信号的每个断言之间被去断言。
通过本公开的实施例，可以实现功耗的大幅度下降以及效率的大幅度提高。
附图说明
图1是现有技术的基于逐次逼近(SAR)的模数转换器(ADC) 的示意性框图。
图2A是利用本文所公开的自适应偏置控制的基于SAR的ADC 的示意性框图。
图2B是利用本文所公开的自适应偏置控制的另一基于SAR的 ADC的示意性框图。
图2C是图2B的数模转换器(DAC)的示意图。
图3A是图2A-图2B的偏置和自适应偏置控制电路的示意图。
图3B是示出了由图3A的自适应偏置控制电路所使用的用于生成控制信号及其互补的逻辑的示意图。
图4是示出控制信号和可变偏置电流随时间变化的曲线图。
图5是示出具有用于图2A-图2B的偏置和自适应偏置控制电路的更多编程选项的另一可能实施例的示意图。
图6是可以与图2A-图2B的ADC一起使用的偏置和自适应偏置和控制电路的另一实施例的示意图。
具体实施方式
本文公开了模数转换器(ADC)，模数转换器(ADC)包括：被配置为以转换率而将输入模拟信号数字化来产生输出数字信号的转换电路；被配置为生成恒定偏置电流的电流发生器以及从恒定偏置电流生成可变偏置电流的可变偏置电流发生器。可变偏置电流在通过转换电路进行采样期间具有第一幅度，并且在通过第二转换电路进行采样之外具有第二幅度，第二幅度小于第一幅度。缓冲器被配置为从可变偏置电流生成共模电压，以供转换电路使用。
响应于转换电路从不采样到采样的变化，可变偏置电流可以从第一幅度指数衰减到第二幅度。
响应于转换电路从不采样到采样的变化，可变偏置电流可以从第一幅度线性地衰减到第二幅度。
可变偏置电流发生器可以包括：具有第一输入和第二输入以及输出的运算放大器；以及响应于运算放大器的输出处的电压而生成反馈电压的反馈晶体管电路，反馈晶体管耦合至运算放大器的第一输入，以将反馈电压提供给运算放大器的第一输入。输出晶体管可以响应于运算放大器的输出处的电压而生成可变偏置电流，并且开关电路可以被配置为将运算放大器的第二输入从接收采样之外的第一参考电压切换为接收采样期间的第二参考电压。
电流发生器可以耦合在第二参考电压和第一开关之间。开关电路可以包括：耦合在运算放大器的第二输入和接地之间的电容器；耦合在电流发生器的输出与运算放大器的第二输入之间的第一开关；以及耦合在第一参考电压和运算放大器的第二个输入之间的第二开关。在采样之外，第一开关可以断开，第二开关可以闭合。附加地，在采样期间，第二开关可以闭合而第一开关可以断开。
可变偏置电流发生器可以包括电流镜电路，电流镜电路具有被配置为接收恒定偏置电流的输入晶体管、与输入晶体管成镜像关系并被配置为生成可变偏置电流的输出晶体管以及被配置为响应于控制信号而将并联晶体管与输入晶体管或输出晶体管选择性地并联耦合的并联晶体管电路，控制信号表示转换率。
可以在输入模拟信号的每个数字化期间断言控制信号，并且可以在输入模拟信号的每个断言之间将控制信号去断言。
电流镜电路还可以包括与输入晶体管和输出晶体管的控制端子耦合的可配置电阻器-电容器(RC)滤波器，其中可配置RC滤波器的RC时间常数根据控制信号的互补而变化。
可配置RC滤波器可以包括：串联耦合在输入晶体管的控制端子和输出晶体管的控制端子之间的电阻器；耦合在输出晶体管的控制端子和接地之间的电容器；以及响应于对控制信号的互补的断言而将电阻器选择性地短路的并联晶体管。
并联晶体管可以响应于控制信号的断言而与输入晶体管或输出晶体管并联耦合，并且可以响应于控制信号的去断言而从并联耦合解耦。
输入晶体管可以是具有接收恒定偏置电流的漏极、与第一NMOS 晶体管的漏极耦合的栅极和源极的第一NMOS晶体管。输出晶体管可以是具有与第一NMOS晶体管的源极耦合的源极、与第一NMOS 晶体管的栅极耦合的栅极以及在其处生成可变偏置电流的漏极的第二NMOS晶体管。附加地，并联晶体管电路可以包括并联晶体管，并联晶体管是源极耦合至第一NMOS晶体管的源极且漏极耦合至第一NMOS晶体管的漏极的第三NMOS晶体管以及漏极耦合至第一和第二NMOS晶体管的栅极、源极耦合至第三NMOS晶体管的栅极且栅极耦合至控制信号的第四NMOS晶体管。
并联晶体管电路还可以包括漏极耦合到第三NMOS晶体管的栅极和第四NMOS晶体管的漏极、源极耦合到第一NMOS晶体管的漏极和第三NMOS晶体管的漏极且栅极耦合到控制信号的互补的第五 NMOS晶体管。
电阻器可以将第一NMOS晶体管的栅极耦合到第二NMOS晶体管的栅极。第六NMOS晶体管可以具有与电阻器的第一端子耦合的源极、与电阻器的第二端子耦合的漏极以及与控制信号的互补耦合的栅极。电容器可以耦合在电阻器的第一端子与接地之间。
并联晶体管电路被配置为响应于控制信号而将一个或多个附加并联晶体管与输入晶体管或输出晶体管选择性地并联耦合。
本文还公开了电子电路，电子电路包括被配置为生成偏置电流的偏置电流发生器和电流镜电路。电流镜电路包括被配置为接收偏置电流的输入晶体管、与输入晶体管成镜像关系并被配置为基于偏置电流而生成可变偏置电流的输出晶体管以及被配置为响应于控制而将并联晶体管与输入晶体管或输出晶体管选择性地并联耦合的并联晶体管电路。
电流镜电路还可以包括与输入晶体管和输出晶体管的控制端子耦合的可配置RC滤波器。
可配置RC滤波器可以包括：串联耦合在输入晶体管和输出晶体管的控制端子之间的电阻器；耦合在电阻器的第一端子和接地之间的电容器；以及将电阻器选择性地短路的晶体管。
本文还公开了用于在模数转换器(ADC)中使用来生成可变偏置电流的方法，ADC具有转换率。方法包括生成恒定偏置电流，以及使用电流镜通过以下方式将恒定偏置电流镜像来产生可变偏置电流：将恒定偏置电流从电流镜的输入晶体管镜像到电流镜的输出晶体管；在从输入模拟信号每次生成数字采样期间，将附加晶体管与输入晶体管或输出晶体管并联耦合，以改变恒定偏置电流来形成可变偏置电流，并且在不从输入模拟信号生成数字采样时，将附加晶体管解耦。
方法还可以包括在不从输入模拟信号生成数字采样时，减小与输入晶体管和输出晶体管的控制端子耦合的RC滤波器的RC时间常数。
本文还公开了模数转换器(ADC)，模数转换器(ADC)包括被配置为将输入模拟信号数字化来产生输出数字信号的转换电路、可变偏置电流发生器和缓冲器。可变偏置电流发生器从恒定偏置电流生成可变偏置电流，可变偏置电流在通过转换电路进行采样期间具有第一幅度，并且在通过转换电路进行采样之外具有第二幅度。缓冲器从可变偏置电流生成共模电压，以供转换电路使用。
响应于转换电路从不采样到采样的变化，可变偏置电流可以从第一幅度指数衰减到第二幅度。
响应于转换电路从不采样到采样的变化，可变偏置电流可以从第一幅度线性地衰减到第二幅度。
可变偏置电流发生器可以包括运算放大器和反馈晶体管电路，反馈晶体管电路响应于运算放大器的输出处的电压而生成反馈电压，反馈晶体管电路将反馈电压提供给运算放大器。可变偏置电流发生器还可以包括：响应于运算放大器的输出而生成可变偏置电流的输出晶体管；以及被配置为将运算放大器从接收采样之外的第一参考电压切换为接收采样期间的第二参考电压的开关电路。
电流发生器可以耦合在第二参考电压和第一开关之间。开关电路可以包括耦合在运算放大器与接地之间的电容器、耦合在电流发生器的输出与运算放大器之间的第一开关以及耦合在第一参考电压与运算放大器之间的第二开关。在采样之外，第一开关可以断开并且第二开关可以闭合，并且在采样期间，第二开关可以闭合并且第一开关可以断开。
可变偏置电流发生器可以包括电流镜电路。电流镜可以包括：被配置为接收恒定偏置电流的输入晶体管；与输出晶体管成镜像关系并且被配置为生成可变偏置电流的输出晶体管；以及被配置为响应于控制信号而将并联晶体管与输入晶体管或输出晶体管选择性地并联耦合的并联晶体管电路，其中控制信号表示转换率。
可以在输入模拟信号的每个数字化期间断言控制信号，并且可以在输入模拟信号的每个断言之间将控制信号去断言。
以下公开内容使得本领域技术人员能够制造和使用本文所公开的主题。在不脱离本公开的精神和范围的情况下，本文描述的一般原理可以应用于除以上详述的实施例和应用之外的实施例和应用。本公开不旨在限于所示出的实施例，而是应被赋予与本文所公开或建议的原理和特征一致的最宽范围。
首先，应理解，本文所公开的偏置和自适应偏置控制电路可以与在其操作中利用共模电压的任何ADC设计一起使用。因此，本文所描述的ADC设计的各种实施例仅是示例使用情况，并且本文所描述的偏置和自适应偏置控制电路不限于与这些实施例一起使用。
从图2A开始，现在描述例如可以利用本文所教导的偏置电路11 和自适应偏置控制电路16的ADC 10设计的第一实施例。ADC 10 包括偏置电路11，偏置电路11生成恒定偏置电流IBIAS，以供比较器6使用并由自适应偏置控制电路16使用来生成由共模缓冲器3使用的可变偏置电流IBIAS_OUT。共模缓冲器3提供共模电压VCM，供转换阶段之外，ADC 1内部的数模转换器(DAC)4和采样/保持 (S/H)电路8使用，其中共模缓冲器3在转换期间断开。
如下面将详细解释的，可变偏置电流IBIAS_OUT在一个转换周期中的平均值与ADC10的转换率成比例，这意味着随着转换率下降，IBIAS_OUT的幅度下降。这用于减少共模缓冲器3在比ADC 10 的最大转换率小的转换率时的功耗。
然而，首先，将描述ADC 10的其余部分及其操作。DAC 4接收参考电压VREF以及用于DAC 4内部的开关的一系列控制信号，该系列控制信号被统称为从逐次逼近寄存器(SAR)控制逻辑7接收的SAR控制信号SARCtrl。输入模拟信号VIN被耦合到采样/保持电路8，采样/保持电路8进而将其输出提供给比较器6的非反相端子。比较器6的反相端子接收DAC 4的输出。比较器6的输出被馈送到 SAR控制逻辑7的复位输入。SAR控制逻辑7还接收时钟CLK和转换开始(SOC)信号，转换开始(SOC)信号被断言为使得SAR控制逻辑7开始生成VIN采样。SAR控制逻辑7提供转换结束(EOC) 信号，转换结束(EOC)信号指示ADC 1已完成对输入信号VIN的一个采样的转换，并已将输入信号VIN的数字表示作为数字信号D 输出。
在操作中，为了开始将输入信号VIN转换为数字表示D，在SOC 信号断言之后，SAR控制逻辑7被初始化，使得SARCtrl的最高有效比特(MSB)等于数字“1”。SARCtrl被馈送到DAC 4，DAC 4 然后将SARCtrl的模拟等效物(在数字1的情况下为VREF/2)作为模拟电压信号DACOUT提供给比较器6，以与来自采样/保持电路8 的输入信号VIN的电压采样进行比较。如果该模拟电压DACOUT 超过Vin，则比较器6使得SAR控制逻辑7将该比特复位；否则，该比特保留为1。然后将下一比特设置为1，并执行相同的测试。继续该二进制搜索，直到已测试了SAR控制逻辑7中的每个比特。所得的输出D是输入信号VIN的数字近似，并且最终在转换结束时由 SAR控制逻辑7输出。在转换结束时，EOC信号被断言。
现在参考图2B的ADC 10’来描述合并有偏置电路11和自适应偏置控制电路16的另一示例实施例。该ADC 10’与图2A的ADC 10 之间的区别在于：ADC 10’利用底板采样DAC13’。特别地，此处， DAC 13’接收输入信号VIN，并且这里参考信号是差分形式，这意味着DAC 13’接收参考信号VREFp和VREFn。
DAC 13’的结构在图2C中示出。此处，可以看出，采样/保持电路20在DAC 13’内部，并且接收差分信号VINp和VINn。
第一串联电容器Cp1，...，Cpn连接在第一节点N1与第一串联开关Sp1，...，Spn之间。第一节点N1连接到比较器15的非反相端子，并且通过开关S1选择性地连接到共模电压VCM。开关Sp1，...， Spn将电容器Cp1，...，Cpn选择性地连接到VREFp、VREFn或VINp。
第二串联电容器Cn1，...，Cnn连接在第二节点N2与第二串联开关Sn1，...，Snn之间。第二节点N2连接到比较器15的反相端子，并且通过开关S2选择性地连接到共模电压VCM。开关Sn1，...，Snn 将电容器Cn1，...，Cnn选择性地连接到VREFn、VREFp或VINn。
开关S1、S2、Sp1，...，Spn和Sn1，...，Snn由SAR控制信号 SARCtrl控制，并指出SARCtrl是多比特数字信号，其中每个数字信号比特连接到开关中的对应开关的控制选择致动。在操作中，总体 ADC 10’的操作与ADC 10’相同，需要注意，开关S1、S2、Sp1，...，Spn、Sn1，...，Snn由SARCtrl信号的单独比特选择性地切换，以将 DAC 13’作为典型的“底板采样”DAC进行操作。
现在参考图3A来详细描述偏置电路11和自适应偏置控制电路 16。
偏置电路11包括生成恒定偏置电流IBIAS的恒定电流源。
自适应偏置控制电路16包括电流镜电路16a和并联晶体管电路 16b。
现在描述电流镜电路16a，电流镜电路16a包括NMOS晶体管 MN1，NMOS晶体管MN1的源极接地，漏极连接到偏置电路11来接收恒定偏置电流IBIAS并且栅极连接到漏极。NMOS晶体管MN2 具有接地的源极、在其处生成可变偏置电流IBIAS_OUT的漏极、以及栅极。NMOS晶体管MN2的漏极通过开关S被选择性地连接或断开来提供输出。开关S由VCM缓冲器使能信号VCM_BUF_EN控制，使得当VCM_BUF_EN为高电平时，如下所述生成IBIAS_OUT，但是当VCM_BUF_EN为低电平时，IBIAS_OUT为零。
电阻器R连接NMOS晶体管MN1和MN2的栅极，并且电容器 C连接在NMOS晶体管MN2的栅极和接地之间。电阻器R和电容器C形成电阻器-电容器(RC)电路16c。NMOS晶体管MN3的漏极连接到NMOS晶体管MN1的栅极，NMOS晶体管MN3的源极连接到NMOS晶体管MN2的栅极，并且NMOS晶体管MN3的栅极连接到控制信号的互补CTRLB(在别处示出为CTRL)。
现在描述并联晶体管电路16b，并联晶体管电路16b包括NMOS 晶体管MN6，NMOS晶体管MN6的漏极连接到NMOS晶体管MN1 的漏极，NMOS晶体管MN6的源极接地。NMOS晶体管MN4的漏极连接到NMOS晶体管MN1的栅极，NMOS晶体管MN4的源极连接到NMOS晶体管MN6的栅极，并且NMOS晶体管MN4的栅极连接到控制信号CTRL。NMOS晶体管MN5的漏极连接到NMOS晶体管MN6的栅极，NMOS晶体管MN5的源极接地，且NMOS晶体管 MN5的栅极连接到控制信号的互补CTRLB。
为了理解自适应偏置控制电路1的操作，首先应理解，控制信号CTRL的断言指示：ADC 10当前正在生成采样，而其互补CTRLB 的断言指示：ADC 10当前未生成采样。这样，控制信号CTRL及其互补CTRLB的频率等于ADC 10的当前采样频率。因此，在上述 ADC 10的上下文中，当捕获开始信号SOC被断言时，CTRL转变为高电平，且当捕获结束信号EOC被断言时，CTRL转变为低电平，保持低电平，直到捕获开始信号SOC再次被断言。因此，得出结论，当捕获结束信号EOC被断言时，CTRLB转变为高电平；当捕获开始信号SOC被断言时，CTRLB转变为低电平，保持低电平直到捕获结束信号EOC再次被断言。
在图3B中示出了用于生成控制信号CTRL及其互补CTRLB的采样逻辑电路30。逻辑电路包括NAND门32，NAND门32接收VCM 缓冲器使能信号VCM_BUF_EN和采样使能信号SAMPLING_EN作为输入，并且输出控制信号的互补CTRLB作为其之间的逻辑NAND 操作的结果。反相器33从AND门32接收控制信号CTRLB，并生成控制信号CTRL。
返回参考图3A，如所述，当ADC 10当前未生成采样时，CTRL 将为低电平，而CTRLB将为高电平。其结果是，NMOS晶体管MN3 导通，使电阻器R短路。同时，NMOS晶体管MN5导通，将NMOS 晶体管MN6的栅极分流至接地，且NMOS晶体管MN4关断，使得 NMOS晶体管MN6的栅极从晶体管MN1的栅极断开连接并解耦。其结果是，NMOS晶体管MN6将从NMOS晶体管MN1断开连接并解耦，并且恒定偏置电流IBIAS将被镜像到NMOS晶体管MN2的漏极作为可变偏置电流IBIAS_OUT。
当ADC 10当前正在生成采样时，CTRL将为高电平，而CTRLB 将为低电平。这用于导通NMOS晶体管MN4并关断NMOS晶体管 MN5，结果是NMOS晶体管MN6与NMOS晶体管MN1并联连接。因此，这增加了NMOS晶体管MN1的有效尺寸，其效果是减小了 NMOS晶体管MN1观察到的栅极电压。注意，该操作还将NMOS 晶体管MN3关断，从而增加了RC滤波器16c的RC时间常数，并且导致IBIAS_OUT的逐渐减小。因此，随着栅极电压下降(根据RC滤波器16c的RC时间常数)，可变偏置电流IBIAS_OUT的幅度下降。
该操作的一个示例可以在图4的图中看到。如在时间0.6μs处可以看到的，最初，控制信号CTRL为低电平，这意味着ADC 10 此时不生成采样。如上所述，这使得NMOS晶体管MN6从NMOS 晶体管MN1断开连接并解耦。因此，可变偏置电流IBIAS_OUT恒定为大约185μA，并且在控制信号CTRL为低电平时保持恒定。
然而，在时间0.65μs处，ADC 10开始生成采样，因此控制信号CTRL转变为高电平。如上所述，这将NMOS晶体管MN1和MN6 并联连接，从而增加了NMOS晶体管MN1的有效尺寸，降低了 NMOS晶体管MN1的栅极电压。作为响应，如图4所示，在时间 0.65μs之后，可变偏置电流IBIAS_OUT开始以由RC滤波器16c的 RC时间常数设置的速率下降。
由于控制信号CTRL的频率与ADC 10的转换率匹配，因此ADC 10的转换率越低，控制信号CTRL将保持高电平的时间越长。控制信号CTRL保持高电平的时间越长，NMOS晶体管MN1的有效尺寸保持增加的时间越长，NMOS晶体管MN1的栅极电压下降的越多，并且可变偏置电流IBIAS_OUT下降的越多。因此，ADC 10的转换率越低，可变偏置电流IBIAS_OUT与固定偏置电流IBIAS相比将越低。因此，ADC 10的转换率越低，共模缓冲器12消耗的功率越低。与其中使用固定偏置电流以及由可变偏置电流提供的功率节省效果的示例相比，在下图中可以看到针对不同ADC 10转换率的共模缓冲器12电流消耗的示例。
Figure BDA0002542348880000151
Figure BDA0002542348880000161
可以看出，当ADC 10以较低的转换率操作时，自适应偏置控制 16及其可变偏置电流IBIAS_OUT的产生会导致功耗的大幅度下降以及效率的大幅度提高。
应当认识到，上述原理不限于在ADC 10采样期间将一个晶体管与NMOS晶体管MN1并联连接来增加NMOS晶体管MN1的有效尺寸，并且任意数目的晶体管可以与NMOS晶体管MN1选择性地并联连接，以允许其有效尺寸增加不同的量。
显示该功能的扩展实施例在图5中示出。在该实施例中，自适应偏置控制电路16’(除了图5的结构之外)还包括多个附加的可并联连接的NMOS晶体管MN7，...，MNn，其中n为任何整数。每个附加的可并联连接的NMOS晶体管MN7，...，MNn的源极均接地，其漏极借助相应的连接器NMOS晶体管MN7a..MNna选择性地耦合至NMOS晶体管MN1的漏极，并且其栅极连接至NMOS晶体管MN4 的源极和NMOS晶体管MN6的栅极。每个连接器NMOS晶体管 MN7a，...，MNna的漏极连接到NMOS晶体管MN1的漏极，其源极连接到其相应的可并联连接的NMOS晶体管MN7，...，MNn的漏极，并且其栅极连接到不同的控制信号CTRL1，...，CTRLn。控制信号CTRL1，...，CTRLn可以被认为选择性地复制了控制信号CTRL。即，控制信号CTRL1，...，CTRLn中的一个或多个控制信号可以被生成来复制控制信号CTRL，并且不复制控制信号CTRL的那些控制信号CTRL1，...，CTRLn保持为低电平。这样，通过设置控制信号CTRL1，...，CTRLn中的哪个复制控制信号CTRL，在通过ADC 10 采样期间，可以选择哪些附加的可并联并联的NMOS晶体管 MN7，...，MNn与NMOS晶体管并联连接并耦合。因为可以调整在 ADC 10采样期间NMOS晶体管MN1的有效尺寸增加了多少，这允许图5的实施例被用在各种不同的ADC电路中。
设想了图5的实施例的一个变型(其中可并联连接的NMOS晶体管N7，...，MNn的尺寸可以与NMOS晶体管MN6的尺寸不同)，一个变型其中一些或所有可并联连接的NMOS晶体管MN7，...，MNn 的尺寸彼此不同。
现在参考图6来描述自适应偏置控制电路16’的不同实施例。自适应偏置控制电路16’不是使用借助并联晶体管耦合来有效地增加晶体管尺寸来实现所需的偏置电流减小(如图4所示，导致偏置指数衰减)，而是利用运算放大器51来使得偏置电流线性减小。自适应偏置控制电路16’因此包括具有第一端子的运算放大器51，运算放大器51的第一端子借助电容器C耦合到接地、借助开关S3选择性地耦合到偏置电流IBIAS发生器11并且借助开关S4选择性地耦合到参考电压VREF1。开关S3由SAMPLING_EN控制，而开关S4由其互补SAMPLING_ENB控制。偏置电流发生器11连接到参考电压 VREF2。参考电压VREF2小于参考电压VREF1。
NMOS晶体管MN具有耦合至接地的源极、耦合至运算放大器 51的第二端子的漏极、以及耦合至运算放大器51的输出的栅极。电阻器R耦合在NMOS晶体管MN的漏极和VDD之间。
NMOS晶体管MN2具有接地的源极、在其处生成可变偏置电流 IBIAS_OUT的漏极、以及栅极。NMOS晶体管MN2的漏极通过开关S5选择性地连接或断开来提供输出。开关S5由VCM缓冲器使能信号VCM_BUF_EN控制，使得当VCM_BUF_EN为高电平时，如下所述生成IBIAS_OUT，但是当VCM_BUF_EN为低电平时， IBIAS_OUT为零。
当SAMPLE_EN为低电平时，开关S3断开，而开关S4闭合，结果是IBIAS_OUT等于(VDD-VREF1)/R。当SAMPLE_EN变为高电平时，开关S3闭合，而开关S4断开，结果是IBIAS_OUT线性衰减至(VDD-VREF2)/R，并且该线性衰减的斜率与IBIAS/C成比例。
尽管已关于有限数目的实施例描述了本公开，但是受益于本公开的本领域技术人员将理解，可以设想不脱离如本文所公开的本公开的范围的其他实施例。因此，本公开的范围应仅由所附权利要求书限制。

Claims (24)

1.一种模数转换器，其特征在于，包括：
转换电路，被配置为以转换率将输入模拟信号数字化来产生输出数字信号；
电流发生器，被配置为生成恒定偏置电流；
可变偏置电流发生器，被配置为从所述恒定偏置电流生成可变偏置电流，所述可变偏置电流在由所述转换电路进行采样期间具有第一幅度，并且在由所述转换电路采样之外具有第二幅度，所述第二幅度小于所述第一幅度；以及
缓冲器，被配置为从所述可变偏置电流生成共模电压，以供所述转换电路使用。
2.根据权利要求1所述的模数转换器，其特征在于，响应于所述转换电路从未采样到采样的变化，所述可变偏置电流从所述第一幅度到所述第二幅度呈指数衰减。
3.根据权利要求1所述的模数转换器，其特征在于，响应于所述转换电路从未采样到采样的变化，所述可变偏置电流从所述第一幅度到所述第二幅度线性地衰减。
4.根据权利要求1所述的模数转换器，其特征在于，所述可变偏置电流发生器包括：
运算放大器，具有第一输入和第二输入以及输出；
反馈晶体管电路，被配置为响应于所述运算放大器的所述输出处的电压而生成反馈电压，所述反馈晶体管电路被耦合至所述运算放大器的所述第一输入，以向所述运算放大器的所述第一输入提供所述反馈电压；
输出晶体管，被配置为响应于所述运算放大器的所述输出处的电压而生成所述可变偏置电流；以及
开关电路，被配置为将所述运算放大器的所述第二输入从接收所述转换电路的采样之外的第一参考电压切换到接收在由所述转换电路进行采样期间的第二参考电压。
5.根据权利要求4所述的模数转换器，其特征在于，所述电流发生器被耦合在第二参考电压和第一开关之间；并且其中所述开关电路包括：
电容器，被耦合在所述运算放大器的所述第二输入与接地之间；
第一开关，被耦合在所述电流发生器的输出与所述运算放大器的所述第二输入之间；以及
第二开关，被耦合在第一参考电压和所述运算放大器的所述第二输入之间；
其中在所述转换电路的采样之外，所述第一开关断开，并且所述第二开关闭合；并且
其中在由所述转换电路进行采样期间，所述第二开关闭合，并且所述第一开关断开。
6.根据权利要求1所述的模数转换器，其特征在于，所述可变偏置电流发生器包括电流镜电路，所述电流镜电路包括：
输入晶体管，被配置为接收所述恒定偏置电流；
输出晶体管，与所述输入晶体管成镜像关系，并且被配置为生成所述可变偏置电流；以及
并联晶体管电路，被配置为响应于控制信号而将并联晶体管与所述输入晶体管或所述输出晶体管选择性地并联耦合，其中所述控制信号表示所述转换率。
7.根据权利要求6所述的模数转换器，其特征在于，所述控制信号在所述输入模拟信号的每次数字化期间被断言，并且在所述输入模拟信号的每个断言之间被去断言。
8.根据权利要求6所述的模数转换器，其特征在于，所述电流镜电路还包括可配置电阻器-电容器滤波器，所述可配置电阻器-电容器滤波器被耦合至所述输入晶体管的控制端子和所述输出晶体管的控制端子，所述可配置电阻器-电容器滤波器的RC时间常数根据所述控制信号的互补而变化。
9.根据权利要求8所述的模数转换器，其特征在于，所述可配置电阻器-电容器滤波器包括：
电阻器，串联耦合在所述输入晶体管的所述控制端子和所述输出晶体管的所述控制端子之间；
电容器，被耦合在所述输出晶体管的所述控制端子与接地之间；以及
晶体管，响应于所述控制信号的所述互补的断言而将所述电阻器选择性地短路。
10.根据权利要求6所述的模数转换器，其特征在于，所述并联晶体管响应于所述控制信号的断言而与所述输入晶体管或所述输出晶体管并联耦合，并且响应于所述控制信号的去断言而从所述并联耦合解耦。
11.根据权利要求6所述的模数转换器，其特征在于，
其中所述输入晶体管包括第一晶体管，所述第一晶体管具有漏极、栅极和源极，所述第一晶体管的所述漏极接收所述恒定偏置电流，所述第一晶体管的所述栅极被耦合到所述第一晶体管的所述漏极；
其中所述输出晶体管包括第二晶体管，所述第二晶体管具有源极、栅极和漏极，所述第二晶体管的所述源极被耦合到所述第一晶体管的所述源极，所述第二晶体管的所述栅极被耦合到所述第一晶体管的所述栅极，所述可变偏置电流在所述第二晶体管的所述漏极处被生成；并且
其中所述并联晶体管电路包括：
所述并联晶体管，所述并联晶体管是第三晶体管，所述第三晶体管的源极被耦合至所述第一晶体管的所述源极，并且第三晶体管的漏极被耦合至所述第一晶体管的所述漏极，以及
第四晶体管，所述第四晶体管的漏极被耦合到所述第一晶体管的所述栅极和所述第二晶体管的所述栅极，所述第四晶体管的源极被耦合到所述第三晶体管的栅极，并且所述第四晶体管的栅极被耦合到所述控制信号。
12.根据权利要求11所述的模数转换器，其特征在于，所述并联晶体管电路还包括第五晶体管，所述第五晶体管的漏极被耦合到所述第三晶体管的所述栅极和所述第四晶体管的所述漏极，所述第五晶体管的源极被耦合到所述第一晶体管的所述漏极和所述第三晶体管的所述漏极，并且所述第五晶体管的栅极被耦合到所述控制信号的互补。
13.根据权利要求12所述的模数转换器，其特征在于，还包括：
电阻器，将所述第一晶体管的所述栅极耦合至所述第二晶体管的所述栅极；
第六晶体管，第六晶体管的源极被耦合到所述电阻器的第一端子，第六晶体管的漏极被耦合到所述电阻器的第二端子，并且第六晶体管的栅极被耦合到所述控制信号的所述互补；以及
电容器，所述电容器被耦合在所述电阻器的所述第一端子和接地之间。
14.根据权利要求6所述的模数转换器，其特征在于，所述并联晶体管电路被配置为：响应于所述控制信号而将一个或多个附加并联晶体管与所述输入晶体管或所述输出晶体管选择性地并联耦合。
15.一种电子电路，其特征在于，包括：
偏置电流发生器，被配置为生成偏置电流；
电流镜电路，包括：
输入晶体管，被配置为接收所述偏置电流；
输出晶体管，与所述输入晶体管成镜像关系，并且被配置为基于所述偏置电流而生成可变偏置电流；以及
并联晶体管电路，被配置为响应于控制而将并联晶体管与所述输入晶体管或所述输出晶体管选择性地并联耦合。
16.根据权利要求15所述的电子电路，其特征在于，所述电流镜电路还包括可配置电阻器-电容器滤波器，所述可配置电阻器-电容器滤波器被耦合到与所述输入晶体管的控制端子和所述输出晶体管的控制端子。
17.根据权利要求16所述的电子电路，其特征在于，所述可配置电阻器-电容器滤波器包括：
电阻器，串联耦合在所述输入晶体管的所述控制端子和所述输出晶体管的所述控制端子之间；
电容器，被耦合在所述电阻器和接地之间；以及
晶体管，将电阻器选择性地短路。
18.一种模数转换器，其特征在于，包括：
转换电路，被配置为将输入模拟信号数字化来产生输出数字信号；
可变偏置电流发生器，被配置为从恒定偏置电流生成可变偏置电流，所述可变偏置电流在由所述转换电路进行采样期间具有第一幅度，并且在由所述转换电路采样之外具有第二幅度；以及
缓冲器，被配置为从所述可变偏置电流生成共模电压，以供所述转换电路使用。
19.根据权利要求18所述的模数转换器，其特征在于，响应于所述转换电路从未采样到采样的变化，所述可变偏置电流从所述第一幅度指数衰减到所述第二幅度。
20.根据权利要求18所述的模数转换器，其特征在于，响应于所述转换电路从未采样到采样的变化，所述可变偏置电流从所述第一幅度线性地衰减到所述第二幅度。
21.根据权利要求18所述的模数转换器，其特征在于，所述可变偏置电流发生器包括：
运算放大器；
反馈晶体管电路，被配置为响应于所述运算放大器的输出处的电压而生成反馈电压，所述反馈晶体管电路向所述运算放大器提供所述反馈电压；
输出晶体管，被配置为响应于所述运算放大器的输出而生成所述可变偏置电流；以及
开关电路，被配置为将所述运算放大器从接收在采样之外的第一参考电压切换到接收在采样期间的第二参考电压。
22.根据权利要求21所述的模数转换器，其特征在于，电流发生器被耦合在第二参考电压和第一开关之间；并且其中所述开关电路包括：
电容器，被耦合在所述运算放大器与接地之间；
所述第一开关，被耦合在所述电流发生器的输出和所述运算放大器之间；以及
第二开关，被耦合在第一参考电压和所述运算放大器之间；
其中在采样之外，所述第一开关断开，并且所述第二开关闭合；并且
其中在采样期间，所述第二开关闭合，并且所述第一开关断开。
23.根据权利要求18所述的模数转换器，其特征在于，所述可变偏置电流发生器包括电流镜电路，所述电流镜电路包括：
输入晶体管，被配置为接收所述恒定偏置电流；
输出晶体管，与所述输入晶体管成镜像关系，并且被配置为生成可变偏置电流；以及
并联晶体管电路，被配置为响应于控制信号而将并联晶体管与所述输入晶体管或所述输出晶体管选择性地并联耦合，其中所述控制信号表示转换率。
24.根据权利要求23所述的模数转换器，其特征在于，所述控制信号在所述输入模拟信号的每次数字化期间被断言，并且在所述输入模拟信号的每个断言之间被去断言。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114625207A (zh) * 2022-03-21 2022-06-14 四川创安微电子有限公司 一种dac电路及其增益调整方法
CN117406653A (zh) * 2023-12-12 2024-01-16 浙江国利信安科技有限公司 模拟量输出装置以及工业控制器
CN117595879A (zh) * 2023-11-28 2024-02-23 江苏神州半导体科技有限公司 模数转换单元、数模转换单元及信号传输电路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11025263B2 (en) * 2019-06-17 2021-06-01 Stmicroelectronics International N.V. Adaptive low power common mode buffer
CN113452371B (zh) * 2020-03-25 2023-07-04 智原微电子(苏州)有限公司 连续逼近暂存式模拟数字转换器与相关的控制方法
CN115469134A (zh) * 2022-09-08 2022-12-13 山东浪潮科学研究院有限公司 一种自适应宽动态模数转换电路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4631518A (en) * 1984-09-24 1986-12-23 Tektronix, Inc. Digital-to-analog converter biasing control circuit
JP4308812B2 (ja) * 2005-10-28 2009-08-05 日本テキサス・インスツルメンツ株式会社 発光素子駆動装置
US7382307B2 (en) * 2006-10-03 2008-06-03 Atmel Corpporation Pipelined analog-to-digital converter having a power optimized programmable data rate
US7750837B2 (en) 2008-08-01 2010-07-06 Qualcomm Incorporated Adaptive bias current generation for switched-capacitor circuits
US7821441B2 (en) 2008-12-19 2010-10-26 Silicon Laboratories Inc. SAR analog-to-digital converter having variable currents for low power mode of operation
KR101258877B1 (ko) * 2009-11-26 2013-04-29 한국전자통신연구원 클럭 검출기 및 이를 이용한 바이어스 전류 조절 회로
US8779963B1 (en) 2013-03-12 2014-07-15 Maxin Integrated Products, Inc. Reconfigurable multiple-path pipeline ADC architecture incorporating multiple-input signal-averaging MDAC
US9007244B2 (en) 2013-07-01 2015-04-14 Texas Instruments Incorporated Sampling rate based adaptive analog biasing
US9170591B2 (en) * 2013-09-05 2015-10-27 Stmicroelectronics International N.V. Low drop-out regulator with a current control circuit
US9143146B1 (en) * 2014-09-08 2015-09-22 Lockheed Martin Corporation Reconfigurable wideband sub-ranging analog-to-digital converter
US9088292B1 (en) * 2014-09-08 2015-07-21 Lockheed Martin Corporation Clocking scheme for reconfigurable wideband analog-to-digital converter
US9219490B1 (en) * 2014-09-08 2015-12-22 Lockheed Martin Corporation Front end sample and hold circuit for a reconfigurable analog-to-digital converter
US9595974B1 (en) * 2014-09-08 2017-03-14 Lockheed Martin Corporation Reconfigurable wideband sub-ranging analog-to-digital converter
CN105991127B (zh) * 2015-01-27 2018-11-13 意瑞半导体（上海）有限公司 功率因数校正电路及乘法器
US10790841B2 (en) * 2018-10-31 2020-09-29 Texas Instruments Incorporated Gain correction for multi-bit successive-approximation register
US11025263B2 (en) * 2019-06-17 2021-06-01 Stmicroelectronics International N.V. Adaptive low power common mode buffer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114625207A (zh) * 2022-03-21 2022-06-14 四川创安微电子有限公司 一种dac电路及其增益调整方法
CN117595879A (zh) * 2023-11-28 2024-02-23 江苏神州半导体科技有限公司 模数转换单元、数模转换单元及信号传输电路
CN117406653A (zh) * 2023-12-12 2024-01-16 浙江国利信安科技有限公司 模拟量输出装置以及工业控制器
CN117406653B (zh) * 2023-12-12 2024-02-27 浙江国利信安科技有限公司 模拟量输出装置以及工业控制器

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