CN112737594A - 三角积分调制器、集成电路和三角积分方法 - Google Patents

三角积分调制器、集成电路和三角积分方法 Download PDF

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Abstract

N位连续时间三角积分调制器SDM包括：输入，其被配置成接收输入模拟信号；第一求和点，其被配置成从输入模拟信号减去反馈模拟信号；回路滤波器，其被配置成对来自第一求和点的输出信号进行滤波：N位模数转换器ADC，其包括被配置成将滤波后模拟输出信号转换成数字输出信号的至少一个1位ADC，其中每个1位ADC包括至少一对比较器锁存器；以及反馈路径，其用于将数字输出信号路由到第一求和点。ADC包括校准电路或可操作地耦合到校准电路，校准电路耦合到至少一对比较器锁存器的输入和输出，且响应于相应校准信号的锁存后输出而校准比较器锁存器的比较器误差。

Description

三角积分调制器、集成电路和三角积分方法
技术领域
本发明的领域涉及三角积分调制器、集成电路和三角积分方法。具体地说，所述领域涉及具有N位量化的连续时间三角积分ADC的回路延迟补偿。
背景技术
需要具有>500MHz的信号带宽(BW)和>60dB的信噪失真比(SNDR)的模数转换器(ADC)来用于许多应用，例如：基站接收器、汽车以太网，以及下一代5G蜂窝式电信。三角积分调制是用于将模拟信号编码成数字信号的方法，其常常用于模数转换器(ADC)中并且能够实现这些性能水平。作为用于将数字信号转换成模拟信号的过程的一部分(即，作为数模转换器(DAC)的一部分)，三角积分调制还用于将高位计数低频数字信号传送到更低位计数更高频数字信号中。三角积分ADC是以比奈奎斯特率高得多的速率对信号进行采样的过采样ADC。
在常规ADC中，模拟信号与采样频率整合或通过采样频率进行采样，并随后在多电平量化器中量化成数字信号。此过程引入量化误差噪声。三角积分调制中的第一步骤是三角调制。在三角调制中，对信号变化(即，其“增量”)而不是绝对值进行编码。相对于一连串数字，结果是一连串脉冲，正如脉码调制的情况。在三角积分调制中，通过使数字输出通过1位DAC并将所得模拟信号添加(积分)到输入信号(在三角调制之前的信号)来提高调制的准确性，由此减少由三角调制引入的误差。
使用开关电容器电路实施的离散时间ADC在过去数十年内是设计者的选择。但是，最近连续时间三角积分ADC已在技术杂志和行业中受到欢迎。具有多位量化的连续时间三角积分ADC受欢迎的原因是大于100MHz的带宽(BW)。多位量化具有以下优点：更低的量化噪声、宽松的时钟抖动要求，且其允许设计师使用更激进的噪声传递函数(NTF)。连续时间三角积分ADC中的噪声整形和过采样的原理与其离散时间对应者保持相同。连续时间三角积分ADC与离散时间三角积分ADC之间的关键差别是采样操作在何处进行。在连续时间设计中，输入采样就在量化器之前进行。回路滤波器现在使用连续时间积分器呈连续时间，连续时间积分器常常是电阻电容器(RC)或跨导电容器(gm/C)积分器。
连续时间三角积分ADC包含一个或多个三角积分调制器(SDM)。SDM是包含回路滤波器、量化器和反馈DAC的反馈回路。量化器的功能是采样和量化。量化器的输入信号在时域中连续且在电压(或电流)域中连续，即连续时间连续值(模拟信号)。量化器的输出信号应在时域中离散且在电压域中离散，即离散时间离散值(数字信号)。主反馈DAC的功能是零阶保持，零阶保持将数字信号转换成模拟信号。
过量回路延迟(ELD)是连续时间三角积分ADC中的已知现象，如以下文档中所描述：J.A.Cherry和W.M.Snelgrove的“连续时间三角积分调制器中的过量回路延迟(Excessloop delay in continuous-time Delta-Sigma modulators)”，《IEEE电路和系统汇刊-II》:模拟和数字信号处理，第46卷，第4期，第376至389页，1999年4月。一般来说，回路延迟包含量化器的再生时间、反馈DAC的延迟和量化器与DAC之间的电路的延迟。对于高速连续时间三角积分ADC，过量回路延迟可能与一个量化器采样时钟周期(1Ts)一样大。过量回路延迟会降低连续时间三角积分ADC的分辨率，或甚至使分辨率不稳定。用于补偿过量回路延迟的一个已知技术是围绕量化器自身添加穿过ELD DAC的直接反馈路径，如图1中所示。
参考图1，示出具有量化和ELD补偿的第一连续时间三角积分ADC 100的一部分的框图。第一连续时间三角积分ADC 100包括输入信号102，且在第一求和点104中借此从输入信号102减去主反馈信号103。所得信号被输入到回路滤波器106，且在第二求和点108中从所得信号减去反馈ELD补偿信号117。从第二求和点108输出的模拟信号被输入到例如ADC的N位量化器110并且被输入到延迟112，其中N位量化器110将输入模拟信号量化成N个数字水平，其中N＝2、3、4……。延迟112的输出是三角积分ADC 100的输出114。将输出114反馈116到ELD DAC 118，以产生要输入到第二求和点108的ELD补偿信号117。ELD补偿通常由电容性DAC和RC积分器的电容器实施。还将反馈116反馈到主DAC 120，以产生要输入到第一求和点104并由此形成反馈回路的输出信号114的模拟版本。值得注意的是，RC积分器的放大器定位于快速反馈回路中。然而，快速反馈回路中的放大器具有极高的增益带宽(GBW)要求且所述放大器是极其高耗能的。
图1还示出具有量化和ELD补偿的第二已知连续时间三角积分ADC 150的一部分的框图。在此第二连续时间三角积分ADC 150中，从第二求和点108输出的模拟信号被输入到例如ADC的N位量化器110并且被输入到延迟112，其中N位量化器160将输入模拟信号量化成N个数字水平，其中N＝1。
现参考图2，示出具有N位量化和ELD补偿的常规SDM系统架构200的已知例子。常规上，ELD DAC 118具有电压输出，且回路滤波器106的输出也在电压域中。这两个电压信号在求和点108中进行求和，有时通过如M.Bolatkale、L.Breems、R.Rutten和K.Makinwa在IEEE固态电路学报，第46卷，第12期，第2857到2868页，2011年12月中出版的标题是“在125MHzBW中具有70dB DR和-74dBFS THD的4GHz连续时间ΔΣADC(A 4GHz continuous-timeΔΣADC with 70dB DR and-74dBFS THD in 125MHz BW)”中所描述的求和放大器或通过如Y.Dong、W.Yang、R.Schreier、A.Sheikholeslami和S.Korrapati在IEEE固态电路学报，第49卷，第12期，第2868到2877页，2014年12月中出版的标题是“在28nmCMOS中通过53MHz BW实现88dB DR的连续时间0-3MASH ADC(A continuous-time 0-3MASH ADC achieving 88dBDR With 53MHz BW in 28nm CMOS)”中所描述的无源组件进行求和。来自求和点108的所得输出209是量化器的输入电压，量化器在此图中示为N位比较器Qin 210。此处，Qin 209与若干前置放大器234中的若干参考电压Vref1、Vref2、……、Vrefn 232相比较。Qin 209与Vref1、Vref2、……、Vrefn 232之间的差异由前置放大器234的增益放大。将这些放大后的信号传递到相应锁存器236，并通过锁存器236的正反馈进一步放大这些放大后的信号。锁存器的输出是N位比较器210的输出。对这些输出进行采样并通过反馈116将这些输出传递到主DAC 120和ELD DAC 118。
回路滤波器可以在前馈(FF)或反馈(FB)结构中。仅一个公共快速FB路径250用于ELD补偿。在图2的架构中，如果穿过N位比较器210和ELD DAC 118的快速反馈路径250的总延迟小于单个采样时间周期Ts(且穿过N位比较器210和主DAC 120的慢速反馈路径的总延迟不大于一个Ts)，则通过SDM的恰当参数，SDM可以被设计成稳定的。在此情形中，可以实现SDM的合适解析度，而不使用ELD回路。然而，在极高速连续时间三角积分ADC的情形下，必须针对更少的延迟而优化前置放大器234，这会限制前置放大器可提供的增益，同时消耗大量功率。而且，使用此类前置放大器234始终会产生不期望的延迟。
因此，需要减小由SDM中的此类前置放大器234，且具体地说，连续时间三角积分ADC引入的延迟的影响或避免所述延迟。
发明内容
本发明提供如所附权利要求书中描述的一种具有N位量化和ELD补偿的SDM、一种集成电路和一种其方法。本发明的特定实施例在附属权利要求中阐述。本发明的这些和其它方面将通过下文中所描述的实施例显而易见并且将参考下文中所描述的实施例阐明。
附图说明
将参考图式仅借助于例子描述本发明的另外的细节、方面和实施例。在附图中，相似附图标记用于识别相似或功能上类似的元件。为简单和清晰起见示出图中的元件，并且元件不一定按比例绘制。
图1示出具有过量回路延迟补偿的已知连续时间三角积分ADC的两个框图。
图2示出具有N位量化和ELD补偿的常规SDM系统架构的已知例子。
图3示出根据本发明的一些例子的具有N位量化和ELD补偿的SDM系统架构和本地时间交错锁存器的例子。
图4示出根据本发明的一些例子的具有N位量化和ELD补偿的SDM和本地时间交错锁存器的示例电路示意图。
图5示出根据本发明的一些例子的阐明一个示例时钟图以及本地时间交错锁存器的信号行为的一组示例波形。
图6示出根据本发明的一些例子的具有N位量化和ELD补偿的SDM系统架构的例子，所述SDM系统架构具有本地时间交错锁存器比较器和比较器误差(例如，比较器偏移)校准电路。
图7示出根据本发明的一些例子的具有N位量化和ELD补偿的SDM系统的示例流程图，所述SDM系统具有用于一轮粗略校准的本地时间交错锁存器(举例来说，锁存器-1)。
图8示出根据本发明的一些例子的具有N位量化以及具有电流模式多路径ELD补偿的ELD补偿的SDM的示例电路示意图，所述SDM具有本地时间交错的锁存器比较器和比较器误差，例如比较器偏移、校准电路。
图9示出根据本发明的一些例子的具有N位量化和ELD补偿的SDM系统架构的锁存器的一个例子，所述SDM系统架构具有用于校正比较器定时误差的本地时间交错锁存器比较器。
图10示出根据本发明的一些例子的具有比较器参考误差和比较器偏移校准的SDM系统架构的一个例子。
图11示出根据本发明的一些例子的具有本地时间交错比较器/锁存器和比较器误差(例如比较器偏移、校准)的SDM系统的示例流程图。
具体实施方式
因为本发明的所示实施例可以在很大程度上使用本领域技术人员已知的电子组件和电路来实施，所以将不以比被视为必要的程度更大的任何程度来理解和了解本发明的基本概念且以免模糊或分散本发明的教示。
在一些例子中，描述了具有N位量化技术的连续时间三角积分ADC的电流模式多路径过量回路延迟补偿，所述过量回路延迟补偿会移除对于前置放大器的需要并因此减小SDM中的前置放大器，且具体地说连续时间三角积分ADC的延迟的影响。所提议系统提供一种基于在电流域中操作的多个快速反馈回路和ADC的新ELD补偿方法，所述ADC包括各自与至少一对锁存器本地时间交错的多个N位比较器锁存器，所述至少一对锁存器被配置成以互补方式起作用并提供组合式互补输出。
本发明的例子描述多个成对锁存器被配置成提供互补输出，由此以失调方式不激活或激活所述对中的替代锁存器。本发明的例子描述成对锁存器之间的互补布置，使得所述对锁存器中的第一锁存器被配置成与第二锁存器被配置成处于复位模式同时地处于再生模式并且获取下一初始条件。在一些例子中，成对锁存器形成N位1位本地时间交错的比较器，并且成对锁存器之间的互补布置提供两个ADC采样周期(2Ts)以实现下一初始条件、再生和复位操作。尽管本发明的例子主要参考1位本地时间交错的比较器进行描述，但是设想在本文中描述的概念同等地适用于如将由本领域技术人员理解的任何数目位(即，N位)时间交错比较器。
此外，因为N位(或在一些例子中1位)比较器(锁存器)是本地时间交错的，所以其具有2Ts以结束三个操作(实现初始条件、再生、复位)，而非1Ts。因此，用于复位并实现初始条件的时间不在1Ts时间预算内。因此，1Ts可以完全用于再生阶段并且可以最大化比较器的有效再生时间。另外，定时方案比常规延迟定时方案更简单，这便于功率高效时钟产生和分布。
本发明的例子还描述在电流域中操作的多个量化器路径中的求和节点的复制。还复制相应Gm单元和ELD DAC。代替如在已知ELD DAC补偿电路中，在前置放大器中比较Qin电压信号与参考电压信号Vref，可以在同一求和节点中添加对应参考电流信号Iref。参考电流是涉及电流域中的电压参考的静态预选定电流。因此，从系统移除了对前置放大器的已知使用和使用产生的固有缺点。本发明的例子中的所得电流信号以互补方式直接驱动呈比较器锁存器形式的成对锁存器。
本发明的例子提供一种N位三角积分调制器SDM，包括：输入，其被配置成接收输入模拟信号；第一求和点，其被配置成从所述输入模拟信号减去反馈模拟信号；回路滤波器，其被配置成对来自所述第一求和点的输出信号进行滤波；模数转换器ADC，其被配置成将滤波后模拟输出信号转换成数字输出信号；以及反馈路径，其用于将所述数字输出信号路由到所述第一求和点。反馈路径包括被配置成将数字输出信号转换成模拟形式的多个数模转换器DAC。ADC包括被配置成以互补方式起作用并提供组合式互补输出的多个成对锁存器。还描述一种包括连续时间三角积分ADC的集成电路和一种连续时间三角积分的方法。以此方式，通过使用相应回路滤波器输出的电流模式多路径过量回路延迟补偿、相应ELD DAC输出以及被配置成以互补方式起作用并提供组合式互补输出的多个成对锁存器，省略了前置放大器并防止其延迟。
以此方式，通过使用所提议本地时间交错(TI)概念(使用TI比较器)，从典型1TS时间预算移出了复位时间和用于获得下一初始条件的时间。额外1TS用于复位并获得下一初始条件。因此，对复位开关的要求非常宽松，这允许减小复位开关的尺寸并将锁存器输出节点上的电容负载最小化。比较器锁存器的可用有效再生时间由TS确定，且因此将用于对锁存器输出进行采样并将锁存器输出传递到ELD DAC和主DAC的时间最大化。因此，在比较器锁存器的相同功耗的情况下，比较器锁存器提供更多量化增益，这会降低比较器亚稳定误差的可能性。
此外，相较于目前先进技术方法而简化了时钟信号，举例来说，其中需要用于提供所需量化增益的延迟定时方案和若干管线式增益级，这极其高耗能且对于设计是复杂的。
尽管参考多位SDM描述本发明的一些例子，但是设想本发明的一些例子同等地适用于1位SDM。因此，参考N位SDM描述本发明的一些例子，其中在一些实施方案中，N可以是1。因此，在下文中，N位SDM涵盖1位SDM实施方案和N位SDM实施方案两者，其中N＝1、2、3、……。
现参考图3，示出根据本发明的一些例子的具有N位量化和ELD补偿的SDM架构300的例子。在此例子中，SDM架构300包括输入信号302，由此在第一求和点304中从输入信号302减去反馈信号303。将所得信号输入到回路滤波器306。将来自回路滤波器306的输出输入到一系列并联量化器路径307。路径的数目等于ADC的位数，其中每个路径等于1位的创建。
每个量化器路径307包括用于分别将回路滤波器的输出电压信号转换成电流信号的跨导放大器(Gm)334。在其它例子中，例如电阻器的任何无源或有源电路或组件可以用于将电压转换成电流。每个跨导放大器334放大滤波器信号并将放大后信号输入到相应第二求和点308(在每个量化器路径上)，并放大在相应第二求和点308中从所述信号减去的反馈ELD信号和添加到所述信号的参考电流340。将从第二求和点308中的每一个输出的模拟信号输入到相应锁存器370。锁存器370中的每一个的输出提供三角积分ADC 300的N位输出314。将N位(示出为粗线)数字信号输出314反馈316到一组并联ELD DAC 318(每量化器路径307上一个)，以便产生待输入到相应第二求和点308的相应ELD补偿信号。在此例子中，ELDDAC 318被设计成具有电流输出的电流引导DAC。需要若干参考电流信号340(Iref1、Iref2、…、Irefn)，且将所述参考电流信号分别输入到第二求和点308。在一些例子中，取决于正采用的传递函数，可以使用相等地间隔开的参考电流。
以此方式，回路滤波器输出信号309(一旦转换成电流)、来自ELD DAC 318的输出电流信号以及每个参考电流信号340通过其自身对应求和节点308在电流域中求和。因此，复制求和节点。所得电流信号直接驱动“n”个锁存器370。锁存器370的输出是N位比较器的输出。因此，在所提议SDM系统300中，在(n+1)电平量化的情况下，需要“n”个Gm单元334和“n”个ELD DAC 318，其中每个ELD DAC 318是(n+1)电平DAC。然而，且在此情况下有利的是，不再需要具有N位量化的已知SDM系统中使用的前置放大器。因此，已由这些已知前置放大器先前引入的延迟不再是问题。
一般来说，锁存器370的功能具有三个阶段：(i)获取初始条件，(ii)再生，以及(iii)复位。在图2中的常规系统架构200中，锁存器必须在一个采样时钟周期Ts内结束所有三个阶段。有效再生时间被定义为涵盖比较器锁存器开始再生与锁存器的采样器结束采样的时间之间的时间。在有效再生时间期间，比较器锁存器例如作为缓冲器为SDM产生大部分所需量化增益，且DAC还可以产生一些量化增益。对锁存器输出进行采样并将锁存器输出传递到ELD DAC和主DAC的时间从采样器开始对锁存器输出进行采样的时刻开始。因此比较器锁存器的有效再生时间与用于对锁存器输出进行采样并将锁存器输出传递到ELD DAC和主DAC的时间具有重叠时间周期，此时锁存器输出采样器打开。在极高速连续时间三角积分ADC的情形下，优选地最大化锁存器的再生时间。因此，其常常需要使用非常坚固的复位开关以便最小化复位时间，这会在锁存器的输出节点上添加负载。
因此，根据本发明的例子，本地时间交错的锁存器336、356用于所提议SDM系统300中。在此例子中，对于每个1位比较器，两个锁存器，例如锁存器336、356形成被配置成以时间交错的大体上失调的方式不激活或激活的一对锁存器。因此，来自所述对锁存器的每个锁存器具有两个阶段，即第一再生阶段；以及复位并获取下一初始条件的第二阶段。在此例子中，操作来自一对锁存器的每个锁存器，使得当一个锁存器在第一阶段中时，另一锁存器在第二阶段中。当一个锁存器在第二阶段中时，连接输入开关335，使得将求和结果作为初始条件传送到锁存器。当锁存器在第一阶段中时，对于第一过半时间，不连接输入开关335或输出开关337，且锁存器独立于系统再生。在第一阶段结束时，连接输出开关337并对锁存器输出进行采样。因此，在此时间交错情况下，从最初1Ts时间预算移出复位时间和复位初始条件的时间。在本发明的例子中，2*Ts可用于锁存器以执行再生、复位并获取下一初始条件。再生耗费1*Ts。复位并获取下一初始条件同时发生且耗费1Ts。因此，可以最大化锁存器的再生时间，这是因为一个锁存器的再生时间正发生，同时另一锁存器复位并获取下一初始条件。
在一些例子中，SDM和其中的组件或电路可以实施于集成电路360中。在其它例子中，如图4中所示，SDM和其中的组件或电路可以实施为多个切片量化路径。
另外，在图2中所示的现有技术系统中，求和点108的求和输出(Qin)需要驱动多个前置放大器234。这暗示大型寄生电容在节点Qin上，这会产生极点并在快速反馈回路中添加延迟。相反，在图3中所示的系统中，回路滤波器306输出驱动多个Gm单元334。回路滤波器308输出节点上的寄生电容也产生极点，但此极点有利地定位于多个快速反馈回路350外部。一般来说，外部反馈回路不如快速反馈回路350对额外延迟灵敏。出于完整性，也将反馈316反馈回主DAC 320以在第一求和点304中产生输出信号314的模拟版本并由此形成反馈回路。
现参考图4，示出根据本发明的一些例子的切片N位SDM中的所提议电流模式多路径ELD补偿的示例晶体管级电路400实施方案。晶体管级示意图被示为具有单回路SDM架构，而所提议ELD补偿N位量化器可以用于各种SDM架构中，包括多级噪声成型(MASH)SDM架构。在示例晶体管级实施方案400中，Gm单元、ELD DAC 318、相关联参考电流340、两个时间交错(TI)比较器锁存器336、356、采样保持(S&H)电路和缓冲器组成ELD补偿的量化器的切片。所提议SDM系统的晶体管级电路400详细示出所复制求和节点和1位比较器的第m切片。此处，我们假设SDM使用(n+1)电平量化。因此，SDM总共具有复制求和节点和1位比较器的n个切片。
回路滤波器306具有差分电压输出Vi+和Vi-。这些差分电压信号通过源退化跨导(Gm)级334转换成差分电流信号。Gm单元实施为源退化PMOS跨导放大器，所述PMOS跨导放大器由电流源Is 406、源退化电阻器Rs 410、电容器Cs 408和薄氧化物PMOS晶体管M1、M2 412组成。使用源退化以针对±250mV的大输入摆幅改进Gm单元的线性度。在M1、M2 412的源极处添加电容器Cs以在Gm级334(V/I转换器)的传递函数中产生零并补偿其相移/延迟。电流源Is可以例如实施为级联PMOS电流源，如所示。
Gm单元的带宽影响外部FB回路而非快速FB回路的稳定性。ELD DAC 318实施为电流引导DAC。NMOS开关M3、M4 420和电流源Idac,u 422组成单元ELD DAC 318。NMOS晶体管M5、M6 430和电流源Iref,u构造参考电流单元340。电流源Idac,u和Iref,u两者实施为级联的NMOS电流源。对于(n+1)电平量化，需要产生“n”个参考电平且因此对于每个切片需要(n-1)个参考电流单位。每切片450互补数字控制信号Sp[1]/Sn[1]-Sp[n-1]/Sn[n-1]可以被配置成Vdd(1.1V)或接地，Vdd(1.1V)或接地定义切片的参考电平。在不同切片450当中，所提议参考电流电路具有相同共模电流，且仅其差分电流不同。此特性确保不同切片450中的电路在相同共模条件下工作。
晶体管M9到M12 336组成一个(第一)NMOS锁存器，而晶体管M17到M20 356组成另一(第二)NMOS锁存器。需要两个互补时钟信号clkpltc 449和clknltc 448。在此例子中，将具有PMOS负载的NMOS锁存器用于以高功率消耗为代价在相同再生时间内获得最大量化增益。
晶体管M7、M8、M13到M16、M21和M22组成求和节点(sum+和sum-)与也作为锁存器输入节点的锁存器输出节点(Vo1+/-和Vo2+/-470)之间的开关。所述晶体管还用作锁存器的复位开关。由于在所提议系统中复位时间是比最先进方法长的多的1TS，因此有利地大大放宽对复位开关的要求。在复位阶段期间，锁存器输出节点470复位成共模电压加上差分电压，作为下一再生的初始条件。共模电压比NMOS的阈值电压低得多，以便关闭NMOS锁存器的正反馈。因此，不需要额外尾NMOS或PMOS晶体管来关闭锁存器，这同样不同于ADC中的最先进高速比较器，例如M.Bolatkale、L.J.Breems、R.Rutten和K.A.A.Makinwa的“在125MHz BW中具有70dB DR和-74dBFS THD的4GHz连续时间ADC”，IEEE固态电路学报，第46卷，第12期，第2857到2868页，2011年。
这具有两个优点。首先，在此设计中供应器之间的晶体管数目是仅两个，这比最先进高速比较器少一个晶体管，例如M.Bolatkale、L.J.Breems、R.Rutten和K.A.A.Makinwa的“在125MHz BW中具有70dB DR和-74dBFS THD的4GHz连续时间ADC”，IEEE固态电路学报，第46卷，第12期，第2857到2868页，2011年中描述的高速比较器。因此，最大化漏极到源极电压VDS，并且还最大化NMOS M10、M12的跨导(gm)。其次，在再生开始时，需要大的峰值电流来为锁存器的内节点充电，使得NMOS M10、M12打开且正反馈开始。尾NMOS或PMOS晶体管限制穿过锁存器的最大峰值电流。为了在再生的启动期间增加峰值电流，尾NMOS或PMOS晶体管通常被设计为大型装置，这会增加锁存器时钟信号的负载并增加时钟分布的功耗。在TI之后，比较器锁存器336、356、具有两个互补采样时钟的两个传输门M23到M26 472、474、clkp1SH/clkn1SH、clkp2SH/clkn2SH 482、484、486、488用于在对应锁存器的再生阶段结束时对TI锁存器输出进行采样，并将TI锁存器输出保持在其共同输出电容上。传输门采样器M23到M26472、474有效地充当多路复用器。
在此例子中，两个缓冲器476、478插入采样后TI锁存器输出与ELD DAC 318的输入之间。对缓冲器数目的选择是最小化锁存器的负载电容与减小缓冲器的延迟之间的折衷。第一缓冲器M27、M28 476是具有PMOS负载的NMOS缓冲器，而第二缓冲器M29、M30 478是CMOS缓冲器。NMOS缓冲器476比CMOS缓冲器478具有更低的输入电容，但NMOS缓冲器476消耗更多功率。CMOS缓冲器478提供轨对轨驱动能力。对于(n+1)电平量化，一个采样后锁存器输出节点应在两个缓冲器之后驱动“n”个单元ELD DAC。
跨越所有切片的参考电流被设计成对于每个切片具有相同共模电流，即Irefp,1+Irefn,1＝Irefp,2+Irefn,2＝…＝Irefp,n+Irefn,n。差分参考电流信号Irefp,m至Irefn,m对于每个切片不同。源退化Gm级、连接电路、锁存器，以及采样器对于这些“n”个切片完全相同。
第m个ELD DAC 318是(n+1)电平电流引导DAC。ELD DAC 318类似地实施为参考电流，但是其开关由(n+1)电平比较器的数字输出控制。参考电流和ELD DAC 318中的电流源可以例如实施为级联NMOS电流源。在这些例子中，源退化Gm级、连接电路、锁存器，以及采样器对于“n”个切片中的每一个完全相同。
为了正确操作ELD补偿，在下一再生阶段的开始点之前，(n+1)电平ELD DAC 318输出电流应能够对新(n+1)电平比较器输出作出反应。这意味着对于一个采样后比较器输入，其输出从再生阶段的开始时间到ELD DAC 318输出电流更新的时间改变，且总时延应小于1Ts。否则，ELD DAC反馈太迟，且SDM变得不稳定。
图3和图4的操作还可以从如图5中所示的一组例子波形进行理解，图5阐明根据本发明的一些例子的所提议SDM系统中的一些重要信号的信号行为的一个例子。图5示出应用于锁存器路径中的一个的第一时钟波形505，比如，包括图3中的开关335、337和锁存器336的锁存器路径。此波形505包括第一锁存器时钟波形(clkpltc)449和第一采样时钟信号(clkp1SH)484。图5还示出应用于锁存器路径中的第二个的第二时钟波形510，所述锁存器路径比如包括图3中的开关355、357和锁存器356的锁存器路径。此处，第二波形510包括第二锁存器时钟波形(clknltc)448和第二采样时钟信号(clkp2SH)488。
锁存器时钟信号clkpltc 449和clknltc 448是互补的。所述锁存器时钟信号处于在此例子中为4.2GHz的SDM采样率的一半并且具有50％占空比。当clkpltc 449为高(1.1V)且clknltc 448为低(0V)时，第一锁存器处于再生阶段中，且第二锁存器复位并获取下一初始条件。在此阶段中，将回路滤波器输出306、ELD DAC输出318和参考电流340的求和结果作为下一再生的初始条件传送到第二锁存器。在相反循环，当clkpltc 449为低时，第二锁存器处于再生阶段，而第一锁存器正复位并获取下一初始条件。
第3波形545和第4波形550分别描绘第一锁存器和第二锁存器的差分输出信号。在第一锁存器(或第二锁存器)的再生阶段结束时，对应采样时钟信号clkp1SH 484(或clkp2SH 488)变高，且对第一锁存器(或第二锁存器，取决于循环中的点)输出进行采样。clkp1SH 484(或clkp2SH 488)应在复位第一锁存器(或第二锁存器)之前变低。
第5波形555和第6波形560分别示出单元ELD DAC 318的输入电压和输出电流。由于快速FB回路的总延迟应小于1TS(在此例子中119微微秒)，因此ELD DAC 318的输出电流必须在任一锁存器的下一再生开始之前稳定。此外，电流求和的总延迟和求和节点与锁存器之间的切换必须极短，使得ELD反馈信息在下一再生开始之前到达锁存器。换句话说，在下一再生开始时刻，开始时刻是量化器的采样时刻，前一样本的ELD反馈信息必须已改变锁存器初始条件且必须解决此改变。在图5中，在clkpltc 449或clknltc 448的下一正时钟边沿之前，ELD DAC 318的输出电流稳定在约15微微秒，这是最大化锁存器的有效再生时间与ELD反馈回路的稳固性之间的折衷。
因此，当用图4的电路观察时，所提议示意图的操作原理如下。当clkp为高(且clkn为低)时，锁存器-1 336(由M9到M12组成)处于再生阶段，并且锁存器-2 356(由M17到M20组成)处于复位和跟踪初始条件阶段。在这种情况下，N位(在此例子中为1位)比较器(锁存器)的功能是本地时间交错的。源再生Gm级、ELD DAC 318和参考电流340一直在工作。求和节点(sum+、sum-)连接到两个锁存器中的一个(在复位和跟踪初始条件阶段中)。在此例子中，求和节点相对稳定，除了开关(连接电路)会转换以外。
对于锁存器-1，其连接电路(M7、M8、M13、M14)“断开”。在再生阶段开始时(当clkpltc为高且clkp1SH为低时)，连接到锁存器-1的输出的采样器也“断开”。在此时间段中，锁存器-1的输出节点的电压(Vo1+、Vo1-)完全由锁存器-1的强正反馈确定。因此，锁存器的再生非常快。在锁存器-1的再生阶段结束时，采样器clkp1SH的时钟变高且连接到锁存器1输出的采样器打开。适当地对锁存器-1输出进行采样和存储。在本发明的例子中，clkp1SH被配置成在clkpltc变低之前变低，以避免复位采样后锁存器-1输出信号。
当clkpltc变低(且clknltc变高)时，锁存器-1开始复位。在此时间段中，其连接电路(M7、M8、M13、M14)“接通”，且锁存器-1的PMOS晶体管(M9、M11)断开。共模电流和差分电流两者穿过连接电路。差分电流实际上是回路滤波器输出差分电流信号(M1和M2的差分漏极电流信号)、ELD DAC 318输出差分电流信号和参考差分电流信号的求和结果。穿过连接电路的共模电流是穿过源退化Gm级(Is)334的共模电流减去ELD DAC 318的共模电流和共模参考电流。锁存器输出节点复位到由连接电路确定的共模电压电平。同时，在锁存器输出节点上产生差分电压，差分电压由通过连接电路的差分电流信号确定。当下一再生阶段开始(clkpltc变高)时，在那个时刻锁存器输出节点处的差分电压信号产生此新再生阶段的初始条件。
从图4和图5中的时钟图和操作原理，我们可以看到所提议解决方案相较于常规电路架构(图2中)的以下优点。首先，因为前置放大器不再是系统的部分，所以节约了前置放大器的延迟。其次，因为N位/1位比较器(锁存器)在本地时间交错，所以其具有2Ts以结束三个操作(即，实现初始条件、再生、复位)，而非1Ts。因此，用于复位并实现初始条件的时间不在1Ts时间预算内。因此，1Ts可以完全用于再生阶段并且可以最大化比较器的有效再生时间。再次，定时方案比由M.Bolatkale、L.Breems、R.Rutten和K.Makinwa提议的常规延迟定时方案更简单。其展示更电力高效的时钟产生和分布的潜能。
本发明人已确认，在一些架构设计的一些情况下，总的输入参考比较器偏移(在回路滤波器输出节点处以及因此在可切换控制电路602处可见)可能非常大。例如，通过3位量化，输入参考比较器偏移具有量化器的3LSB标准差(1σ＝3LSB)。因此，根据本发明的一些例子，需要校准偏移，否则量化器可能无法以单调方式操作并且SDM可能不稳定。本发明人已进一步确定，输入参考偏移可以具有若干促成因素。已经发现，最主要促成因素是锁存器的偏移。如果从回路滤波器输出到锁存器输入(初始条件)的DC增益是比如-16dB，则当参考量化器输入时，锁存器偏移放大16dB。下一促成因素是Gm单元334的PMOS(M1、M2)以及求和节点与锁存器之间的开关(M7、M8、M13、M14、M15、M16、M21、M22)。在一些例子中，设想其偏移也需要进行校准。
因此，根据本发明的例子，图6中示出具有电流模式多路径ELD补偿、本地时间交错比较器和比较器误差(例如，比较器偏移)校准电路的SDM系统架构600。在此示例实施方案中，包括粗略-精细校准电路和方法。SDM具有两个操作模式，即第一正常操作模式和第二校准模式。模式由控制信号604定义。
在此例子中，SDM架构300包括输入信号302，由此在第一求和点304中从输入信号302减去反馈信号303。将所得信号输入到回路滤波器306。将来自回路滤波器306的输出输入到具有控制输入604的单个控制电路602，所述控制输入604打开/关闭一系列并联量化器路径607。在此例子中，每个并联量化器路径607示为不同IC切片450。路径的数目等于ADC的温度计编码位数，其中每个路径等于1位的创建。
每个量化器路径607包括用于将回路滤波器的输出电压信号相应地转换成电流信号的跨导放大器(Gm)334。在其它例子中，例如电阻器的任何无源或有源电路或组件可以用于将电压转换成电流。每个跨导放大器334放大滤波器信号并将放大后信号输入到相应第二求和点308(在每个量化器路径上)，并放大在相应第二求和点308中从所述信号减去的反馈ELD信号611和添加到所述信号的可切换参考电流340。将从第二求和点308中的每一个输出的模拟信号输入到相应锁存器电路670。锁存器电路670中的每一个的输出提供三角积分ADC 300的N位输出614。经由控制电路672(在控制信号605的控制下)将N位(示出为粗线)数字信号输出614反馈316到一组并联ELD DAC 318(每量化器路径607上一个)，以便产生待输入到相应第二求和点308的相应ELD补偿信号。在此例子中，ELD DAC 318被设计成具有电流输出的电流引导DAC。需要若干参考电流信号340(Iref1、Iref2、…、Irefn)且选择性地将所述参考电流信号分别输入到第二求和点308。在一些例子中，取决于正采用的传递函数，可以使用相等地间隔开的参考电流。
以此方式，回路滤波器输出信号309(一旦转换成电流)、来自ELD DAC 318的输出电流信号以及每个参考电流信号340通过其自身对应求和节点308在电流域中求和。因此，复制求和节点。所得电流信号直接驱动“n”个锁存器370。锁存器370的输出是N位比较器的输出。因此，在所提议SDM系统300中，在(n+1)电平量化的情况下，需要“n”个Gm单元334和“n”个ELD DAC 318，其中每个ELD DAC 318是(n+1)电平DAC。然而，且在此情况下有利的是，不再需要具有N位量化的已知SDM系统中使用的前置放大器。因此，已由这些已知前置放大器先前引入的延迟不再是问题。
一般来说，锁存器370的功能具有三个阶段：(i)获取初始条件，(ii)再生，以及(iii)复位。有效再生时间被定义为涵盖比较器锁存器开始再生与锁存器的采样器结束采样的时间之间的时间。在有效再生时间期间，比较器锁存器例如作为缓冲器为SDM产生大部分所需量化增益，且DAC还可以产生一些量化增益。对锁存器输出进行采样并将锁存器输出传递到ELD DAC和主DAC的时间从采样器开始对锁存器输出进行采样的时刻开始。因此比较器锁存器的有效再生时间与用于对锁存器输出进行采样并将锁存器输出传递到ELD DAC和主DAC的时间具有重叠时间周期，此时锁存器输出采样器接通。在极高速连续时间三角积分ADC的情形下，优选地最大化锁存器的再生时间。因此，其常常需要使用非常坚固的复位开关以便最小化复位时间，这会在锁存器的输出节点上添加负载。
因此，通过与图3相同的方式，本地时间交错的锁存器336、356用于所提议SDM系统300中。在此例子中，对于每个1位比较器，两个锁存器，例如锁存器336、356形成被配置成以时间交错的大体上失调的方式不激活或激活的一对锁存器。因此，来自所述对锁存器的每个锁存器具有两个阶段，即第一再生阶段；以及复位并获取下一初始条件的第二阶段。在此例子中，操作来自一对锁存器的每个锁存器，使得当一个锁存器在第一阶段中时，另一锁存器在第二阶段中。当一个锁存器在第二阶段中时，连接输入开关335，使得将求和结果作为初始条件传送到锁存器。当锁存器在第一阶段中时，对于第一过半时间，不连接输入开关335或输出开关337，且锁存器独立于系统再生。在第一阶段结束时，连接输出开关337并对锁存器输出进行采样。因此，在此时间交错情况下，从最初1Ts时间预算移出复位时间和复位初始条件的时间。在本发明的例子中，2*Ts可用于锁存器以执行再生、复位并获取下一初始条件。再生耗费1*Ts。复位并获取下一初始条件同时发生且耗费1Ts。因此，可以最大化锁存器的再生时间，这是因为一个锁存器的再生时间正发生，同时另一锁存器复位并获取下一初始条件。
根据本发明的例子，具有电流模式多路径ELD补偿、本地时间交错比较器的SDM系统架构600另外被配置成通过比较器误差(例如，比较器偏移)校准电路在校准操作模式下操作。在校准操作模式中，量化器输入使用可切换控制电路602和控制信号604在回路滤波器输出处断开。在此情况下，量化器输入可以连接到具有差分电压“0”612的固定电压(例如，在正常操作模式期间的量化器输入信号的共模电压)。
同时，在校准操作模式下，ELD DAC 318的输入使用可切换控制电路672和控制信号605从量化器输出断开并且连接到固定代码“0”(中间代码)615。响应于控制信号604，差分参考电流340还在校准模式下设定成“0”代码615。因此，理想地在此例子中，锁存器的差分输入是“0”。尽管校准电路650被配置成在每1位量化器(例如，每切片)上操作，但是设想在其它例子中，可以采用不同数目的位量化器或每切片不同数目的量化器。校准电路650是执行校准算法的数字电路，所述数字电路在一些例子中还可以包括其它电路和操作，例如多路复用器662、电流引导校准DAC 664、粗略校准电路676、678等。
校准电路系统的原理如下。首先，锁存器-1 336处于校准中，并且仅其输出经由选择特定锁存器输出的控制信号608连接到校准电路650并且通过控制信号609连接到锁存器输出可切换控制电路616。以此方式，校准电路650的输入被配置为仅来自锁存器-1 336的输出。
根据本发明的例子，使用粗略代码的最小步长将用于锁存器-1 656的粗略校准代码从-满刻度扫描到+满刻度。对于每一粗略代码，锁存器-1输出由校准电路650记录。通过设计，可以保证对于粗略代码-满刻度，对于所有失配情况，锁存器-1输出始终为“-1”。在扫描锁存器-1 656的粗略校准代码期间，当锁存器-1输出变成“+1”时，检测正确校准代码并且停止扫描。随后，校准电路650将锁存器-1 656的粗略从检测到的值返回设定至少一步，以考虑任何滞后。在此第一轮粗略代码扫描操作之后，完成锁存器-1 336的粗略校准。在一些例子中，设想在校准算法，而不是二进制搜索中执行扫描，因为其可能对比较器的滞后效果不敏感。另外，如果实施整体加权的校准DAC，则校准DAC的传递函数本质上是单调的。
在此第一轮粗略代码扫描之后，通过与锁存器-1 336的粗略校准相同的方式，锁存器-2 356的粗略校准开始。因此，当锁存器-2 356处于校准中时，仅其输出经由选择特定锁存器输出的控制信号608连接到校准电路650并且通过控制信号609连接到锁存器输出可切换控制电路616。以此方式，校准电路650的输入被配置为仅来自锁存器-2 356的输出。
在一些例子中，由于锁存器-1 336和锁存器-2 356的校准不是完全独立的，因此设想可以采用用于粗略校准操作的锁存器-1 336和锁存器-2 356的多个迭代。在此例子中，对于多个迭代，当不改变锁存器-1 336和锁存器-2 356两者的所识别粗略代码时，完成其粗略校准。
在完成粗略校准迭代之后，精细校准开始。第一锁存器-1 336处于精细校准中，由此将精细代码-1 652以最小步长从-满刻度扫描到+满刻度，并且检测到锁存器-1 336的输出的变化。在检测到锁存器-1 336的输出的变化之后，扫描停止。随后，校准电路650将锁存器-1 656的精细代码652从检测到的值返回设定至少一步，以考虑任何滞后。
在此第一轮精细代码扫描之后，通过与锁存器-1 336的精细校准相同的方式，锁存器-2 356的精细校准开始。因此，当锁存器-2 356处于校准中时，仅其输出经由选择特定锁存器输出的控制信号608连接到校准电路650并且通过控制信号609连接到锁存器输出可切换控制电路616。以此方式，校准电路650的输入被配置为仅来自锁存器-2 356的输出。
在一些例子中，还采用锁存器-1 336和锁存器-2 356的精细校准的若干迭代。当不改变锁存器-1 336和锁存器-2 356两者的所识别精细代码时，完成其精细校准。
因此，以此方式，控制信号通过校准电路650施加到比较器锁存器，以通过时间交错方式操作一对比较器锁存器336、356，即，将具有锁存器1 336的路径“打开”，将具有锁存器2 356的路径“关闭”，然后切换两个路径的操作。在一些例子中，时间交错操作包括迭代地将第一粗略校准信号(从第一粗略校准电路676)施加到第一锁存器336(同时停用包含第二锁存器2 356的路径)，之后将第二粗略校准信号施加到所述对比较器锁存器336、356中的第二锁存器。以时间交错的方式重复此迭代切换操作，直到完成粗略校准。此后，第一精细校准信号施加到第一锁存器336，其中将具有锁存器2 356的路径“关闭”，之后第二精细校准信号施加到所述对比较器锁存器336、356中的第二锁存器356，其中此时将具有锁存器1 336的路径“关闭”。此精细校准操作还可以通过时间交错方式迭代地执行，直到完成精细校准操作。使用此迭代方法是有益的，因为锁存器1 336和锁存器2 356的校准操作不是独立的，即，来自锁存器1 336校准结果的输出可能会影响锁存器2 356校准的输出，且反之亦然。有利地，校准操作被布置成以与SDM的正常操作尽可能相似的方式起作用。以此方式，校准提供改进的精度。然而，在校准操作模式中，应注意，不对未处于校准中的锁存器进行采样(与ADC SDM的正常操作模式不同)。
如图6中所示，在一些例子中，针对锁存器-1 336和锁存器-2 356分离粗略校准操作模式。相反，对于两个时间交错锁存器，可以组合精细校准操作模式。在此例子中，所述锁存器可以实施为电流引导校准DAC 664。在校准模式下，即使仅对一个锁存器输出进行采样并将其传递到校准电路650，两个锁存器(锁存器1 336和锁存器2 356)也以时间交错的方式工作。在一些例子中，可以采用此配置以便将量化器的环境保持在尽可能接近正常操作模式的校准模式下。因此，此后在一些例子中，设想在校准模式和正常操作模式两者下，校准DAC输入可以在用多路复用器662实施的两个精细代码之间切换。在一些例子中，锁存器时钟信号(图4中的clkpltc/clknltc 448、449)的延迟版本可以用作多路复用器662的选择信号。
在一些例子中，可以采用粗略校准的全摆幅，以便覆盖比较器误差，例如比较器偏移的所有可能情况。在一些例子中，粗略校准的全摆幅可以被配置成覆盖比较器偏移的所有可能情况，以确保可以将偏移误差校准到所需精度。在一些例子中，精细校准的全摆幅可以被配置成大于粗略校准步长。在一些例子中，精细校准的全摆幅可以被配置成大于粗略校准步长，因为粗略校准步长比所需校准精度大得多。在粗略校准之后，其仍可以具有大的残余偏移误差，所述偏移误差大于所需校准精度。为了能够获得所需校准精度，精细校准全摆幅应被配置成在粗略校准之后大于残余偏移误差。在粗略校准之后的残余偏移误差小于粗略校准步长。因此，在一些例子中，为了谨慎起见，精细校准全摆幅应被设计成大于粗略校准步长。在一些例子中，可以根据系统的校准精度要求配置精细校准步长。在一些例子中，可以通过精细校准的精度确定整体校准的精度。在已执行粗略加上精细校准操作之后，残余偏移误差可以小于精细校准步长。在一些例子中，可以根据系统的校准精度要求设计精细校准步长。
尽管在图6所示的例子中示出位于每一切片中的校准电路650，但是设想在一些例子中，校准电路650可以位于相应切片450外部并且可操作地耦合到多个切片的输入和输出。因此，在此配置中，校准电路650由N个1位比较器中的每一个或多个N个1位比较器共享。因此，N个1位比较器仅需要单个校准电路650。这与图6中所示的架构形成对比，由此采用多个校准电路650，其中每个校准电路650专用于单个1位比较器(即，每切片450)。因此，在此配置中，N个1位比较器需要校准电路650的N个副本。
尽管SDM ADC的所示例子示出被配置成根据比较器偏移校准比较器误差的校准电路，但是设想校准技术可以用于确定其它形式的可能比较器误差，例如图9中所示的比较器定时误差、图10中所示的比较器参考误差等。
尽管SDM ADC的所示例子示出被配置成在两个相应级，即第一粗略校准级676、678，之后是第二精细校准级664操作的校准电路，但是设想在一些例子中，可以采用大于两个级，例如使用非常粗略的校准方法，然后是越来越精细的校准。
此外，设想在一些例子中，可以采用单级方法。例如，在此例子中，仅使用粗略校准电路676、678的第一级可以被配置成执行至少一对比较器锁存器336、356的粗略校准，由此粗略校准被确定为足以捕获比较器锁存器的比较器误差。同样，此粗略校准操作可以通过时间交错方式操作，其中第一粗略校准级676和第一锁存器336“打开”，同时第二粗略校准级678和/或第二锁存器356“关闭”，随后切换成以反向“断开”-“接通”布置操作，其中重复地操作切换，直到粗略代码656、658不改变，如通过校准电路650监视。在此例子中，校准电路可以确定粗略代码656、658不改变。在单步(例如，仅粗略校准)操作模式中，对于本文描述的概念的一些实用例子，总校准范围可能不需要那么大，或校准精度要求可能不需要那么高。在这些情况下，设想仅使用粗略校准电路676、678，或仅使用精细校准电路(校准DAC664)，单步校准可能足够。
在一些例子中，SDM和其中的组件或电路可以实施于集成电路中。在其它例子中，SDM和其中的组件或电路可以实施为多个切片量化路径。在图6中所示的SDM系统中，来自回路滤波器306的输出309驱动多个Gm单元334。回路滤波器308输出节点上的寄生电容也产生极点，但此极点有利地定位于多个快速反馈回路350外部。一般来说，外部反馈回路不如快速反馈回路350对额外延迟灵敏。出于完整性，也将反馈316反馈回主DAC 320以在第一求和点304中产生输出信号314的模拟版本并由此形成反馈回路。
现在参考图7，图7示出根据本发明的一些例子的具有N位量化和ELD补偿的SDM系统的示例流程图700，所述SDM系统具有用于一轮粗略校准的本地时间交错锁存器(举例来说，图6中的锁存器-1 336)。流程图开始于比如在702处锁存器-1的粗略校准。此处，仅对锁存器-1输出进行采样并且将锁存器-1输出传递到校准电路。在704处，将锁存器-1的粗略代码(粗略代码1)设定成-满刻度并且存储锁存器输出。在706处，将第一粗略代码(粗略代码1)增加最小步长，并且在708处确定锁存器-1输出是否已改变。如果锁存器-1输出在708处尚未改变，则流程图以迭代方式环回到706，直到锁存器-1输出已在708处改变为止。此时，在710处，将第一粗略代码(粗略代码1)减小最小步长。在712处，锁存器-1的第一轮粗略校准已完成，流程图结束。
现在参考图8，示出根据本发明的一些例子的具有N位量化以及具有电流模式多路径ELD补偿的ELD补偿的SDM的示例晶体管级电路示意图800，所述SDM具有本地时间交错的锁存器比较器和比较器偏移校准电路。在一些例子中，本地校准电路可以包括粗略校准电路676、678和精细校准电路842。在一些例子中，粗略校准电路826可以实施为与锁存器的PMOS并联的较小PMOS装置(有时最小尺寸PMOS装置)。精细校准电路842可以实施为校准DAC。
根据本发明的一些例子，相对于切片N位SDM示出示例晶体管级电路示意图800。晶体管级示意图被示为具有每切片单回路SDM架构，而所提议ELD补偿的N位量化器可以用于各种SDM架构中，包括多级噪声成型(MASH)SDM架构。在示例晶体管级电路示意图800中，Gm单元334、ELD DAC 318、参考DAC 818、校准DAC 842、两个时间交错(TI)比较器锁存器336、356组成ELD补偿量化器的切片。所提议SDM系统的示例晶体管级电路示意图800详细示出复制求和节点和1位比较器的第m切片。此处，我们假设SDM使用(n+1)电平量化。因此，SDM总共具有复制求和节点和1位比较器的n个切片。
通过与图4相同的方式，回路滤波器306具有差分电压输出Vi+和Vi-。这些差分电压信号通过源退化跨导(Gm单元334)级转换成差分电流信号。Gm单元334实施为源退化PMOS跨导放大器，所述PMOS跨导放大器由电流源Is 406、源退化电阻器Rs 410、电容器Cs 408和薄氧化物PMOS晶体管M1、M2 412组成。使用源退化以针对±250mV的大输入摆幅改进Gm单元的线性度。电容器Cs 408添加在M1、M2 412的源极处，以在Gm单元334级(V/I转换器)的传递函数中生成零并且补偿其相移/延迟。电流源Is可以例如实施为级联PMOS电流源。
Gm单元334的带宽影响外部反馈(FB)回路而非快速FB回路的稳定性。ELD DAC 318实施为电流引导DAC。参考DAC 818还实施为电流引导DAC。
晶体管M9至M12 336组成一个(第一)NMOS锁存器336，而晶体管M17至M20 356组成另一(第二)NMOS锁存器。需要两个互补时钟信号clkpltc 449和clknltc 448。在此例子中，将具有PMOS负载的NMOS锁存器用于以高功率消耗为代价在相同再生时间内获得最大量化增益。
晶体管M7、M8、M13到M16、M21和M22组成求和节点(sum+和sum-)与也作为锁存器输入节点的锁存器输出节点(Vo1+/-和Vo2+/-470)之间的开关。所述晶体管也用作锁存器的复位开关。当复位时间在所提议系统中是比最先进方法长得多的1TS时，对复位开关的要求有利地宽松得多。在复位阶段期间，锁存器输出节点470复位成共模电压加上差分电压，作为下一再生的初始条件。共模电压比NMOS的阈值电压低得多，以便关闭NMOS锁存器的正反馈。因此，不需要额外尾NMOS或PMOS晶体管来关闭锁存器，这同样不同于ADC中的最先进高速比较器，例如M.Bolatkale、L.J.Breems、R.Rutten和K.A.A.Makinwa的“在125MHz BW中具有70dB DR和-74dBFS THD的4GHz连续时间ADC”，IEEE固态电路学报，第46卷，第12期，第2857到2868页，2011年。
这具有两个优点。首先，在此设计中供应器之间的晶体管数目是仅两个，这比最先进高速比较器少一个晶体管，例如M.Bolatkale、L.J.Breems、R.Rutten和K.A.A.Makinwa的“在125MHz BW中具有70dB DR和-74dBFS THD的4GHz连续时间ADC”，IEEE固态电路学报，第46卷，第12期，第2857到2868页，2011年中描述的高速比较器。因此，最大化漏极到源极电压VDS，并且还最大化NMOS M10、M12的跨导(gm)。其次，在再生开始时，需要大的峰值电流来为锁存器的内节点充电，使得NMOS M10、M12打开且正反馈开始。尾NMOS或PMOS晶体管限制穿过锁存器的最大峰值电流。为了在再生的启动期间增加峰值电流，尾NMOS或PMOS晶体管通常被设计为大型装置，这会增加锁存器时钟信号的负载并增加时钟分布的功耗。
跨越所有切片450的参考电流被设计成对于每个切片具有相同共模电流，即Irefp,1+Irefn,1＝Irefp,2+Irefn,2＝…＝Irefp,n+Irefn,n。差分参考电流信号Irefp,m至Irefn,m对于每个切片不同。源退化Gm级、连接电路、锁存器，以及采样器对于这些“n”个切片完全相同。
第m个ELD DAC 318是(n+1)电平电流引导DAC。ELD DAC 318类似地实施为参考电流，但是其开关由(n+1)电平比较器的数字输出控制。参考电流和ELD DAC 318中的电流源可以例如实施为级联NMOS电流源。在这些例子中，源退化Gm级、连接电路、锁存器，以及采样器对于“n”个切片中的每一个完全相同。
为了正确操作ELD补偿，在下一再生阶段的开始点之前，(n+1)电平ELD DAC 318输出电流应能够对新(n+1)电平比较器输出作出反应。这意味着对于一个采样后比较器输入，其输出从再生阶段的开始时间到ELD DAC 318输出电流更新的时间改变，且总时延应小于1Ts。否则，ELD DAC反馈太迟，且SDM变得不稳定。
根据本发明的例子，锁存器336、356的输入分别连接到由一系列控制信号656、658控制的粗略校准电路676、678。例如，在一些实施例中，当控制信号656(ctrl1)与锁存器PMOS clkpltc 449的时钟信号相同时，较小PMOS M33 822在M17的同时提供一定量电流。因此，其实施用于偏移校准的粗略步骤。当控制信号658(ctrl1)是VDD(1.1V)时，PMOS M33 822总是“关闭”。在本发明的例子中，粗略校准电路676、678的元件可以进行一元加权或二进制加权，或两者的组合(例如，分段成一元部分和二进制部分)。
根据本发明的一些例子，精细校准电路可以实施为类似于ELD DAC 318并接收精细校准控制信号824的电流引导DAC(被称为校准DAC 842)。单元DAC元件可以进行一元加权或二进制加权，或两者的组合(分段成一元部分和二进制部分)。
在本发明的例子中，校准模式和正常操作模式可以由SDM的主控制器(例如，图8中的主控制器801)控制。来自主控制器801的控制信号850被示为虚线。在本发明的示例实施例的上下文中，SDM的主控制器801可以执行三个功能。第一，主控制器801控制位于回路滤波器与量化器之间的开关812、820，并且控制位于采样后量化器输出与主DAC 320之间的开关814。第二，主控制器801可以被配置成控制参考DAC 818的输入数字代码。例如，对于3位量化器，参考DAC 818的输入代码可以在校准操作模式期间各自被配置成“0”(中间代码)。例如，在正常操作模式期间，这些代码分别是-3、-2、-1、0、1、2、3。第三，主控制器801可以被配置成控制校准模式过程。例如，主控制器801可以被配置成经由两个控制信号的控制限定比如四个校准模式粗略校准锁存器-1 336、粗略校准锁存器-2 356、精细校准锁存器-1336和精细校准锁存器-2 356。
在校准操作模式中，在一个切片(1位量化器)中的本地校准电路840可以被配置成产生并存储一些控制信号。在一些例子中，本地校准电路840还在校准模式和正常操作模式两者期间产生并存储粗略代码1/2和精细代码1/2。在一些例子中，本地校准电路840包含数字电路和模拟电路两者。
在一些例子中，用于快速反馈回路(ELD补偿回路)和主反馈回路的锁存器输出采样器可以间隔开。在校准模式期间，用于快速反馈回路采样器892的采样时钟由本地校准电路840停用。将预定义代码888传递到快速反馈回路采样器892输出。对于1位量化器切片的一半，快速反馈回路采样器892输出设定成“1”，而对于另一半，所述快速反馈回路采样器输出设定成“0”。将这些采样器输出传递到ELD DAC 318。因此，在校准模式期间，产生中间代码作为ELD DAC输入。值得注意的是，如果每切片单元ELD DAC的数目不是偶数，则需要一个额外单元ELD DAC来从ELD DAC产生零输出差分电流。
主反馈回路采样器894类似快速反馈回路采样器892，其示为产生clk1SH/clk2SH时钟信号的图4中的一个采样器。在一些例子中，主反馈回路采样器894与快速反馈回路采样器892之间的一个差异在于，不需要使用预定义代码888的功能。
在校准模式中，当锁存器-1处于校准(粗略校准或精细校准)下时，仅对锁存器-1输出进行采样并且将锁存器-1输出传递到本地校准电路840，而不对锁存器-2输出进行采样。类似地，当锁存器-2处于校准(粗略校准或精细校准)下时，仅对锁存器-2输出进行采样并且将锁存器-2输出传递到本地校准电路840，而不对锁存器-1输出进行采样。
尽管在图8所示的例子中示出位于每一切片中的本地校准电路840，但是设想在一些例子中，本地校准电路840可以位于相应切片450外部并且可操作地耦合到多个切片的输入和输出。因此，在此配置中，本地校准电路840由N个1位比较器中的每一个或多个N个1位比较器共享。因此，N个1位比较器仅需要单个本地校准电路840。这与图8中所示的架构形成对比，由此采用多个本地校准电路840，其中每个校准电路840专用于单个1位比较器(即，每切片840)。因此，在此配置中，N个1位比较器需要校准电路840的N个副本。
现在参考图9，图9示出根据本发明的一些例子的用于具有N位量化和ELD补偿的SDM系统架构的锁存器电路900的一个例子，所述SDM系统架构具有用于校正比较器定时误差的本地时间交错锁存器比较器。在此例子中，应认识到，在比较器锁存器处出现的任何定时误差可以导致比较锁存器900的两个分支不平衡。此效果在图9中示出，例如，获取由举例来说晶体管M9-M12 902、904、906、908组成的图4的第一比较器锁存器(锁存器-1)336。这需要时钟信号clknltc 448。在示意性设计中，时钟信号clknltc 448应同时到达PMOS晶体管M9902和M11 906的栅极。然而，由于布局的不平衡，或由于不完全制造，时钟信号clknltc 448可以由于不平衡的路由时间延迟(RC延迟)而在不同时间到达晶体管M9 902和M11 906的栅极。本发明的例子假设时钟信号clknltc 448比M11 906延迟时间段τ920(第二)到达M9 902的栅极。在此情况下，在此第一比较器锁存器(锁存器-1)336的再生阶段启动时，由晶体管M11906和M12 908组成的分支比由晶体管M9 902和M10 904组成的分支早τ(第二)开始再生。在这种情况下，如果比较器锁存器的初始条件是“0”，或即使作为初始条件Vo1+仅比Vo1-高一点，则第一比较器锁存器(锁存器-1)336的输出可以是高于Vo1+的Vo1-，这与理想时钟情况相比不同。简单来说，在这种情况下，比较器定时误差会引入比较器的“有效偏移”。因此，在一些例子中，此比较器定时误差可以通过与比较器偏移误差相同的方式用本文描述的所提议电路和方法来校准。
设想本发明的例子可以应用于其它比较器误差，例如，比较器参考误差。返回参考图3，参考电流Iref,1、Iref,2、……、Iref,n被设计成具有相同距离，这表示：
Iref,2-Iref,1＝Iref,3-Iref,2＝…＝Iref,n-Iref,n-1 [1]
然而，由于电路布局的任何不平衡，或可能由于不完全制造，实际参考电流I'ref,1、I'ref,2、……、I'ref,n可以不同于所设计值Iref,1、Iref,2、……、Iref,n，例如：
I'ref,1＝Iref,1+Ierror,1,I'ref,2＝Iref,2+Ierror,2…I'ref,n＝Iref,n+Ierror,n [2]
比较器参考中的此误差会引入量化器的非线性。如果比较器参考误差太大(例如，高于量化器的LSB)，则可能会导致SDM的整体信噪比(SNR)明显下降。
现在参考图10，示出根据本发明的一些例子的具有比较器参考误差和比较器偏移校准的SDM系统架构1000的一个例子。图10中的架构类似于图6的架构，因此将不描述类似特征和操作以避免混淆本发明。在此例子中，校准电路1050适用于确定比较器参考误差和比较器偏移校准电路。在此例子中，为了校准参考电流I'ref,1、I'ref,2、……、I'ref,n中的误差，使用一系列准确电压参考Vref,1、Vref,2、……、Vref,n。在比较器参考误差校准操作模式下，量化器输入可以从回路滤波器输入断开并且连接到其对应的电压参考Vref,1、Vref,2、……、Vref,n 607、612。当gm单元的输入电压是Vref,1、Vref,2、……、Vref,n 607、612时，gm单元334的输出电流应是具有负号-Iref,1、-Iref,2、……、-Iref,n的理想参考电流。与图6相反，在校准模式中，参考电流I'ref,i未切换成零差分电流。为了能够校准I'ref,I的误差，所述参考电流在校准模式期间仍连接到求和模式668。因此，具有误差I'ref,i(i＝1、2、……、n)的参考电流与来自gm单元334的输出电流-Iref,i的求和结果实际上是参考电流Ierror,i中的误差。此误差电流Ierror,i导致比较器的特定“有效偏移”，所述偏移由所提议校准电路1050和方法以类似方式校准。在校准之后，还校准参考电流I'ref,1、I'ref,2、……、I'ref,n中的误差。参考的精度与电压参考Vref,1、Vref,2、……、Vref,n的精度相同(如果校准电路具有足够精度)。在一些例子应用中，设想与例如具有电阻性阶梯的准确电流参考相比更容易地产生准确电压参考Vref,1、Vref,2、……、Vref,n。此外，仅在校准模式下需要此准确参考电压，可以在SDM的正常操作模式下将其关闭以节省功耗。
现在参考图11，示出根据本发明的一些例子的具有本地时间交错比较器/锁存器和偏移校准的SDM系统的示例流程图1100。流程图1100在1102处开始，并且在1104处，确定SDM是在校准模式下还是在正常操作模式下操作。如果SDM在校准模式下操作，则在1106处，量化器输入从回路滤波器断开并且连接到共模电压Vcm。另外，ELD DAC输入从量化器输出断开并且连接到中间代码。参考电流的差分电流在此例子中设定成“0”，并且主DAC输入从量化器输出断开。在1108处，针对多个迭代执行粗略校准过程，直到粗略代码稳定。在1110处，针对多个迭代执行精细校准过程，直到精细代码稳定。在过程1112处，量化器偏移校准例程完成并且过程循环到1104。
如果SDM在1104处在正常操作模式下操作，则在1114处，量化器输入连接到回路滤波器输出并且ELD DAC输入连接到量化器输出。参考电流的差分电流在此例子中设定成所述特定切片的对应值，并且主DAC输入连接到量化器输出。在1116处，确定锁存器PMOSclkpltc的时钟信号是否为高。如果锁存器PMOS clkpltc的时钟信号在1116处为高，则在1118处，第一锁存器(锁存器-1)设定成再生模式并且第二锁存器(锁存器-2)复位并且追踪下一初始条件。在1120处，确定锁存器PMOS clkp1SH的第一采样时钟信号是否为高。如果在1120处，锁存器PMOS clkp1SH的第一采样时钟信号不为高，则流程图循环到1120。如果锁存器PMOS clkp1SH的第一采样时钟信号为高，则在1122处，对第一锁存器(锁存器-1)进行采样并且流程图循环到1116。
如果锁存器PMOS clkpltc的时钟信号在1116处不为高，则在1124处，第二锁存器(锁存器-2)设定成再生模式并且第一锁存器(锁存器-1)复位并且追踪下一初始条件。在1126处，确定锁存器-2clkp2SH的采样时钟信号是否为高。如果锁存器-2clkp2SH的采样时钟信号在1126处不为高，则流程图循环到1126。如果锁存器-2clkp2SH的采样时钟信号为高，则在1128处，对第二锁存器(锁存器-2)进行采样并且流程图循环到1116。
设想在其它例子中，可以使用利用之前在本文中描述的概念的替代电路和组件。举例来说，设想可以使用不同类型的DAC架构，这是因为设计不限于使用电流引导DAC。此外，在其它例子中，回路滤波器可以呈不同形式，例如反馈滤波器或前馈滤波器。
在一些例子中，可以使用单个反馈路径。在如所示的其它例子中，可以使用多个单独ELD DAC的多个路径。以此方式，可以使用多个单独ELD DAC的多个路径以优化电路以进行最佳定时。
在前述说明书中，已参考本发明实施例的具体例子描述了本发明。然而，显而易见的是，可以在不脱离如所附权利要求书中所阐明的本发明的范围的情况下在本文中作出各种修改和变化且权利要求不限于上文所描述的具体例子。如本文所论述的连接可以是适合于(例如)经由中间装置从相应的节点、单元或装置传送信号或将信号传送到相应的节点、单元或装置的任何类型的连接。因此，除非以其它方式暗示或陈述，否则连接可以是例如直接连接或间接连接。连接可以示出或描述为单个连接、多个连接、单向连接或双向连接。然而，不同的实施例可以改变连接的实施方案。例如，可以使用分开的单向连接而不是双向连接，且反之亦然。而且，多个连接可以替换为串行地或以时分复用的方式传送多个信号的单个连接。同样地，载送多个信号的单个连接可以被分成载送这些信号的子集的各种不同连接。因此，存在用于传送信号的许多选项。
尽管已在例子中描述了电势的具体导电类型或极性，但应了解，可以反转电势的导电类型和极性。本文中所描述的每个信号可以被设计为正逻辑或负逻辑。在负逻辑信号的情况下，信号为低电平有效，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，信号为高电平有效，其中逻辑真状态对应于逻辑电平一。应注意，本文中所描述的任何信号均可以被设计为负逻辑信号或正逻辑信号。因此，在替代实施例中，描述为正逻辑信号的那些信号可以实施为负逻辑信号，且描述为负逻辑信号的那些信号可以实施为正逻辑信号。
本领域技术人员将认识到，逻辑块之间的边界仅仅是说明性的，且替代实施例可以合并逻辑块或电路元件，或对各种逻辑块或电路元件施加功能性的替代分解。因此，应理解，在本文中描绘的架构仅仅是示例性的，并且实际上，可以实施实现相同功能性的许多其它架构。从概念意义上说，实现相同功能性的组件的任何布置实际上是“相关联的”，使得实现所期望的功能性。因此，本文中进行组合以实现特定功能性的任何两个组件都可以被视为彼此“相关联”，以便实现所要的功能性，而不管架构或中间组件如何。同样，如此相关联的任何两个组件还可以被视为彼此“可操作地连接”或“可操作地耦合”以实现所期望的功能性。此外，本领域技术人员应认识到，上述操作之间的界限仅仅是说明性的。多个操作可以组合成单个操作，单个操作可以分布在另外的操作中，并且操作的执行可以在时间上至少部分地重叠。此外，替代实施例可以包括特定操作的多个实例，并且操作的次序可以在不同其它实施例中进行更改。而且举例来说，在一个实施例中，所示出例子可以被实施为位于单个集成电路上或同一装置内的电路。替代地，例子可以被实施为彼此以合适的方式互连的多个分开的集成电路或分开的装置。此外，举例来说，例子或其部分例如在任何适当类型的硬件描述语言中可以被实施为物理电路的软件或代码表示或可转化成物理电路的逻辑表示。因此，说明书和附图应被视为具有说明性意义而非限制性意义。
在权利要求书中，放置在圆括号中的任何附图标记不应被解释为限制所述权利要求。词语“包括”不排除除了权利要求中所列的那些元件或步骤之外的其它元件或步骤的存在。此外，如本文中所使用，术语“一”或“一个”被定义为一个或多于一个。另外，权利要求书中对例如“至少一个”和“一个或多个”的介绍性短语的使用不应被解释为暗示由不定冠词“一”引入的另一权利要求要素将包括此类所引入的权利要求要素的任何特定权利要求限制为仅包括一个此类要素的发明，即使是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”的不定冠词时也如此。这同样适用于定冠词的使用。除非另外说明，否则例如“第一”和“第二”的术语用于任意地区分此类术语所描述的元件。因此，这些术语不一定预期指示此类元件的时间或其它优先级排序。仅凭在彼此不同的从属权利要求中叙述了某些措施这一事实，并不表示不能有利地使用这些措施的组合。

Claims (10)

1.一种N位连续时间三角积分调制器SDM(800)，其特征在于，包括：
输入，其被配置成接收输入模拟信号(302)；
第一求和点(304)，其被配置成从所述输入模拟信号(302)减去反馈模拟信号(303)；
回路滤波器(306)，其被配置成对来自所述第一求和点(304)的输出信号进行滤波：
N位模数转换器ADC，其包括被配置成将所述滤波后模拟输出信号(309)转换成数字输出信号(314)的至少一个1位ADC，其中每个1位ADC包括至少一对比较器锁存器(336、356)；以及
反馈路径(316)，其用于将所述数字输出信号路由到所述第一求和点(304)，其中所述反馈路径(316)包括被配置成将所述数字输出信号(314)转换成模拟形式的多个数模转换器DAC；
其中所述N位SDM(800)的特征在于，所述ADC包括校准电路(650、840)或可操作地耦合到校准电路(650、840)，所述校准电路耦合到所述至少一对比较器锁存器(336、356)的输入和输出并且被配置成将相应校准信号以时间交错方式施加到所述至少一对比较器锁存器(336、356)的个别比较器锁存器，且响应于所述相应校准信号的锁存后输出而校准所述比较器锁存器的比较器误差。
2.根据权利要求1所述的N位连续时间SDM(800)，其特征在于，所述校准电路(840)被配置成使用至少两个级操作，其中第一级执行所述至少一对比较器锁存器(336、356)的粗略校准，并且至少一个第二级执行所述至少一对比较器锁存器(336、356)的精细校准。
3.根据权利要求1或权利要求2所述的N位连续时间SDM(800)，其特征在于，所述校准电路(840)包括粗略校准电路(676、678)或可操作地耦合到粗略校准电路(676、678)，并且所述N位连续时间SDM(800)另外包括主控制器(801)，其被配置成施加一个或多个控制信号以选择所述至少一对比较器锁存器(336、356)中的一个或多个相应比较器锁存器以进行校准。
4.根据权利要求3所述的N位连续时间SDM(800)，其中所述主控制器(801)选择粗略校准或精细校准模式并且选择所述至少一对比较器锁存器(336、356)中的相应比较器锁存器，且扫描输入到所述选定的相应比较器锁存器的连续修改步骤的校准代码，以识别粗略校准代码、精细校准代码中的一个。
5.根据权利要求4所述的N位连续时间SDM(800)，其中以最少步骤将输入到所述选定的相应比较器锁存器的所述校准代码从-满刻度扫描到+满刻度，以识别粗略校准代码、精细校准代码中的一个，以及响应于检测到正确的校准代码，所述校准电路(840)选择等于正确校准代码的代码值或小于所述正确校准代码的至少一个代码值以用于正常操作模式。
6.根据在前的任一项权利要求所述的N位连续时间SDM(800)，其特征在于，所述比较器锁存器的所述校准的比较器误差包括来自以下项的群组中的至少一个：校准的比较器偏移误差、校准的比较器定时误差、校准的比较器参考误差。
7.根据在前的任一项权利要求所述的N位连续时间SDM(800)，其特征在于，所述校准电路(840)被配置成以足以捕获所述比较器锁存器的比较器误差的单级方式操作，由此所述单级以下任一者：
仅粗略校准电路(676、678)，所述粗略校准电路被配置成执行所述至少一对比较器锁存器(336、356)的粗略校准；
仅具有校准DAC(664)的精细校准电路，所述精细校准电路被配置成执行所述至少一对比较器锁存器(336、356)的精细校准。
8.根据在前的任一项权利要求所述的N位连续时间SDM(800)，其特征在于，所述比较器误差的所述校准包括所述校准电路(650、840)，其被配置成：
将控制信号施加到所述比较器锁存器以用时间交错方式操作所述对比较器锁存器(336、356)；以及
迭代地将第一粗略校准信号施加到第一锁存器，之后将第二粗略校准信号施加到所述对比较器锁存器(336、356)中的第二锁存器，直到完成所述粗略校准为止；
迭代地将第一精细校准信号施加到所述第一锁存器，之后将第二精细校准信号施加到所述对比较器锁存器(336、356)中的所述第二锁存器，并且重复直到完成所述精细校准为止，
其中仅对处于校准下的所述锁存器的所述输出进行采样并且将所述输出提供到所述校准电路(650、840)。
9.一种包括N位连续时间三角积分调制器SDM(800)的集成电路(360)，其特征在于，包括：
输入，其被配置成接收输入模拟信号(302)；
第一求和点(304)，其被配置成从所述输入模拟信号(302)减去反馈模拟信号(303)；
回路滤波器(306)，其被配置成对来自所述第一求和点(304)的输出信号进行滤波：
模数转换器ADC，其被配置成将所述滤波后模拟输出信号(309)转换成数字输出信号(314)并且每一1位ADC包括至少一对比较器锁存器(336、356)；以及
反馈路径(316)，其用于将所述数字输出信号路由到所述第一求和点(304)，其中所述反馈路径(316)包括被配置成将所述数字输出信号(314)转换成模拟形式的多个数模转换器DAC；
其中所述N位连续SDM(800)的特征在于，所述ADC包括校准电路(650、840)或可操作地耦合到校准电路(650、840)，所述校准电路耦合到所述至少一对比较器锁存器(336、356)的输入和输出并且被配置成将相应校准信号以时间交错方式施加到所述至少一对比较器锁存器(336、356)的个别比较器锁存器，且响应于所述相应校准信号的锁存后输出而校准所述比较器锁存器的比较器误差。
10.一种用于校准N位连续时间三角积分调制器SDM(800)的方法(700、1100)，其特征在于，所述方法包括：
接收输入模拟信号(302)；
在第一求和点(304)中从所述输入模拟信号(302)减去反馈模拟信号(303)；
对来自所述第一求和点(304)的输出信号进行滤波(306)：
在N位模数转换器ADC中将所述滤波后模拟输出信号(309)转换(506)成数字输出信号(314)；
通过将所述数字输出信号(314)转换成模拟形式的数模转换器DAC将所述数字输出信号反馈回所述第一求和点(304)；
其中所述方法的特征在于：
以时间交错方式将相应校准信号施加到至少一对比较器锁存器(336、356)中的个别比较器锁存器，以及
响应于所述相应校准信号的锁存后输出而校准所述比较器锁存器的比较器误差以校准所述比较器锁存器(336、356)的比较器误差。
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