CN101563846B - 模拟信号处理装置 - Google Patents

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Abstract

一种模拟信号处理装置具有：对多个比较基准电压和模拟输入信号进行运算处理的运算部；针对比较基准电压具有至少一个以上的多个判定点，并输入运算部的输出的比较部；以及控制运算部和比较部之间的连接的连接部，运算部具有能够校正的多个第1信号处理部，其设置的数量比针对多个比较基准电压的必要数量多，当某一个第1信号处理部处于校正工作中时，对运算部内的不处于校正工作中的第1信号处理部和比较部进行连接，通过插值抑制元件数量并且还校正在背景中通过插值产生的误差，并且能够通过校正元件偏差的影响而使用小尺寸元件，能够实现高精度化和高速化。

Description

模拟信号处理装置
技术领域
本发明涉及模拟信号处理装置，特别涉及具有多个信号处理部的模拟信号处理装置中的校正技术。 
背景技术
在高速模拟/数字转换中，一般大多使用并行型A/D转换器(以下，也称作“ADC”。)。在n位的并行型ADC的情况下，并联配置(2n-1)个电压比较器并对各电压比较器施加比较基准电压。各电压比较器对所施加的比较基准电压和模拟输入信号进行比较，将其比较结果发送到编码器，通过编码器最终转换为数字值。 
电压比较器一般分为放大输入的前置放大器部、和最终判定为“1”或“0”的值的锁存器部。通过前置放大器部将比较基准电压和模拟输入信号放大到后级的锁存器部能够判定的电平为止，由此得到精度。 
但是，在并行型的ADC中，具有以下的问题：当要提高分辨率时，电压比较器的数量按照指数函数增加，电路规模的增大、功耗的增加、模拟信号输入端子的输入电容的增大变得显著。 
此外，另一方面，考虑实现模拟电路时，针对半导体的制造工艺中的元件制造偏差和取决于工作时的周围温度的元件特性变动的对策成为大的课题。 
尤其是，CMOS工艺的进化(微小化)在数字电路中带来了一般被称为“缩放效应”的基于微小化的高集成化、高速化以及基于低电源电压化的低功耗化。另一方面，在模拟电路中，伴随低电源电压化的模拟信号动态范围的缩小、伴随微小化的元件特性偏差的增大、以及与大规模数字电路的混装引起的温度变动等问题显著。 
模拟信号动态范围的缩小直接对信号的精度产生影响，为了实现内 部元件的高精度化，带来了元件尺寸的增大。此外，这引起了寄生电容的增加，作为结果阻碍高速化。 
此外，即使动态范围缩小，通过被称为kT/C噪声的热量产生的噪声电平也不改变，为了降低该影响需要增大C(电容值)。但是，这使负荷增大，成为阻碍高速化的主要原因。 
以往，也有为了避免动态范围的缩小而使用高电压元件的情况，但这不产生“缩放效应”且在性能和成本方面是不利的。此外，以改善元件的特性偏差为目的，一般的方法是使用大的元件(例如，如果是晶体管则增大沟道长度)，但是这意味着与用于实现内部元件的高精度化的元件尺寸增大相同的情况，在实现高速化方面是不利的。 
作为控制元件的特性偏差的一个方法有校准法，但是现有技术大多通过设定校准期间，来中断一定期间的正常工作来执行校准(参照非专利文献1～3。)。 
但是，该方法在校准期间中中断正常工作，从而限定了应用。与此相对，报告了在背景中进行校准的方法(参照非专利文献4。)。 
根据该方法，没有必要设定特别的校准期间，因此不限定应用，但是因为全部并联，所以具有元件数量变多的问题。尤其是，在从信号输入端子观察的情况下，输入部并联连接，因此负荷变大，从而对高速化不利。 
此外，对模拟信号进行插值的手段对于解决上述问题有效，提出了很多报告(参照非专利文献5、6。)。此外，还提出了组合模拟信号的插值和背景中的校准的技术(参照专利文献1。)。 
但是，在现有的校准中，具有如下所述的两个技术问题。为了正确进行插值需要校正偏差、共模以及增益，但是仅能校正偏差而不能校正增益。此外，使主序列比较器在校准中具有代理转换工作的冗余性的比较器，在位置上与主序列比较器分开，因此不能保持电源条件、模拟信号布线、时钟信号布线等的连续性。这在高速工作中成为问题，由于信号、电源的连续关系或顺序反转而不能进行正确的工作。 
如上所述，在现有的插值方法和校准方法中，不能进行插值点的正 确校正。由此，为了得到预定的精度，强制依照设定为能够确保相对精度的元件尺寸的、抑制插值点的误差的现有设计方法。该现有设计方法不能受到“缩放效应”的好影响而在性能方面成为累赘。此外，在专利文献1记载的方法中，配置上发生顺序的反转，因此在动态特性上存在问题。 
专利文献1：日本特开2002-33663号公报 
专利文献2：日本特开2003-218698号公报 
专利文献3：日本特开2003-283335号公报 
非专利文献1：Yuko Tamba，Kazuo Yamakido；A CMOS 6b500MSample/s ADC for a hard disk drive read channel，IEEE InternationalSolid-State Circuits Conference，vol.XL II，pp.324-325，February 1999. 
非专利文献2：Joe Spalding，Declan Dalton；A 200Msample/s 6b flashADC in 0.6&micro；m CMOS，IEEE International Solid-StateCircuitsConference，vol.XXXIX，pp.320-321，February 1996. 
非专利文献3：Iuri Mehr，Declan Dalton；A500-MSample/s，6-bitNyquist-rate ADC for disk-drive read-channel applications，IEEE Journal ofSolid-State Circuits，vol.34，pp.912-920，July 1999. 
非专利文献4：Sanroku Tsukamoto，IanDedic，Toshiaki Endo，Kazu-yoshi Kikuta，Kunihiko Goto，Osamu Kobayashi；A CMOS6-b，200MSample/s，3 V-supply A/D converter for a PRML read channel LSI，IEEEJournal of Solid-State Circuits，vol.31，pp.1831-1836，November 1996. 
非专利文献5：M.Steyaert，R.Roovers，J.Craninckx；A 100MHz 8bitCMOS interpolating A/D converter，1993 IEEE CustomIntegrated CircuitsConference，May 1993. 
非专利文献6：Hiroshi Kimura，AkiraMatsuzawa，Takashi Nakamura，Shigeki Sawada；A 10-b 300-MHzinterpolated-parallel A/D converter，IEEEJournal of Solid-State Circuits，vol.28，pp.438-446，April 1993. 
发明内容
本发明的目的在于，通过在ADC等中使用的模拟信号处理装置，实现高速化和高精度化。 
本发明的模拟信号处理装置，对所输入的模拟输入信号进行处理，该模拟信号处理装置的特征在于，该模拟信号处理装置具有：电压选择部，其从多个比较基准电压中选择预定的比较基准电压；运算部，其对所述预定的比较基准电压和所述模拟输入信号进行运算处理；比较部，其针对所述多个比较基准电压具有至少一个以上的多个判定点，输入所述运算部的输出；以及连接部，其控制所述运算部和所述比较部之间的连接，所述运算部具有能够校正的第1信号处理部，所述第1信号处理部的设置数量比针对所述多个比较基准电压的必要数量多M个以上(M是自然数)，当N个(N是自然数并且N≤M)第1信号处理部处于校正工作中时，所述连接部对具有不处于所述校正工作中的第1信号处理部的运算部和所述比较部进行连接。 
根据本发明，能够通过使用插值来抑制元件数量并且能够校正在背景中通过插值产生的误差，还能够通过校正来消除元件偏差的影响。 
附图说明
图1是表示本发明的第1实施方式中的并行型ADC的结构例的图。 
图2是表示构成前置放大器部的前置放大器的结构例的图。 
图3是表示构成前置放大器部的前置放大器的其他结构例的图。 
图4是表示本发明的第2实施方式中的并行型ADC的结构例的图。 
图5是表示构成锁存器部的锁存器的一结构例的图。 
图6是表示本发明的第3实施方式中的并行型ADC的结构例的图。 
图7是表示本发明的第4实施方式中的并行型ADC的结构例的图。 
图8是表示图7所示的增益控制部72的结构例的图。 
图9是表示本发明的第4实施方式中的并行型ADC的其他结构例的图。 
图10是表示在第1实施方式所示的并行型ADC中设置了增益控制部的情况下的前置放大器和增益控制部的结构例的图。 
图11是表示在第1实施方式所示的并行型ADC中设置了增益控制部的情况下的前置放大器和增益控制部的结构例的图。 
图12是用于对本实施方式中的插值锁存器的结构和校正进行说明的图。 
具体实施方式
以下，根据附图说明本发明的实施方式。 
(第1实施方式) 
图1是表示应用了本发明的第1实施方式的模拟信号处理装置的并行型A/D转换器(并行型ADC)的结构例的图。第1实施方式中的并行型ADC将所输入的模拟输入信号Vin转换为5比特的数字信号D0-D4。 
在图1中，Vref是以基准电压为基础生成多个比较基准电压的基准电压产生部。基准电压产生部Vref对电压VRH和电压VRL间进行分压(本实施方式中进行电阻分压)，生成比较基准电压Vr0、Vr2、...、Vr32。 
MPX1是从由基准电压产生部Vref生成的多个比较基准电压Vr0、Vr2、...、Vr32中选择输出的比较基准电压的电压选择部。在本实施方式中，电压选择部MPX1由具有多个开关MA0、MA1、...、MA17的复用器构成。 
Pre-Amp是输入由电压选择部MPX1选择的比较基准电压和模拟输入信号Vin的前置放大器部，由对所输入的比较基准电压和模拟输入信号Vin进行运算处理的多个前置放大器P0、P1、...、P17构成。各前置放大器P0、P1、...、P17输入所选择的比较基准电压和模拟输入信号Vin，对运算处理所得的比较基准电压和模拟输入信号Vin的差电压进行放大并输出。 
MPX2是控制构成前置放大器部Pre-Amp的前置放大器P0、P1、...、P17，和构成锁存器部Latch的锁存器LA0、LA1、...、LA32的连接的连接部。连接部MPX2由具有多个开关MB0、MB1、...、MB17的复用器构成。 
锁存器部Latch用于最终判定为“1”或“0”的值。锁存器部Latch由多 个锁存器LA0、LA1、...、LA32构成，各锁存器LA0、LA1、...、LA32针对比较基准电压具有至少1个以上的判定点并输出判定结果。这里，为了缓和在负荷中产生差异而设置了锁存器LA0和LA32。 
10是编码器，对来自锁存器部Latch的输出T1、T2、...、T31进行编码并输出数字信号D0-D4。 
第1实施方式中的并行型ADC通过前置放大器部Pre-Amp进行背景中的校准，由此对各前置放大器部P0～P17所具有的特性偏差进行补偿，从而改善精度。对于构成前置放大器部Pre-Amp的前置放大器的数量，如果是5比特的数字信号则没有必要设置18个，但是在本实施方式中如图1所示，设置多于必要数量的数量，并且某个前置放大器进行校正工作的情况下，由邻接的前置放大器进行正常工作。 
在图1中，示出了在前置放大器部Pre-Amp内的前置放大器P2中进行校准的情况。 
在前置放大器P2中进行校准的情况下，经由开关MA2将比较基准电压Vr2输入前置放大器P2，以此为基础进行校准。此时，经由开关MA1将比较基准电压Vr2输入邻接的前置放大器P1，同样经由开关MA3将比较基准电压Vr4输入同样邻接的前置放大器P3，前置放大器P1、P3分别放大与模拟输入信号Vin之间的差电压。 
各开关MB0～MB16适当控制前置放大器部Pre-Amp后级的连接部MPX2，将除校准中的前置放大器P2的输出外的各前置放大器P0～P17的输出传递到具有插值功能的锁存器LA0～LA32。 
锁存器LA0～LA32中的、与前置放大器直接连接的锁存器(例如LA2、LA4等)以其连接的前置放大器输出为基础判定比较基准电压和模拟输入信号Vin的大小关系。此外，与两个前置放大器输出连接的插值锁存器(例如LA1、LA3等)以各个前置放大器输出的平均为基础进行判定，因此将所连接的前置放大器的比较基准电压的中点为虚拟的判定点来判定与模拟信号Vin之间的大小关系。最终将这些锁存器LA0～LA32的输出送到编码器10而进行编码并转换为数字值。 
图2示出构成前置放大器部Pre-Amp的前置放大器P0～P17的一 结构例。在前置放大器的校准执行中，设为闭合开关SW11、SW12、SW13x，打开开关SW13的状态。由此，在由差动级的两个MOS晶体管M15、M16的栅极接收到比较基准电压Vref的状态下进行放大，并在电容C11、C12中对该放大的电压进行记录。 
接下来，通过设为打开开关SW11、SW12、SW13x，闭合开关SW13的状态，在电容C11、C12中保持该电压，结果在MOS晶体管M11、M12中保持比较基准电压Vref输入时的电流值。通过MOS晶体管M13、M14放大模拟输入信号Vin的信号电平和比较基准电压Vref之差，作为输出Vout进行输出。 
图3示出构成前置放大器部Pre-Amp的前置放大器P0～P17的其他结构例。图3所示的前置放大器设置用于存储比较基准电压Vref的存储部，使其分别直接存储比较基准电压Vref。 
放大器AMP21通过开关SW21对反转输入端子和输出进行短路，由此虚拟接地到非反转端子的电位。与此同时，通过设为闭合开关SW22x，打开开关SW22的状态，将比较基准电压Vref提供给电容C21。由此，在电容C21中，当设电容C21的电容值为C时，蓄积C×(Vref-GND)的电荷。 
接着通过打开使放大器AMP21的输入输出短路的开关SW21，然后打开开关SW22x、闭合开关SW22，向电容C21施加比较基准电压Vref和模拟输入信号Vin的差电压(Vref-Vin)。此时，在电容C21和放大器AMP21之间的节点上没有电荷泄漏的路径，差电压(Vref-Vin)根据电荷守恒定律出现在电容C21和放大器AMP21之间的节点上。由此，差电压(Vref-Vin)由放大器AMP21放大，作为输出Vout传递到锁存器。 
在表1中，示出图1所示的并行型ADC中的前置放大器部Pre-Amp中的实际校准设定。在表1中，示出输入到各前置放大器P0～P17的比较基准电压和各前置放大器P0～P17的状态，斜体文字表示校准中，普通的文字表示正常工作中。 
通过配置比必要数量多一个的前置放大器部Pre-Amp内的前置放大器，并依次执行校准，能够执行正常工作并且在背景中执行校准。如 
【表1】 
Figure G2007800455170D00081
表1所示，在状态Si(i＝0～17)中，分别执行前置放大器Pi的校准，在状态Si(i＝18～33)中，分别执行前置放大器P(34-i)的校准。 
图1所示的状态与表1中的状态S32的状态相当。在这样进行插值的情况下，以往存在位于后级的锁存器部Latch也不能正常工作的问题，但是在本实施方式中，通过在前置放大器部Pre-Amp和锁存器部Latch之间设置连接部MPX2，能够解决该问题。 
(第2实施方式) 
接下来，对第2实施方式进行说明。 
图4是表示应用了本发明的第2实施方式模拟信号处理装置的并行型ADC的结构例的图。第2实施方式中的并行型ADC将所输入的模拟输入信号Vin转换为5比特的数字信号D0-D4。 
在图4中，Vref是以基准电压为基础生成多个比较基准电压的基准电压产生部。基准电压产生部Vref对电压VRH和电压VRL间进行分压(本实施方式中进行电阻分压)，生成比较基准电压VRL(Vr0)、Vr2、Vr4、...、Vr30、VRH(Vr32)。 
Pre-Amp是输入基准电压产生部Vref中生成的比较基准电压Vr0、Vr2、...、Vr32和模拟输入信号Vin的前置放大器部，由对所输入的比较基准电压和模拟输入信号Vin进行运算处理的多个前置放大器P0、P1、...、P16构成。各前置放大器P0、P1、...、P16输入比较基准电压和模拟输入信号Vin，对运算处理所得的比较基准电压和模拟输入信号Vin的差电压进行放大并输出。 
MPX2是控制构成前置放大器部Pre-Amp的前置放大器P0、P1、...、P16，和构成锁存器部Latch的锁存器LB-2、LB-1、LB0、LB1、...、LB+5的连接的连接部。连接部MPX2由具有多个开关MC-2、MC-1、MC0、MC1、...、MC+5的复用器构成。 
锁存器部Latch用于最终判定为“1”或“0”的值。锁存器部Latch由多个锁存器LB-2、LB-1、LB0、LB1、...、LB+5构成，各锁存器LB-2、LB-1、LB0、LB1、...、LB+5针对比较基准电压具有至少1个以上的多个判定点并输出判定结果。 
MPX3是控制构成锁存器部Latch的锁存器LB-2、LB-1、LB0、LB1、...、LB+5，和编码器40的输入T0、T1、...、T32的连接的连接 部。编码器40对来自锁存器部Latch的输出T0、T1、...、T32进行编码并输出数字信号D0-D4。 
图5示出构成锁存器部Latch的锁存器的一结构例。此外，表2表示图4所示的并行型ADC中的锁存器部Latch中的实际校准设定。在表2中，示出各锁存器LB-2、LB-1、LB0、LB1、...、LB+5，和编码器40的输入T0、T1、...、T32的连接。这里，在表2中，【Cal】表示校准中，【NC】表示非连接状态。 
图4所示的状态与表2所示的状态S6相当。 
在锁存器中进行的校准用于消除实际进行插值的锁存器的偏差，执行校准的锁存器切断与前置放大器P0～P16的连接，通过设为图5所示的状态消除锁存器本身的偏差。 
在锁存器的校准执行中，设为闭合开关SW31、SW32、SW33x、SW34x，打开开关SW33、SW34的状态。由此，在用差动级的两个MOS晶体管M45、M46的栅极接收到第1电压V31的状态下进行放大，并在电容C41、C42中对该放大电压进行记录。此处，作为第1电压V31，例如也可以使用共模电位(Vcm)。 
接下来，通过设为打开开关SW31、SW32、SW33x、SW34x，闭合开关SW33、SW34的状态，在电容C41、C42中保持该电压。通过MOS晶体管M43、M44进行与前置放大器输出A31、A32相关的放大处理，作为与前置放大器输出A31、A32对应的输出Vout进行输出。 
在进行锁存器的校准的情况下，与执行校准的锁存器(在图4所示的例子中为锁存器LB6、LB7、LB8)邻接的锁存器(同样地为LB4、LB5、LB9)也同时切断与前置放大器之间的连接，通过设置在编码器40和锁存器部Latch之间的连接部MPX3排除其输出。由此，能够校准锁存器并且进行正常工作。 
【表2】 
(第3实施方式) 
接下来，对第3实施方式进行说明。 
图6是表示应用了第3实施方式的模拟信号处理装置的并行型ADC的结构例的图。第3实施方式中的并行型ADC将所输入的模拟输入信号Vin转换为3比特的数字信号D0-D2。这里，在图6中用单一结构进行记述。 
在图6中，Sa0～Sa6是开关，选择对电压VRH和电压VRL间进行分压而得到的比较基准电压Vr0、Vr2、...、Vr6并输出。 
对与前置放大器Pi(i＝0～6)连接的电容(电容值C)，在正常工作时经由开关Sbi提供模拟输入信号Vin，在校准时经由开关Sbix提供比较基准电压Vref。 
在校准时通过开关Sbig将电容和前置放大器Pi的节点接地(接地电位)，对电容充电C(Vref-GND)的电荷。然后，通过断开开关Sbig而将电容和前置放大器之间的节点从接地状态切断，由此保持电容和前置放大器间的电荷，作为结果在电容中存储比较基准电压Vref。 
此外，在校准时，前置放大器Pi对接地电位进行放大并传递到锁存器LC，与第2实施方式同样地，锁存器以该值为基础进行偏差消除，由此设定接地电位输入时的前置放大器的输出设定为阈值电压。 
如上所述，消除从前置放大器Pi到锁存器LC间的偏差。此外，在其后的正常工作状态中，通过向电容提供模拟输入信号Vin，而向前置放大器传递差电压(Vref-Vin)。由此，能够实现所存储的比较基准电压Vref和模拟输入信号Vin之间的比较工作。 
这里，在图6中，61是对各锁存器LC和编码器60的输入的连接进行控制的连接部，60是对来自锁存器的输出进行编码并输出数字信号D0-D2的编码器。 
表3表示图6所示的并行型ADC中的实际校准设定。在表3中，示出了输入到各前置放大器P0～P6的比较基准电压和各前置放大器P0～P6的状态，以及各锁存器LC0、LC1、...、LC+5的判定点。这里，在表3中，斜体文字表示校准中，粗体字表示非连接状态，特别是“x”表示无 效的状态。此外，标以下划线表示虚拟的比较基准电压。图6所示的状态与表3所示的状态S3相当。 
【表3】 
Figure G2007800455170D00131
(第4实施方式) 
接下来，对第4实施方式进行说明。 
图7是表示应用了第4实施方式的模拟信号处理装置的并行型ADC 的结构例的图。第4实施方式中的并行型ADC将所输入的模拟输入信号Vin转换为3比特的数字信号D0-D2。71是对各锁存器LD和编码器70的输入的连接进行控制的连接部，70是对来自锁存器的输出进行编码并输出数字信号D0-D2的编码器。 
第4实施方式中的并行型ADC在第3实施方式中的并行型ADC中，还具有增益校正功能，表4～表7表示其工作设定。在表4～表7中，示出用于通/断控制各开关等的控制信号的状态、输入到各前置放大器P0～P6的比较基准电压、以及各锁存器LD0～LD12的判定点等，详细地说，表4和表6表示各控制信号，表5和表7表示输入到各前置放大器P0～P6的比较基准电压以及各锁存器LD0～LD12的判定点等。 
这里，表4和表5示出从初始状态到状态S8(S8’)，表6和表7示出与此连续的状态S9以后的状态。在表4～表7中，斜体文字与校准中的状态对应，粗体字与非连接状态对应，特别是“x”表示无效的状态。此外，括号表示增益未调整，下划线表示虚拟的比较基准电压。 
此外，在表4～表7中，在各控制信号中，“H”表示设为闭合对应的开关的状态，“L”表示设为打开对应的开关的状态。此外，在具有相对于与控制信号对应的开关处于标以下标“x”的互补关系的开关的情况下，互补关系的开关在“H”时处于打开的状态，在“L”时处于闭合的状态。 
以下，参照图7对第4实施方式进行说明。 
例如，在表4中和表5中的状态S3中，前置放大器P2、P3进行偏差消除。对前置放大器P2输入了比较基准电压Vr4状态时的前置放大器输出经由开关So2作为信号So_IN传递到增益控制部72并进行存储。此时，图8所示的增益控制部72内的基准电路也同样地经由开关Sg3输入比较基准电压Vr6作为信号Sg_IN，使该输出存储在增益控制部72内。 
接着，断开用于增益校正的P2的偏置用开关Sz2g，从而设为比较状态，切换开关Sc2、Sc2x的通/断，作为输入输入邻接的比较基准电压Vr6并使其放大，将其输出传递到增益控制部72。此时，增益控制部72内的基准电路通过开关Sg3输入比较基准电压Vr4。 
【表4】 
Figure G2007800455170D00151
【表5】 
Figure G2007800455170D00161
【表6】 
Figure G2007800455170D00171
【表7】 
Figure G2007800455170D00181
在增益控制部72内对通过前置放大器P2放大的差电压(Vr4-Vr6)、和经由基准电路放大的差电压(Vr6-Vr4)进行比较并根据该结果通过进行校正使其与前置放大器的增益相关的部分作为负反馈发挥作用，由此进行增益校正。在第4实施方式中，各前置放大器通过这样使用共同的基准电路来用共同的基准来执行增益校正。 
图8表示图7所示的增益控制部72的结构例。 
在图8中，放大器部AMPz由与图7所示的前置放大器Pi、开关Szig以及电容相同的复本构成。例如，在表4中和表5中的状态S3中，放大器部AMPz经由开关Sg3输入电压Vr6，同时使电容-AMPz间的连接接地。此时，输入比较基准电压Vr4并将通过开关Sz2g将其与地面接地中的前置放大器P2输出经由开关So2输入到增益控制部72内的电容中。放大器CMPz以该两个输出为基础，通过接通开关SWz来与后述的插值CMP同样地消除偏差。 
接下来，转移到状态S3’，使开关SWz断开，使Szig相当的开关断开并通过开关Sg2将放大器部AMPz输入切换为电压Vr4。由此，放大器部AMPz执行G(Vr4-Vr6)的运算并输出到放大器CMPz的一个电容。同时，前置放大器P2通过从接通开关Sc2x切换到接通开关Sc2，输入电压Vr6并按照增益G’进行放大。该输出成为G’(Vr6-Vr4)，经由开关So2输入到增益控制部72内的另一个电容。 
放大器CMPz判定该两个电容的电压变动的差G(Vr4-Vr6)-G’(Vr6-Vr4)。该差即与(G-G’)的差相当，输出该判定结果。根据该判定结果，为了对与前置放大器的增益关联的部分，通过开关Sf2返回到前置放大器P2，由此校正前置放大器P1的增益G’直到成为G’＝G为止。 
在图8中作为前置放大器的电路例将结果返回到PMOS负荷的栅极。因为增益控制部72对于所有的前置放大器是共同的，所以例如即使有误差也全部具有相同的误差，能够消除进行插值时的增益误差所造成的误差。 
这里，在上述说明中，对在第3实施方式所示的并行型ADC中设置 了增益控制部72的情况进行了说明，但是也可以如图9所示在第1实施方式所示的并行型ADC中设置增益控制部91。 
图10、图11表示在第1实施方式所示的并行型ADC中设置了增益控制部91的情况下的前置放大器P2和增益控制部。图10示出前置放大器P2构成为图2所示的情况，图11示出前置放大器P2构成为图3所示的情况。无论哪种情况，都能够通过增益控制部内的放大器101，将各前置放大器输出控制为相同的电位。 
图12是用于对上述的本实施方式中的插值锁存器的结构和校正进行说明的图。 
在放大器AMP0、AMP2分别输入基准电压Vref0、Vref2时，放大器CMP0、CMP1、CMP2经由开关SW1使输入输出短路，由此电容和放大器CMP0、CMP1、CMP2间的节点与地面虚拟接地，也能够消除偏差。 
与此同时对放大器AMP0、AMP2和电容间施加基准电压Vref输入时的输出，通过设为断开开关SW1，放大器CMP0、CMP1、CMP2在电容中存储基准电压Vref0、Vref2输入时的AMP0、AMP2的输出。 
接着，通过切换开关SW1、SWr，对放大器AMP0、AMP2施加模拟输入信号Vin，放大器AMP0、AMP2对其进行放大。因为开关断开，所以电容和放大器CMP0、CMP1、CMP2间的节点成为浮动状态，放大器AMP0、AMP2和电容间的电位变动部分根据电荷守恒定律，以地面为基准出现在电容和放大器CMP0、CMP1、CMP2中。 
即，当设放大器的增益为G时，分别对放大器CMP0、CMP2加G(Vin-Vref0)、G(Vin-Vref2)(设为地面＝0V)。此外，对放大器CMP1施加G{Vin-(Vref0+Vref2)/2}。其通过与电压Vref0和电压Vref2的中间电压相等的插值能够虚拟地与电压Vref1相当的电压进行比较。但是，实际上放大器的增益G不相同，因此即使校正偏差在进行插值时其也成为误差。 
这里，上述实施方式都只不过示出了实施本发明的具体实际的一个例子，不能由此对本发明的技术范围进行限定性解释。即，本发明在不脱离其技术思想，或者其主要特征的情况下能够以各种形式进行实施。 
产业上的可利用性 
如上所述，根据本发明，能够通过插值抑制元件数量并且能够校正在背景中通过插值产生的误差，由此能够实现高精度化，并且通过校正来消除元件偏差的影响，由此能够使用可得到缩放效应的小尺寸元件并且实现高速化。 

Claims (11)

1.一种模拟信号处理装置，其对所输入的模拟输入信号进行处理，该模拟信号处理装置的特征在于，该模拟信号处理装置具有：
电压选择部，其从多个比较基准电压中选择预定的比较基准电压；
运算部，其对所述预定的比较基准电压和所述模拟输入信号进行运算处理；
比较部，其针对所述多个比较基准电压具有至少一个以上的多个判定点，输入所述运算部的输出；以及
连接部，其控制所述运算部和所述比较部之间的连接，
所述运算部具有能够校正的第1信号处理部，所述第1信号处理部的设置数量比针对所述多个比较基准电压的必要数量多第1预定数以上，
当所述第1预定数以下的数量的第1信号处理部处于校正工作中时，所述连接部对运算部内的不处于所述校正工作中的第1信号处理部和所述比较部进行连接。
2.根据权利要求1所述的模拟信号处理装置，其特征在于，所述能够校正的第1信号处理部具有存储所述预定的比较基准电压的存储部。
3.根据权利要求1所述的模拟信号处理装置，其特征在于，所述模拟信号处理装置具有进行所述第1信号处理部的校正的共同的校正控制部。
4.根据权利要求1所述的模拟信号处理装置，其特征在于，
所述比较部具有能够校正的多个第2信号处理部，所述第2信号处理部的设置数量比针对所述多个比较基准电压的必要数量多第2预定数以上，
当所述第2预定数以下的数量的第2信号处理部处于校正工作中时，对不处于所述校正工作中的所述第1信号处理部和比较部内的不处于所述校正工作中的第2信号处理部进行连接。
5.根据权利要求4所述的模拟信号处理装置，其特征在于，所述第1信号处理部和所述第2信号处理部分别具有存储所述预定的比较基准电压的存储部。
6.根据权利要求4所述的模拟信号处理装置，其特征在于，所述模拟信号处理装置具有进行所述第1信号处理部的校正的共同的第1校正控制部、和进行所述第2信号处理部的校正的共同的第2校正控制部中的至少一个。
7.一种模拟信号处理装置，其对所输入的模拟输入信号进行处理，该模拟信号处理装置的特征在于，该模拟信号处理装置具有：
运算部，其对预定的比较基准电压和所述模拟输入信号进行运算处理；
比较部，其针对多个比较基准电压具有至少一个以上的多个判定点，输入所述运算部的输出；以及
连接部，其控制所述运算部和所述比较部之间的连接，
所述比较部具有具备校正功能的第1信号处理部，所述第1信号处理部的设置数量比针对所述多个比较基准电压的必要数量多第1预定数以上，
当所述第1预定数以下的数量的第1信号处理部处于校正工作中时，所述连接部对所述运算部和比较部内的不处于所述校正工作中的第1信号处理部进行连接。
8.根据权利要求7所述的模拟信号处理装置，其特征在于，所述第1信号处理部具有存储所述预定的比较基准电压的存储部。
9.根据权利要求7所述的模拟信号处理装置，其特征在于，所述模拟信号处理装置具有进行所述第1信号处理部的校正的共同的第1校正控制部。
10.一种AD转换器，其特征在于，所述AD转换器具有：
权利要求1所述的模拟信号处理装置；以及
信号转换部，其对所述模拟信号处理装置的输出进行编码，并转换为数字信号。
11.根据权利要求10所述的AD转换器，其特征在于，
所述AD转换器是在所述模拟信号处理装置中对所述模拟输入信号进行并行处理的并行型AD转换器。
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