TW200836489A - Analog signal processing device - Google Patents

Description

200836489 九、發明說明： I：發明所属之技術領域3 技術領域 本發明係有關於一種類比信號處理裝置，特別有關於 5具有複數信號處理部之類比信號處理裝置的修正技術。 t先前技術3 背景技術

對於高速類比/數位變換，一般多使用平行型A/D變換 斋（以下也稱為「ADC」）。在使用n位元之平行型的十主 10況下，會平行配置(2n-l)個電壓比較器，並給予各電壓比較 器比較基準電壓，而各電壓比較器會比較所給予之比較基 準電壓與類比輸入信號，將其比較結果送至編碼器，最後 再由編碼器變換成數位值。 15 20 電壓比較器一般分成可將輸入放大的前置放大部、及 最後判以‘1，《‘〇，之㈣鎖存部。比較基準電壓與 類比輸入信號係由前置放大部放大至後段之鎖存部可判^ 的位準，而得到精準度。 ，而’對於平行型的鞭，如欲提升解析度，則電屋 比車乂 m θ呈彳a數函數地增加，而會有使電路規模增大 耗功率增加、類&/ 員比^唬輪入端子之輸入容量增大較為顯著 程二St實現類比電路上，半導體的製造過 成之元科_ = 作相圍溫度所造 勒的對朿，也是不容小覷的課題。 5 200836489 特別地，CMOS(互補金氧半導體）製程的進化（細微 化），可為數位電路帶來因一般稱為「尺度效應（scaling effect)」的細微化而可達成之高積體化、高速化以及因低電 源電壓化而可達成之低消耗功率化。但另一方面，卻使類 5 比電路中因低電源電壓化而縮小類比信號動態範圍、因細 微化而增大元件特性參差不齊、及因與大規模數位電路之 混合搭載而引起的溫度變動等問題顯著化。 類比信號動態範圍縮小會直接對信號精準度帶來影 響’而為了實現内部元件的高精準度化，則會導致元件尺 10寸增大。此外，前述問題還會增加寄生電容，結果妨礙了 高速化。 另外，即使動態範圍縮小，因為稱為kT/c雜訊之熱而 產生的雜訊位準也不會改變，為了減輕其影響，必須提高 C(容量值）。但是，這會成為增加負荷、妨礙高速化的主要 15 原因。

20 迄7，為了避免動態範圍縮小，也曾使用過高電壓元 件，但前述高電壓元件紐產生「尺纽應」，從性能及成 本^面來看較為不利。χ，從改善元件特性參差不齊的目 挪來看叙的方法係使用較大的元件(例如，若使用電晶 體^增加通道長度），但此方法與前述用以實現内部元件 的習 校準係控制元件特性參差 知技術大多設定有校準期 不齊的方法之一，但大部分 間，且中斷通常之動作一定 6 200836489 期間=進練準(參照非專利文獻卜3)。 5 10 15 20 在;*用逃方法在校準期間會中斷通f之動作，因而 =上有所限制。相對於此，已有 的方法(苓照非專利文獻4)。 上不枝，雖因綠特顺定校準期間而在應用 = 但料於全部平行而有增加元件數的問 平r地從信號輸入端子的角度來看，由於輸入部係 千仃地柄，叫會增加貞荷心做高速化。 替^輕眾^報告指出：_舰信號的方法可有 ==上朗題(參照非專利文獻5、6)。另外，也已提出 =_軌信以及在幕錢行鮮的技照 寻利文獻1)。 ^ ’習知之校準方法中有如下列所述之2個技術上的 2點。為了正確地進行内插，必須修正偏移、共用模式、 2盈，但習知方法僅歸正偏料紐進行增益修正。 右”㈣之吨☆在校準中代為施行變換動作而具 ::性之比較器，由於位置上與主系列之比較器分離， 2無法保持電源條件、類比信號佈線、計時信號佈線等 ，性，此在料動作中將成為問題，而無法藉由逆轉 ㈣、電源之連續關係或順序而進行正確的動作。 如上所述’以習知之内插法或校準法無法進行内插點 么正確修正，因此，為了得咖_精準度，傾向於設定 為可確保相對精準度之元件大小的抑㈣插點誤差之習知 設計方法。但前_知設計杨並纽_「尺度效應」 7 200836489 的好處，而會在性能面備受限制。又，記載於專利文獻1的 方法由於在配置上會導致順序逆轉，因此會有動態特性上 的問題。 專利文獻1 :特開2002 —33663號公報 5 專利文獻2 :特開2003 — 218698號公報

專利文獻3 :特開2〇〇3 — 283335號公報 非專利文獻 1 ·· Yuko Tamba，Kazuo Yamakido; A CMOS 6b 500MSample/s ADC for a hard disk drive read channel, IEEE International Solid-State Circuits Conference^ vol. 10 XLII5 pp. 324 - 325, February 1999. 非專利文獻 2 ·· Joe Spalding，Declan Dalton; A 200Msample/s 6b flash ADC in 0·6μπι CMOS, IEEE International Solid-State Circuits Conference, vol. XXXIX, pp. 320 - 321? February 1996.

15 非專利文獻 3 : Iuri Mehr，Declan Dalton; A 500-Msample/s，6-bit Nyquist-rate ADC for disk-drive read-channel applications, IEEE Journal of Solid-State Circuits，vol. 34, pp· 912 - 920, July 1999· 非專利文獻4 : Sanroku Tsukamoto, Ian Dedic, Toshiaki 20 Endo, Kazu-yoshi Kikuta, Kunihiko Goto, Osamu Kobayashi; A CMOS 6-b5 200 Msample/s5 3 V-supply A/D converter for a PRML read channel LSI, IEEE Journal of Solid-State Circuits, vol. 31，pp. 1831 - 1836, November 1996.

非專利文獻5 : M· Steyaert，R. Roovers，J. Craninckx; A 8 200836489 100 MHz 8 bit CMOS interpolating A/D converter, 1993 IEEE Custom Integrated Circuits Conference, May 1993. 非專利文獻 6 ·· Hiroshi Kimura，Akira Matsuzawa，

Takashi Nakamura, Shigeki Sawada; A 10-b 300-MHz 5 interpolated-parallel A/D converter, IEEE Journal of Solid-State Circuits，vol. 28, pp· 438 - 446, April 1993. 【發明内容3 發明揭示

本發明之目的在於藉由使用於ADC等之 10 15

20 裝置實現高速化及高精準度化 本發明之類比信號處理裝置，係可處理所輸入之類比 輸入信號者，包含有：電壓選擇部，係可從複數比較基準 電壓中選擇預定之比較基準電壓者；演算部，係可將前述 預定之比較基準μ與前述類比輪人信號進行演算處理 者；比較部，係具有相對於前述複數比較基準電壓至少多i 個以上的狀點，且可輸人前述演算部之輪出結果者；及 連接部，係可㈣mw部與前觀較部之連接者，且 ㈣演算部具有可修正之第i信號處理部，並設置為較相對 於前述複數比較基準電壓之必要數多―以上(m為自缺 數），而前述連接部在N_為自然數且mm)前述第】作號 處理部進行修正動料，祕料㈣料祕正動作: W述第1信號處理部的演算部與前述比較部。 因幕==可藉由使:元件數並且修正 因幕後内插所產生之誤差，更可藉由 >正而避免元件參差 9 200836489 不齊的影響° 圖式簡單說明 第1圖係顯系本發明第1實施型態之平行型ADC之構成 例的圖。 、 5 第2圖係顯示構成前置放大部之前置放大器之構成例 、 的圖。 第3圖係顯示構成前置放大部之前置放大器之其他構 成例的圖。 ® 第4圖係_禾本發明第2實施型態之平行型ADC之構成 10 例的圖。 第5圖係顯示構成鎖存部之鎖存器之一構成例的圖。 第6圖係顯示本發明第3實施型態之平行型ADC之構成 例的圖。 第7圖係顯禾本發明第4實施型態之平行型ADC之構成 15 例的圖。 ^ 第8圖係顯示第7圖所示之增益控制部72之構成例的 ^ 第9圖係顯示本發明第4實施型態之平行型ADC之其他 ， 構成例的圖。 20 第10圖係顯示在第1實施型態所示之平行型ADC設置 增益控制部時之前置放大部與增益控制部之構成例的圖。 弟11圖係鮮員不在弟1實施型態所示之平行型Adc設置 增益，制部時之前置放大部與增益控制部之構成例的圖。 第I2圖係用以5兒明本實施型態之内插鎖存器之構成與 10 200836489 修正的圖。 【實施方式】 實施發明之最佳型態 以下，根據圖式對於本發明之實施型態進行說明。 5 (第1實施型態） 第1圖係顯示使用本發明第1實施型態之類比信號處理 裝置之付型趟變換器（平行型ADC)之構成例的圖。第i 貝靶型恶之平仃型ADC將所輸入之類比輸入信號I變換 成5位元的數位信號D〇 —D4。 在第1圖巾Vref係可根據基準電μ而產生之複數比較 基準電壓的基準電壓產生部。基準電壓產生料ef將電壓 VRH與電壓VRL間進行分壓(在本實施型態為電阻分壓），而 產生比較基準電壓Vr〇、Vr2.....。 MPX1係可選擇從藉由基準電壓產生部所產生之 15複數比較基準電壓VrO、Vr2、…、Vr32中所輸出之比較基 準電壓的電壓選擇部。在本實施型態中，電壓選擇部Μρχι 係由具有複數開關MAO、ΜΑ1、…、ΜΑ17之多工ρ所構成。

Pre-Amp係可輸入藉由電壓選擇部Μρχ〗所選擇之比 較基準電壓及類比輸入信號Vin的前置放大部，由可將所輸 20入之比較基準電壓與類比輸入信號Vin進行演算處理的複 數前置放大器P0、P卜…、P17所構成。各前置放大器p〇、 P卜…、P17可輸入所選擇之比較基準電壓及類比輸入信號 Vin，將演算處理所得之比較基準電壓與類比輸入信號Vin 的差電壓放大後輸出。 ’ 200836489 σ MPX2係可控制構成前置放大部Pre-Amp之前置放大 P1 P17與構成鎖存部Lateh之鎖存器LAG、LA卜 LA32之連接的連接部。連接部係由具有複數開 lMB〇 ' MB1、·..、MB17的多工器所構成。 鎖存部Latch係最後用以判定為‘Γ或‘0,之值者。 鎖存部Latch係由複數之鎖存器LA〇、lai、…、LA32所構

成’各鎖MLAG ' LA1、”·、LA32具有相對於比較基準 電壓至少多1個之狀職可輪㈣定結果。另外，鎖存器 LA0及LA32係為了減少負荷產生錯誤而設置。 1〇 1〇係編碼$ ’可將來自於鎖存部Latch之輸出T1、 T2、…、T31編碼而輸出數位信號D〇 —D4。 第1實施型態之平行型ADC，藉由以前置放大部 Pre-Amp在幕後進行校準，可補償各前置放大器p〇〜pi7所 具有的特性參差不齊，以改善精準度。構成前置放大部 15 Pre Amp之月ij置放大器數，若為5位元則雖無需設置為 個但如本實施型態之圖所示，設置地較必要數還多， 在某個W置放大器進行修正動作時，可藉由鄰接之前置放 大器來進行通常動作。 在弟1圖中，頒示以前置放大部pre_Amp内之前置放大 20器P2進行校準的情況。 以前置放大器P2進行校準時，透過開關MA2將比較基 準電壓Vr2輸入前置放大器？2，並據此進行校準。此時，透 過開關MA1將比較基準電壓Vr2輸入鄰接之前置放大器 P1，同樣地透過開關MA3將比較基準電壓Vr4輸入鄰接之前 12 200836489 置放大器p3 ’前置放大im、P3分別放大與類比輸入信號 Vin的差電壓。 m置放大部Pre-Amp後段之連接部Μρχ2可適當控制 各開關ΜΒ0〜刪6,除了校準中之前置放大器p2的輸出 5外，將各前置放大調〜P17之輸出結果傳達至具#内插機 能之鎖存器LA0〜LA32。 鎖存器LA0〜LA32中，直接連結前置放大器之鎖存器 (例如LA2、LA4等）可以該所連接之前置放大器輸出為基準 而判定比較基準電壓與類比輸入信號Vin的大小關係。又， 10由於連接2個前置放大器輸出之内插鎖存器（例如LA卜LA3 等）可分別以各前置放大器輸出之平均為基礎而進行判 定，故可將所連接之前置放大器之比較基準電壓的中點作 為假設性判定點，而判定與類比信號Vin的大小。最後，該 等鎖存器LA0〜LA32之輸出會送往編碼器丨〇，進行編碼而 15 變換成數位值。 構成前置放大部Pre-Amp之前置放大器p〇〜pi7的一 構成例顯示如第2圖。前置放大器之校準實行中，呈關閉開 關SW11、SW12、SW13x，開啟開關SW13的狀態。如上所 述，在以差動段雙方之MOS電晶體M15、M16之閘極接收 20比較基準電壓Vref的狀態而進行放大時，同時將等已放大 之電壓記錄於電容Cll、C12。 接著’藉由為開啟開關SW11、SW12、SW13x，關閉 開關SW13的狀態，使該等電壓保持於電容cii、ci2，纟士果 可將比較基準電壓Vref輸入時之電流值保持於m〇s電晶體 13 200836489 Μη、M12。藉由MOS電晶體M13、M14放大類比輸入信號

Vin之信號位準與比較基準電壓Vref的差，作為輸出v〇ut而 輸出。 構成前置放大部pre_Amp之前置放大器p〇〜P17的其 5他構成例顯示如第3圖。第3圖所示之前置放大器係設有用 以記憶比較基準電壓Vref^記憶部，可分別直接記憶比較 基準電壓Vref者。 放大器AMP21藉由以開關SW21使反轉輸入端子與輸 出短路’而假設性地接地於連接非反轉端子之電位。此時， 10同時藉由為關閉開關SW22x、開啟開關SW22之狀態，可將 比較基準電壓Vref供給至電容C21。藉此，若將電容C21之 電谷值5又為C，則可將Cx(Vref — GND)之電荷儲存於電容 C21。 接著開啟使放大器AMP21之輸入輸出短路的開關 15 SW21，然後，藉由開啟開關s\V22x、關閉開關|gw22，可 將比較基準電壓Vref與類比輸入信號Vin之差電壓(％#_ Vin)外加於電容C21。此時，電容C21與放大器aMP21間之 節點無電荷遺漏的路徑，根據電荷守恆定律，差電壓(％^ —Vin)展現於電容C21與放大器AMP21間之區段。藉此，藉 20由放大器AMP21放大差電壓(Vref—Vin)，而作為輸出V(Jt 傳送至鎖存器。 表1顯示了第1圖所示之平行型ADC中之前置放大部 Pre-Amp的實際校準設定。表1中，顯示輪入至各前置放大 器P0〜P17之比較基準電壓與各前置放大器p〇〜pi7的狀 14 200836489 態，斜體字表示為校準中，通常字體則表示為通常動作中。

15 200836489 表1

1 :.j L· fi Έ 」 m ii 1 CM %» O > S s l1 边 S 9 > —j | > Cd .k 1 o > % ¥ Έ 1 > m > "Z —— > «Μ Ο ι: 1 m m in CSI Έ .'Ί.. 圍 I I I 圍 - | to 上 I :| <a e > ΟΙ co ¥ ¥ 占 tl >1 1 m <〇 CM Γ> w Έ > tg> 1 > -s > o c〇 CO « «-Ι 百 S > ¥ <〇 >- C»l w. O a> ¢1 <Λ £ s 1 CO 〇 > > « Ik» o > :. • Φ s 1 έ w I ώ Έ έ 〇& > «〇 》 5>. s o： 会 to > I I > & >: CD Λ〜 <e 孟.. ^； w > o IS. δ 1 w1 w ο 兰 〇α w <〇 > <rsf 〇. Φ <0 JU I w ο 上 CO 会 1. > CM > O' m I Έ > s 色 I ο I m 兰 [切. > > I o 会 ，-. ΙΟ e> tSl « > Έ 11 Έ 鱼 I m 〇 丨 o m CM TO s w m lm I «e> > > o ：s>* « CO ¥ g w. CD tm s CO % 由 > I I ci CO s > g 1 ^ S W. ,«〇 1^: <〇 I't 巴 1 <M !.> 2 > ¢0 tsi CO u. i¥ 1 u L>. !«0'： > φ > £ I i£ % ¥ !l m I l«9 <〇 > C4 O 占.. ά 1 I 1 Γ t U- & I έ 1 1 1 d. & < φ αΰ Σ Π IS \ 丨i u f L· Γ- |W ΰ 2 2 「 2 i Γ 2 L 16 200836489 藉由較必要數多配置一個前置放大部pre-Amp内之前 置放大器，而實行依序校準，可實行通常動作並且同時在 幕後進行校準。如表1所示，狀態Si(i = 0〜17)中，分別實 行别置放大Is Pi之权準’而狀態Si(i= 18〜33)中，則分別實 5 行前置放大器P(34 — i)之校準。 第1圖所示之狀態相當於表1中狀態S32之狀態。如上述 進行内插之情況，習知技術會有位於後段之鎖存部Latch& 無法進行通常動作的問題，在本實施型態中，藉由在前置 放大部Pre-Amp與鎖存部Latch之間設置連接部MPX2，可解 10 決前述問題。 (第2實施型態） 接著，對於第2實施型態進行說明。 第4圖係顯示使用第2實施型態之類比信號處理裝置之 平行型ADC構成例的圖。第2實施型態之平行型ADC可將所 15輸入之類比輸入信號Vin變換成5位元之數位信號DO —D4。 在第4圖中，Vref係根據基準電壓而產生複數之比較基 準電壓的基準電壓產生部。基準電壓產生部Vref可將電壓 VRH與電壓VRL間進行分壓（本實施型態係電阻分壓），而產 生比較基準電壓 VRL(VrO)、Vr2、Vr4、…、Vr30、VRH(Vr32)。 20 Pre-AmP係可輸入由基準電壓產生部Vref所產生之比 較基準電壓Vi:0、Vi:2.....vr32及類比輸入信號vin的前置 放大部，且由可將所輸入之比較基準電壓與類比輸入信號 Vin進行演算處理的複數之前置放大器P〇、P1、…、P16所 構成。各前置放大器P0、P1.....P16可輸入比較基準電壓 17 200836489 及類比輸入信號Vin，並將演算處理後所得之比較基準電壓 與類比輸入信號Vin的差電壓放大後輸出。 MPX2係可控制構成前置放大部pre_Amp之前置放大 器P〇、P1、…、P16與構成鎖存部Latch之鎖存器LB_2、 LB— 1、LB0、LB1、···、;lB+5的連接的連接^5。連接告p MPX2係由具有複數開關mc — 2、MC— 1、MC0、MCI、…、 MC+5之多工器所構成。 鎖存部Latch係最後用以判定為‘丨，或‘〇，之值者。

鎖存部Latch係由複數之鎖存器lb一 2、LB—1、LB0、 LB1.....LB + 5所構成，而各鎖存器LB — 2、LB—1、LB0、 LB1、…、LB+ 5具有相對於比較基準電壓至少多⑽以上 的判定點而輸出判定結果。

MPX3係可控制構成鎖存部[扯也之鎖存器LB — :、lB —卜LB0、LB1.....LB+ 5與編碼器40之輸入丁〇、T1______ 15 T32連接的連接部。編碼㈣可將來自於鎖存机⑽之輸 出ΤΟ ΤΙ 、進行編碼，而輸出數位信號DO —D4。 構成鎖存部Latch之鎖存器的一構成例顯示如第5圖。 又，第4圖所示之平行型ADC之鎖存部Latch的實際校準設 定如表2所示。在表2中，顯示各鎖存器、⑽、 2〇 LB1、…、LB+5與編碼器40之輸入T0、T1、…、Τ32的連 接。另外，在表2中，「Cal」表示為校準中，「敗」則表示 為非連接狀態。 18 200836489 表 J s w O C9 卜1 ay «Ρ «α >- 〇 ca cn <0 r- ο ο ζ Ο Ζ § 驪 11 11 ε Si Έ Ι α» 0 Γ* ε to 1- | j « 卜 V—» ο ο ζ ο ζ ο ζ o z or £J « Ο « S «0 ΟΙ £ a — -_r to 2 w Cj - ό 0 2 ο 2 ϊ Q 2 Sj CM « 〇ί » 卜1 ：β» 1 Cj ca S COl : m 2 CO ο 0* ζ Ο ζ ϊ U z o 2 δ ϋ CM; CO ] ο <2| «9 C4! 百 卜 Ί to jt 〇 ο υ -ζ υ 2 ϊ 's δ I 1 CO, Si C4 ο « ο ? 9 Ρ 5! ij 13 to .j i ? n οι e ο ζ I I o z ο ζ 1 CM W ο 2 ο» «Μ 199 γ^.| s U) C4 w u 2 1 3 互 u z. i： Ο l Ί 1 Π J 1 "Ί —\ n JO Oi Ml O z §: ϊ 1 & ζ o Z, m 〇 Φ s'; "Π ο «η JT c*i· 卜:i i:. ε 5 1 I SI —«j ο ζ ο 2 Oli £1 CT .i a o A m £ J2 2： 异; e ο «1 s I o z Oj ζ s! υ 2 ϋ| S « ” i 口 1 ep :口 之. S ο a <0, o z υ z 〇! <Γ TL Ο ζ S w! w 卜: «2 £j 〇< P -j Ρ <9 .Η. g 2 g ο ¥- s; s' o z ο ζ οι 2| ο 2, Οι 2; CM. 2i s o « 5 c to 2 -Η «1 τ P ο 〇, J»] I 1 §1 Ο ζ C4 Ej o » 1 GD 1 μ ? § J! - ο 1； csj E o z I 3 ο ζ 〇 ：z »—- 厂 o 2 m (£ ιο S C4 ο E_ CM W ο <η Η·.: U 1 3 I 瓦 z t— i^‘ o T* ε m 卜 tv：: <D ΪΑ λ s ο fS w TO « 8 1- φ «0 卜 ο ζ I s' e P ? « 口 |D u> 2 « s ο * | Έ 卜 σι w S 卜 «Γ I I 卜 〇 2 I ! 〇 2 υ ζ ίο ί 容 T- ο to! »! s H- ό: « 卜 οό S ΓΗ DJ 边 s s ?- ip 2； O as j I s Ο Ζ ο 口 s ο 互 s T"* ο « » Η» ο 亡 卜 竺 u> ea 卜 ta 2 « 〇 Z I 号 δ 〇 '2 广 ο i CO — 2 ο α> 04 α> w s u> w e JJ <2 1—:二 W 广 丨3 a ζ 3 S u ζ ί—e ο | ¥ 1- w S 卜 Φ 卜 a Μ «〇 CSI 卜 in CJ h~ !Ρ ο |Z [δ 3 Φ r^· n ο « i ί GD l>* 2 s 卜 w 卜 ιο ί ca ?： £ ι§ ο ζ O X ι— υ ζ I % w 2 2 ο S ο Μ w i 卜 m tn ff 2 » Wl 二 fe υ ζ δ o l5 ο 2 ο ζ Έ 1 I 3 1 1 I < 1 I 1 1 ρ< i 4 I I 1 :靡 Ί& 1 U> I ? m m .τ α s § S ω -1 9 2 «d ffi N m Φ 0 -J m ffl S -J L— CO i.也 -i L_ S 1 ί u V* CQ Ν ffl

19 200836489 第4圖所示之狀態相當於表2所示之狀態S6。 以鎖存器所進行之校準係用以刪除實際進行内插之鎖 存器的偏移者，實行校準之鎖存器切除與前置放大器P〇〜 P16的連接，藉由呈第5圖所示之狀態，可除掉鎖存器自身 5 的偏移。 在鎖存器之校準實行中，使開關SW31、SW32、 SW33x、SW34x關閉，而開關SW33、SW34呈開啟之狀態。 如上所述，呈以差動段雙方之MOS電晶體M45、M46的閘 極接收第1電壓V31的狀態而進行放大，同時將已放大之電 10壓紀錄於電容C41、C42。在此，也可使用例如共用模式電 位(Vcm)作為第1電壓V31。 接著，藉由為使開關SW31、SW32、SW33x、SW34x 開啟，開關SW33、SW34為關閉之狀態，可將前述電壓保 持於電容C41、C42。藉由MOS電晶體M43、M44進行前置 15放大器輸出A31、A32之放大處理，可輸出為因應前置放大 器輸出A3卜A32之輸出Vcmt。 進行鎖存器之校準時，鄰接於實行校準之鎖存器（第4 圖所不之例為鎖存器LB6、LB7、LB8)的鎖存器（同樣地為 LB4、LB5、LB9)也同時切斷與前置放大器的連接，前述輸 出係以攻置於編碼器40與鎖存部Latch之間的連接部Μρχ3 來進行去除。藉此，可校準鎖存器並且一面進行通常的動 作。 (弟3實施型態） 接著’對於第3實施型態進行說明。 20 200836489 第6圖係顯示使用第3實施型態之類比信號處理裝置之 平行型ADC之構成例的圖。第3實施型態之平行型adc可將 所輸入之類比輸入信號Vin變換成3位元的數位信號d〇 — D2。另外，第6圖中係以單構成進行敘述。 5 在第6圖中，Sa0〜係開關，可選擇將電壓VRH與電 壓VRL間分壓而得之比較基準電壓Vr〇、Vr2.....Vr6蚤選 擇而後輸出。

對於連接於置放大益Pi(i = 〇〜6)之電容（電容值◦)， 在通常動作時透過開關Sbi供給類比輸入信號vin，校準時 10則透過開關Sbix供給比較基準電壓vref。 枚準蚪藉由將電容與前置放大器Pi的節點以開關Sbig 接地(接地電位），將C(Vref—GND)之電荷充電於電容。然 後，藉由電容與前置放大器間之節點將開關Sbig設為〇FF 而從接地狀態進行切換，可保持電容與前置放大器間之電 15荷，結果可將比較基準電壓Vref記憶於電容。 又，校準時，前置放大器Pi將接地電位而傳至鎖存器 LC，與第2實施型態一樣地，鎖存器藉由以該值為基準而進 行偏移消除，可將接地電位輸入時之前置放大器的輸出設 定為臨界值電壓。 20 如以上所述，從前置放大器Pi至鎖存器LC的偏移會被 消除。此外，在之後的通常動作狀態中，藉由將類比輸入 信號Vin供給至電容，可將差電壓(Vref—Vin)傳達至前置放 大器。藉此，可實現所記憶之比較基準電壓Vref與類比輸 入k號Vin的比較動作。 21 200836489 另外，在第6圖中，61係控制各鎖存器LC與編碼器60 之輸入的連接的連接部，60係將來自於鎖存器之輸出進行 編碼而輸出數位信號DO —D2的編碼器。 第6圖所示之平行型ADC之實際校準設定顯示如表3。 5在表3中，顯示有輸入至各前置放大·Ρ〇〜ρ6之比較基準電 壓與各前置放大器Ρ0〜Ρ6的狀態，以及各鎖存BLC0、 LC1、…、LC+5之判定點。另外，表3中，斜體字表示為 校準中，粗體字表示為非連接狀態，特別地，“χ，，表示無 效。又，附加底線者表示假設的比較基準電壓。第6圖所示 10 之狀態相當於表3所示之狀態S3。

22 200836489 表3

：> J > > o > O > s s i 1 « V. 5! o o e 5 Η 1 国 1 〇 to CD > έ o o > > 1 :染 教 1 II o 1 1 I ο > Η 1 313 ♦ 04 o w o 上 1 1 !» 一 1 s il o >'： 1 I κ VrO s s S12 > > o > 1 1 o > t& .女 1! I I w f X 1 1 I Κ: o $ τ— CO «〇 〇* > I 1 C4 o .在. «Ρ > II >: a K 丨獅 目 1 X « | S10 ί 5> 1 1 > 1 m >- II X I 1 K mJ Si a o § t0 Vr4 1 «0 o ·: M 1 萄 1 k I s Μ a o 会 m ia έ :!' «Ρ <a > > $ ό I 調 1 i VrS Vf$ «Ρ m z> > i CM 古 si o & 1 4d 矣 ta ί ca 么 I 处 40 1 Ly^eJ «» 1 m > 吟 «〇1 a CSl 会 £ I % to 女 :占 CNl 占 I 萄 1 K 1 Vr€ it» m > ί 11 CJ o: % S 切 s 40 Ot > 1 «ο ;χ· I s 1 X 1 Vre to 上 会 I! CM 上 il t 5 CO > 免 1 > CM 去: O (Ο w 5* t > H 1 | 1 X 1 Cjl £1 f S 寸 tpa > s m ΐ 公 a > 11 H I 1 1 Μ· 妄 5! » > C4 o > I I o u> 会 n * SI c^i t o. v- K 1 调 1 X o 夂 s <〇 > CS| * o ? 1 I if 兰. li OJ s. o :> o: 1 Κ :¾ 1 s CO 寸 〇 > ο >. | 1 <〇 II ii ：<M ϋ o VrO ο 多 Ο > ο $ H I I Init. 1 LM 1 I 1 1 1 n K M X K H Η .ή X u K 血 fX E £ 會 CL 2 2 2" ε 離 他 m [LC45 ] I IC+4 | 1 lCt3 1 I ic^z | LLCf1_J UMLJ [撫一J m Li2i_l 1 LC3 ! LLC2J L lci 1 「LCO 1 23 200836489 (第4實施型態） 接著’對於第4實施型態進行說明。 第7圖係顯示使用第4實施型態之類比信號處理裝置之 平行型ADC之構成例的圖。第4實施型態之平行型ADC可將 5所輸入之類比輸入信號Vin變換成3位元的數位信號D0 — D2。71係控制各鎖存器LD與編碼器70之輸入的連接的連接 部，70係將來自於鎖存器之輸出進行編碼而作為數位信號 而輸出DO-D2的編碼器。 第4實施型態之平行型ADC係於第3實施型態之平行型 10 ADC更具有增益修正機能者，該等動作設定顯示如表4〜表 7。表4〜表7中，顯示用以將各開關等進行ΟΝ/OFF控制的 控制信號狀態、輸入至各前置放大器P0〜P6的比較基準電 壓、及各鎖存器LD0〜LD12之判定點等，詳細而言，表4 及表6顯示各控制信號，表5及表7則顯示輸入至各前置放大 15器P〇〜P6之比較基準電壓及各鎖存器LD0〜LD12之判定點 等。 ”、、 —另外，從初期狀態至狀態S8(S8，)顯示於表4及表5，接 =之狀態S9以降則顯示於表6及表7。在表4〜表7中，斜體 字對=為校準中者，粗體字對應於為非連接狀態者，特別 表示為热效者。又，括弧表示為增益未調整，底 線表示假設的比較基準電壓。 又，在表4〜表7中，關於各控制信號，“H”表示使對 應=開關為關閉之狀態，“L”表示使對應之開關為開啟之 狀態。此外，在有對於對應於控制信號之開關加上附加字 24 200836489 “x”之互補關係的開關時，互補關係之開關呈“Η”時為 開啟狀態，“L”時為關閉狀態。

25 200836489 表4

Vref Sd MM 111 111 HI lil 〇 o 111 lil Q u 11 a 111 Cl HI o D n Qmn CaU Sg? l IL L L 1 _L_ Λ L l 3： L i IT L M L H H Ral. Sge L Lk L L ΊΕΓ E L L T； L τ IT Iff L L M L L Sg5 L L t L i 1 L X l 1 1 ~ 17 M L L L L Sg4 L ΤΓ L l ~ T L T L 'Έ i ι ~w IT L L L L L Sgi L L L L H t w L TT Μ ~ "Γ I L L L L L S9Z 1 L L L l M i , X" If I； ΊΓ ΤΓ r TT t L t L l Sgi L ΤΓ L B 1 Γ H n l t I χ T： L L L L l S3〇 n H JSl· i B L JL· L ~ T L L i L L Oafn Gal Sc6 M L 1 T IT T L ~ ΤΓ "Γ T X L S L L Comp. Sc5 H JL· L t l T L L L T： L I Tj L L L L l Sc4 H X" L 1 L [Γ t T L T； 1 τ 1 L L L t L Sc3 a i L L L I TT 1 X" π L L T； L L L L L Sc2 « L L L 1 ΤΓ 1 T B ¥ ι "ΙΓ T TT i L L L L Scl H ij 1 1 L T； B T L ι ΤΓ T T： L L L L 1 ScO n E l L M L T L IT ~ IT L L l L L L VfiiRef ^26 1 E H H H X H 1Γ H T ΊΓ ΊΓ 1Γ X X L L ΊΓ L ^eteeior SzS L t1 H B H ΤΓ H ΤΓ It H Η Is "2Γ 了 Ϊ4 » n T H St4 L T H r H X H 1Γ H TT h 了 X X » H H H H Sz$ 1 H H H jl B T 飞 L ΊΓ 1Γ ΤΓ U H R H H L H 好 H H X X ~T L ΤΓ Η ΙΓ T i H H H H H s?i 1 H ； H h L· T L· ΊΓ n ΊΓ Η Τ TT if H H H H H ，.· SzQ L M L J& L 1Γ tt X T τ Η ΊΓ 夏 ΤΓ Jj H ft H Vcm Stas ^S* H t ί IT 1 L ΤΓ TI IT "Γ τ "Γ Τ TT -Jff Ύ ΈΓ "Γ 1 B Sz5g H XI L 1 L ‘ T： L TT L Ε L 呈 L T L· L L $24g H t L L L L 1 T: t Μ κ ~w T TT L L i L T Szdg H 11 L L L Ti l J5T H ~Έ ι X* X 3： k L 1 L L Sz2s H in 1 L I B H ~ ΤΓ ι I 九 L L l L L 翅3」 H T1 L B H 'W i T i "ΙΓ L L l L L L L i^iijjiii^iaEiiaRaaiaiaukaiftifeuuHsuuuu M mm wm n Π a n n a n E9 D η 团 a E9 a a Έ3 » n srs B •E t ~ 1 1 c\ L L L L 1 L t L n L L L L Sf4 S Γ ΤΊ L L ! L L L L L i B L L L L L t Sf3 a L Tj ΊΠ L T] L L l L S L L L L L t L C Sf2 B T； L T" i L丨 L 1 ΊΓ 1 L L L L L L L L sn H ΊΓ T ΤΓ t TI B 1 t V L l 1 L i L L 1 L sm jar T~ ~ T1 ~ T] ΤΊ L L ί. L L ΤΊ i L L Lk. L l Comp. Sg6 "£Γ; ~ ΤΓ ΤΊ L ~ T Τ TT Τ' TT L B ΈΓ B H SOS IE H IT L XI L L t ι ι L t B B L L L L $04 L JL_ T： T] L Ί2 l L L L ι 且 L l L L L L S〇3 X* ΊΓ" L L τΐ T ~ L t Η Τ "Γ L L L i 1 L So2 ΠΠ ΤΓ x IT L ir H 友 L L t L I l L L L i Sot ~n H L ΤΓ L "W ~S L L 1 L L L L L L 1 L i SoQ H Tf m T2 ΊΠ 1 1 111 1 L LL L L LLI L L 1 26 200836489 表5 1 狀態.. . I is 田 M m 3C s m Μ n L VRH I 1 VRH J I VRH I 1 VRH 1 az g 1! Ϊ a «4 g ω 1 'H "X. ..as， t ί> .: k 1 s f > m X H :!T U 1 VRH | 1 VRH I I VRH' 1 .3= OS I! > s T— sS 1 £5 X X ：C i φ to κ 1 s Η 1鉍 K K s f 1 VRH I 吉: ii II «1 * J' i m ίο m 臟 to s Μ mm \vm M ：ap ac | m W *t> CO X i to 1 g LJVr6M H H w H 1 VRH | 1 ii CSI 圭 ''S>： S ώ I n- I M -3C. 'a=' i V m 1 (Μ) >jV' H 娜 ca ·> 1 (Vr6) St I (Vr4) ! H M K k' H 1 1 w Si <d w 1 M 1： mi \vm\ H =C. -2Ci CT CO €〇 </> 1 (Vr6) 1 (Vr4) 1 (Vr2) M 1 t oim n 1 (Vr4) 1 SI L—_)」 K H H •κ m _ ^1: 2 & 1 H \mm 1 2 H ；ac as: > hi 的 €〇 I (Vr4) 1 (Vr2) 1 (VRL) Μ 1 1 (Vr6), 1 (Vr4) | SI 丨师.,1 51 [(VRL) | H κ H Η H m | —1 <st w 1 1 H I 1 i H -=C =*； r δ 1 (Vr8) 1 Wr4) S5 1 (VRU H. 1 1 (Vr6) | II 1 (Vr4) | 1 1 (Vr2) ,| a 丨雜> 1 t\ 1 (VRL) 1 K: η m. K. M. i s 1 8 I s mil ac 3： o s 1 (Vr6) I (Vr4) 1 (Vr2L 1 (VRL) t (VRL) 1 (VRL) ! \mL\ x j 1 (M) | II s 1 mn 1 si :¾ ύ 3 S IZvgC] I H H .J £ U f 3S- S 营 1 1 [VML 1 1 職 K K K K H H n H X K n s： sc g 〇 項目： m 2 ε 2 K ε L012! LDit L_ tm i LD8 LD6 LD6 Τ Ο ILDO Bzz | SWil f o a Pre-Amp Vref 鎖存器. 評價 I 增益控制 器區媒

27 200836489 表6

I . u 丨_圆涵麵2〇關涵35涵题涵想涵想画圆函晒题函 Vrer rir D D n K9 n η ο Ή EH ο SB Gdin Cal. S97 H J- L Λ L t L L L L L L X L· — ~ — ~ ~ ΓΓΓ Ref, S@6 L T1 立 Λ Λ· t i T Γ L ΊΓ r ι ΊΓ τ L 777 sgs l T Ij Η Ma l i Ij Ti Ti L- L τ ~ L — Τ" ΊΓ Sq4 Tj Ε u Ί： JL £T ΤΓ L T JU Τ L Τ τ* 1 ΤΓ τ JSL t _L j Λ L U τ L 茌 H Tj L JLJ L V τ ΊΓ 77Γ SS2 L t L Aj L L L l' ir r τΗ τ Τ ΤΓ τ1 77Γ JSL T1 Ώ L L ΊΠ Tj T1 l L t L % "3 1' Β τ" Μ τ sgQ Ti L ij Ij 1. L l L ~ L L L L Β 互 Ύ ΤΓ Β G^in Cal. see t L t L L t τ1 ΊΓ t τ Γ τ ~ τ ΓΓΓ Γ7Γ Comp. Sc5 Ti JL Jb B T L τ1 L T L Xj L L Lj r X" "Γ 77Γ 7ΓΓ $c4 l T] L L L H L TI l j- 1ι Τ1 τ X： ~ χ Ε JL L L 丄 "Γ X J3 n L ΊΓ Τ1 τ1 ι, Ε r L 3c2 JL 1 B L· T L L L E B ΤΓ L L ΊΓ L -L 1 τ Scl 1 L _L_ L T L Γ n L L L Η Τ" τ r ΊΓ ㈣ u L a n Qi 19 a a L L L L ι 'Η }- τ- τ "F 一：- Vfiiftef Seie^or ^IEIKAI!ia〇Ellillil|]lll||llilEIKlI!IOO〇mBl SzS wm mm wm lil ftil ill K1 ill El Ο Ο ο ο m ο ο d Sz4 H H L 'M h n JL Ύ] H Ύ τ Η Η Η Η ΤΓ τ 7ΤΓ Sz3 T T T JU Ύ T T T Τ i τ ΊΓ ΤΓ τ X ΊΓ 7ΓΓ $22 T T T JL, T T T ~L T T Η τ τ ΐ τ χ ΊΓ τ 77Γ Sz1 T T T H T ΊΓ T T Ύ T Τ τ ΤΓ Τ\ m 了 τ 77Γ 520 T T T T T ΤΓ T IT T T Τ 了 τ τ 厶! Ύ Ύ Xr 777 Vcm Bias SzSg Ύ T T T T T ΤΓ ΊΓ T" T Τ τ τ τ 1 ΊΓ ΤΊ Τ" 77Γ S^g Έ Ir ~n T T E T T T T ΤΓ ΤΓ ΤΓ ΤΓ ΤΓ τ ΊΓ Sr4g T T Ύ £\ 1 T T [Γ L LL "ΤΓ τ τ τ Tj τ Sz3g T T T L Ψ 1 ΊΓ T" T lL ΙΓ Τ' ΊΓ τ ΊΓ τ •，身 *1 Sz2g T T ΊΓ n ~w Ύ L Ε ~ ~ΐ~ τ τ ΊΓ τ Γ7Γ Sz1g 1 T T T IT T T" T ! ~Έ Η ΤΓ τ ~ζ~ X" Τ "]y F 777 S?〇9 E ΊΓ IT i T T； T T τ ϊ 2 ¥ Ύ τ ΓΓΓ 反饋 si$ L 逐 T ΊΓ T" "Γ l· T Τ τ τ τ ~ Τ Sf$ T i T Ύ Γ IT T ΤΓ Τ~ τ [Γ τ r τ ΙΓ τ 777 S« T L T T L T L i Τ Τ" ]Γ 上 L τ ΊΓ τ ΤΓ 777 Sf3 T T Γ T T ΊΓ ΤΓ IS T τ τ- ΙΓ Τ" r ~ Τ ΤΓ 777 SfZ T T l ΤΠ T T ϊ T T 2 τ τ 1 Τ χ· τ ΓΤΓ Sft Ij T E T T T t ~ L T V τ "η τ L τ ΊΕ~ τ ΓΓΓ s付 ΤΊ T V T T" T T ΤΓ ΤΓ Ε ΤΓ τ Ύ ΤΓ ΊΓ τ 互 Cemi>, So8 "S' T E ΊΓ T T" ΤΓ Τ Ε τ Τ Τ r τ out j S〇5 T T Ύ Ίτ L T ΤΓ L· T 1 τ τ τ Τ τ ι ΤΓ ΓΤ7 I S〇4 T T T T ? ~w T V Τ Ε ΤΓ 17 1 r ΤΓ Τ Τ7 77Γ 1 ^03 I T T JJ T T "F ~w T ΤΓ L τ Γ τ τ ΤΓ Τ τ ΤΓΓ 7Γ7 .. i 5〇2 -L] Γ ΊΓ jj T L £ T Έ "S τ Τ τ τ t L 1 ΙΓ ρτ 777 So! iJ L T IT T T i T 1 Τ 友 τ ι τ* τ τ Τ" ΓΤ7 7ΓΓ SoO T T T X T E T r Ώ Ξ 1 τ 1 互 ϋ 三 iHl 28 200836489 表7 m S • v • . : * • • - V v . * : * • :· 拿 ： | * i ...· ： ：·； * * * : δ S m *» ;>*v n I m > u> > I CM >- 5 g ί V.R1 I VRL 1 H .X. $e Μ J o 1 1 K I I 娜 3= s w > 1 § «〇 | Vr4 C4 感 1 (no 1 (VRL) X 8 0» > M 5»· -> « VRL | .VRtl VRL I VHL I M :X. «1 2 X 1 - 工 1 So JW to w <0 CD v !>' > ✓-v t mu 1 I <〇 I « t. vr2： | £! g 1 VRL | VRL | 1 VRL I VftL I X Η j § o ：WWZr νηύ a; g _s to > > 1 (VRP i K «〇 10 il il 5 l_YRt........1 L.m.:」 X K M Η J- i E 1 VSh 臧 0?Xr VRL\ s ai i « δ 5> «Μ g 1 K t CO > m > 1 >v ii > a K n. H H K VRL 1 一 | csi <ΰ 咖 f κ \vm\ 1 I K 怎 hi s pi Jh CM X ca ύ > L:一m. u> > wr H K K H K «Μ Ui 矣 一 VRL w 〇«. 1 g H 1 VKi VBIA H s： X. 5 I to ;2> VU X t ! VRl > jw ：» t :> m H, X K $ 11 s > «!· s 2 Vr2 \vm H I 1 1 M X' VRL o S p s w > κ CD 会: ύ ,!> ；> K K M. It 丨 VRH | > n ΐ— .占 § J > m 1 K 1 LiW :财 X X 工 > b m 1 Η > > I Vr4 > K n X K: I VRH | | VRH | 1 ΤΙ >1 2 1 csi «i 5 J: J w <〇 % 1 I \VMM J^i 1 X X ss 32 皿. W- s η 2 g gi Ο LD12 M>nj LD10j 1D9 I LDB LlotJ LtDSJ io¥] luP2 LD1 UDP Szz j sw« o £ Pre-Amp Vref 鎖存器 評價 增益控制 器區塊

29 200836489 以下，參照第7圖說明第4實施型態。 例如’在表4中及表5中之狀態S3，以鎖存器將前置放 大器P2、P3進行偏移消除。將比較基準電壓Vr4輸入前置放 大器P2之狀態時的前置放大器輸出係透過開關s〇2作為信 5號8〇—別傳達至增益控制部72而記憶。此時，第8圖所示之 增益控制部72内的基準回路也同樣地透過開關Sg3將比較 基準電壓Vr6作為信號sg—IN而輸入，並將該輸出記憶於增 益控制部72内。 接著，使進行增益修正之P2的偏壓用開關Sz2g為OFF 10 而為比較狀態，替換開關Sc2、Sc2x之ΟΝ/OFF作為輸入結 果，輸入鄰接之比較基準電壓Vr6後放大，將該輸出傳至增 益控制部72。此時，增益控制部72内之基準電路係由開關 Sg3將比較基準電壓Vr4進行輸入。 增益控制部72内，比較由前置放大器P2放大之差電壓 15 (Vr4 —Vr6)、與由基準電路所放大之差電壓(Vr6 —Vr4)，根 據該結果，藉由使關於前置放大器之增益的部分作為負反 饋而產生作用地進行修正而進行增益修正。第4實施型態 中，藉由使用上述般共通的基準電路，各前置放大器可根 據共通的基準來實行增益修正。 20 第8圖顯示第7圖所示之增益控制部72的構成例。 在第8圖中，放大器部AMPzii，第7圖所示之前置放大 器Pi、開關Szig、電容全部由同一複製品所構成。例如，表 4中及表5中之狀態S3，放大器部AMPz係透過開關Sg3輸入 電壓Vr6，同時使電容一AMPz之間為接地。此時，輸入比 30 200836489 較基準電壓Vr4，以開關Sz2g使之接地中之前置放大器P2 輸出透過開關So2而輸入至增益控制部72内之電容。以該兩 者之輸出為基準，放大器CMPz藉由使開關SWz為ON，與 後述之内插CMP同樣地消除偏移。 5 接著，移至狀態S3’，使開關SWz為OFF、相當於Szig 之開關為OFF，藉由開關Sg2將放大器部AMPz輸入切換至 電壓Vr4。藉此，放大器部AMPz實行G(Vr4 — Vr6)之演算， 輪出至放大器CMPz之一邊的電容。同時，前置放大器P2 藉由將開關Sc2x為ON切換成開關Sc2為ON，而輸入電壓 10 vr6並以增益G’進行放大。該輸出為G’(Vr6 —Vr4)，透過開 關S 〇 2輸入至增益控制部7 2内另一邊的電容。 放大器CMPz判定前述兩電容之電壓變動差G(Vr4 — Vr6) —G’(Vr6 —VH)。該差相當於(G —G’)之差，並輸出該 判定結果。藉由根據判定結果而作用為負反饋地透過開關 15 Sf2使相關於前置放大器之增益的部分回復至前置放大器 P2，可將前置放大器P1之增益G’修正至G’ = G為止。 第8圖係前置放大器之電路例而將結果回復至PMOS負 荷的閘極。增益控制部72由於對於全部的前置放大器皆為 共通，因此即使有誤差也會是全部相同的誤差，可消除掉 20 來自於進行内插時之增益誤差的誤差。 另外，在上述說明中，雖對於第3實施型態所示之在平 行型ADC設置增益控制部72的情況進行說明，但也可如第9 圖所示之在第1實施型態所示的平行型ADC設置增益控制 部91。 31 200836489 在第1實施型態所示之平行型ADC設置增益控制部91 時的前置放大器P2與增益控制部，如第10圖、第^圖所示。 弟10圖顯不前置放大|§ P2為如第2圖所不之構成，第η圖顯 不雨置放大器P2為如弟3圖所不之構成。兩者皆藉由透過辦 5 益控制部内之放大器101，而各前置放大器輪出可控制為同 一電位。 第12圖係用以說明上述實施型態之内插鎖存器的構成 與修正的圖。 放大器ΑΜΡ0、AMP2分別輸入基準電壓vref〇、Vl>ef2 1〇 時，放大器CMPO、CMP1、CMP2透過開關SW1使輸出入短 路，藉此電容與放大器CMPO、CMP卜CMP2間之節點可假 設性地接地，也可消除偏移。 與之同時地，放大器ΑΜΡ0、AMP2與電容間，藉由外 施基準電壓Vref輸入時之輸出，使開關SW1為OFF，放大器 15 CMP0、CMP1、CMP2可將基準電壓VrefO、Vref2輸入時之 ΑΜΡ0、AMP2的輸出記憶於電容。 接著，藉由切換開關SW1、SWr，將類比輸入信號Vin 加入放大器ΑΜΡ0、AMP2時，放大器ΑΜΡ0、AMP2可將之 放大。電容與放大器CMPO、CMP1、CMP2間之節點由於開 20關為0FF，故為浮動狀態，根據電荷守恆定律，放大器 ΑΜΡ0、AMP2與電容間之電位變動部分會以接地為基準地 展現於電容與放大器CMP0、CMP1、CMP2。 亦即，設放大器之增益為G時，G(Vin —VrefO)、G(Vin —Vref2)分別加上放大器CMP0、CMP2(設接地= 0V)。又， 32 200836489 放大器CMP1加上G { Vin —（Vref0 + Vref2)/2}。此係藉由 對於電壓VrefO與電壓Vref2之中間電壓相等地進行内插，而 可假設性地與相當於電壓Vrefl的電壓相比較。不過，由於 實際上放大器之增益G並不相同，因此即使修正偏移，在進 行内插的時候還是會產生誤差。 例，本發明之技術範圍非限定於前述實施例者。亦即之只

10 要不脫離本發明之技術思想或主要特徵，可以各 實施本發明。 7工來 產業上利用之可能性 如以上所述，根據本發明，藉由以内插法抑 同時可修正幕後進行内插所產生的誤差，可實現^件數 化，並且更藉由修正而消除元件參差 /準又 得到定比效果之小尺拉件而實現高速化。•’可使用

33 200836489 【圓式簡單說明】 第1圖係顯示本發明第1實施塑態之平行型ADC之構成 例的圖。 第2圖係顯示構成前置放大部之前置放大器之構成例 5 的圖。 第3圖係顯示構成前置放大部之前置放大器之其他構 成例的圖。

第4圖係顯示本發明第2實施型態之平行型adc之構成 例的圖。 1〇 第5圖係顯示構成鎖存部之鎖存器之一構成例的圖。 第6圖係顯示本發明第3實施型態之平行型ADC之構成 例的圖。 第7圖係顯示本發明第4實施型態之平行型ADC之構成 例的圖。 第8圖係顯不第7圖所示之增益控制部7 2之構成例的 圖0 弟y圖係錄員不本發明楚j虫 \明弟4實施型態之平行型ADC之 構成例的圖。 第10圖係顯示在第〗每 20

增益控制部時之前置玫大2型g所示之平行型ADC 第U圖係顯衫第^ 制部之構成例的1

^ 舄施型態所示之平行型ADC i曰贫控制部時之前置 τ』土

大。卩與增益控制部之構成例的E 弟」2圖係用以說 修正的圖。 錢施型態之内插鎖存器之構, 34 200836489

【主要元件符號說明】

Vin…類比輸入信號 DO—D4…數位信號 Vref...基準電壓產生部 VRH、VRL…電壓

ViO、Vr2.....Vr32…比較基準 電壓 MPX1...電壓選擇部 MAO、MA卜…、MA17".開關

Pre-Amp…前置放大部 P0、P1.....P17···前置放大器 MPX2"·連接部 LAO、LA1------LA32··.鎖存器 、···、ΜΒ17".開關 10、40、60、70...編碼器 swn、SW12、SW13、SW13X… 開關 Μη、M12、M13、M14、M15、 M16...MOS電晶體 C1卜C12···電容

Vout...輸出 AMP21…放大器 SW21、S\V22、SW22x…開關 C21...電容 LB—2、LB—；l、LB0、LB1..... LB+5…鎖存器 MC - 2、MC — 1、MC0、 MCI------MC+5···開關 LB—2、LB—；l、LB0、LB 卜…、 LB+5...鎖存器 MPX3、6W1…連接部

SaO 〜Sa6、Sbi、Sbix、Sbig(i=0 〜6)...開關 LC···鎖存 |§ LD0〜LD12…鎖存器 72、91··.增益控制部 101.··放大器 35

Claims (1)

1. 200836489 十、申請專利範圍： 1. 一種類比信號處理裝置，係可處理所輸入之類比輸入信 號者，包含有： 電壓選擇部，係可從複數比較基準電壓中選擇預定 5 之比較基準電壓者； 演算部，係可將前述預定之比較基準電壓與前述類 比輸入信號進行演算處理者； 比較部，係具有相對於前述複數比較基準電壓至少 多1個以上的判定點，且可輸入前述演算部之輸出結果 10 者；及 連接部，係可控制前述演算部與前述比較部之連接 者， 且前述演算部具有可修正之第1信號處理部，並設 置為較相對於前述複數比較基準電壓之必要數多Μ個 15 以上(Μ為自然數）， 而前述連接部在Ν個(Ν為自然數且NSM)前述第1 信號處理部進行修正動作時，連接具有非進行前述修正 動作之前述第1信號處理部的演算部與前述比較部。 2. 如申請專利範圍第1項之類比信號處理裝置，其中前述 20 可修正之第1信號處理部係具有記憶有前述預定之比較 基準電壓的記憶部者。 3. 如申請專利範圍第1項之類比信號處理裝置，更具有可 進行前述第1信號處理部之修正的共通修正控制部。 4. 如申請專利範圍第1項之類比信號處理裝置，其中前述 36 200836489 _部係具有可修正之複數第2信號處理部，且設置為 較相對於丽述複數比較基準電星之必要數多叉個以上 (X為自然數)者， 而在Y個（Y為自然數且第2信號部進行修正 • 5 動作時，連接非進行前述修正動作之前述第1信號處理 部與具有非進行前述修正動作之第2信號處理部的比較 部。 • 5. Μ請專利範圍第4項之類比信號處理裝置，其中前述 第1化號處理部及前述第2信號處理部分別具有記憶有 1〇 ㈣預定之比較基準電壓的記憶部。 6.如申凊專利||圍第4項之類比信號處理裝置，其中至少 具有可進行前述第1信號處理部之修正的共通第1修正 控制部、與可進行前述第2信號處理部之修正的共通第2 修正控制部中之至少一者。 15 7· 一種類比信號處理裝置，係可處理所輸入之類比輸入信 _ 號者，包含有： • 演算部，係可將預定之比較基準電壓與前述類比輸 入信號進行演算處理者； 比車父部，係具有相對於複數比較基準電壓至少多1 2〇 個以上的判定點，且可輸入前述演算部之輪出結果者； 及 、° ’ 連接部，係可控制前述演算部與前述比較部之連接 者’ 且前述比較部具有具修正機能之第丨信號處理呷 37 200836489 並且設置為較相對於前述複數比較基準電壓之必要數 多X個以上(X為自然數）， 而前述連接部在Y個（Y為自然數且YSX)前述第1 信號部進行修正動作時，連接前述演算部與具有非進行 5 前述修正動作之第1信號處理部的比較部。 8. 如申請專利範圍第7項之類比信號處理裝置，其中前述 第1信號處理部係具有記憶有前述預定之比較基準電壓 的記憶部者。 9. 如申請專利範圍第7項之類比信號處理裝置，更具有可 10 進行前述第1信號處理部之修正的共通之第1修正控制 部。 10. —種AD變換器，包含有： 如申請專利範圍第1項之類比信號處理裝置；及 可將前述類比信號處理裝置之輸出編碼且變換成 15 數位信號的信號變換部。 11. 如申請專利範圍第1〇項之AD變換器，係於前述類比信 號處理裝置中平行處理前述類比輸入信號之平行型AD 變換器。 38