JPWO2008102453A1 - アナログ信号処理装置 - Google Patents
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Abstract
複数の比較基準電圧とアナログ入力信号を演算処理する演算部と、比較基準電圧に対して少なくとも1つ以上多くの判定点を持ち、演算部の出力が入力される比較部と、演算部と比較部との接続を制御する接続部とを備え、演算部は、補正可能な複数の第1の信号処理部を有し、複数の比較基準電圧に対する必要数よりも多く設けられ、ある第1の信号処理部が補正動作中に、補正動作中にない第1の信号処理部を有する演算部と比較部とを接続するようにして、補間により素子数を抑制しながらもバックグラウンドで補間により発生する誤差を補正し、かつ素子ばらつきの影響を補正することで小サイズ素子の使用を可能にし、高精度化及び高速化を実現できるようにする。
Description
本発明は、アナログ信号処理装置に関し、特に、複数の信号処理部を有するアナログ信号処理装置における補正技術に関する。
高速アナログ/デジタル変換には、一般に並列型A/D変換器(以下、「ADC」とも称す。)が多く使用されている。nビットの並列型ADCの場合、(2n−1)個の電圧比較器を並列に配置して各電圧比較器に比較基準電圧を与える。各電圧比較器は、与えられた比較基準電圧とアナログ入力信号とを比較し、その比較結果をエンコーダに送り、エンコーダにより最終的にデジタル値に変換される。
電圧比較器は、一般に入力を増幅するプリアンプ部と、最終的に‘1’又は‘0’の値に判定するラッチ部に分けられる。比較基準電圧とアナログ入力信号は、プリアンプ部によって後段のラッチ部が判定可能なレベルまで増幅することによって精度を得ている。
しかし、並列型のADCにおいては、分解能を上げようとすると電圧比較器の数は指数関数的に増加し、回路規模の増大、消費電力の増加、アナログ信号入力端子の入力容量の増大が顕著になるという問題があった。
また、一方でアナログ回路を実現する上では、半導体の製造プロセスにおける素子の製造ばらつき及び動作時の周囲温度に依存した素子の特性の変動への対策が大きな課題になる。
特に、CMOSプロセスの進化(微細化)は、デジタル回路では「スケーリング効果」と一般に言われる微細化による高集積化、高速化、及び低電源電圧化による低消費電力化をもたらした。その一方で、アナログ回路では低電源電圧化に伴うアナログ信号ダイナミックレンジの縮小、微細化に伴う素子特性ばらつきの増大、大規模デジタル回路との混載による温度変動等の問題が顕著化した。
アナログ信号ダイナミックレンジの縮小は、そのまま信号の精度に影響を及ぼし、内部素子の高精度化を実現するために素子サイズの増大化をもたらした。さらに、これが寄生容量の増加を招き、結果として高速化を阻害することになっている。
さらに、ダイナミックレンジが縮小してもkT/Cノイズと言われる熱によって発生する雑音レベルは変わらず、この影響を低減するためにはC(容量値)を大きくする必要がある。しかし、これは負荷を増大させることになり、高速化の阻害要因になっている。
従来、ダイナミックレンジの縮小を避けるために高電圧素子を使用することもあったが、これは「スケーリング効果」を生かせず性能及びコストの面で不利である。また、素子の特性ばらつきを改善する目的で、大きめの素子(例えば、トランジスタであればチャネル長を大きめにする)を使用することは一般的な方法ではあるが、内部素子の高精度化を実現するための素子サイズの増大化と同じことを意味し、高速化を実現する上で不利である。
素子の特性ばらつきを制御する方法の一つとしてキャリブレーションがあるが、従来技術の多くは、キャリブレーション期間を設定することで、一定期間だけ通常動作を中断してキャリブレーションを実行していた(非特許文献1〜3参照。)。
しかしながら、この方法は、キャリブレーション期間中は通常動作が中断されることになりアプリケーションを限定していた。それに対して、キャリブレーションをバックグラウンドにて行う方法が報告されている(非特許文献4参照。)。
この方法によれば、特別なキャリブレーション期間を設定する必要がないため、アプリケーションを限定しないが、全並列のため素子数が多くなるという問題があった。特に、信号入力端子からみた場合には入力部は並列に接続されるために、負荷が大きくなり高速化に対して不利であった。
また、アナログ信号を補間する手段は、上述したような問題を解決するためには有効で数々の報告がされている(非特許文献5、6参照。)。また、アナログ信号の補間と、バックグラウンドでのキャリブレーションを組み合わせた技術も提案されている(特許文献1参照。)。
しかしながら、従来のキャリブレーションには、下記のような2つの技術的な問題点があった。補間を正確に行うためにはオフセット、コモンモード、及びゲインを補正する必要があるが、オフセットのみの補正が可能であってゲインの補正はできない。さらに、主系列のコンパレータがキャリブレーション中に変換動作を代行する冗長性を持たせたコンパレータは、位置的に主系列のコンパレータとは離れているため、電源条件、アナログ信号配線、クロック信号配線等の連続性が保持できない。これは高速動作において問題となり、信号、電源の連続的な関係、あるいは順序が逆転することによって正確な動作ができなくなる。
上述のように、従来の補間手法やキャリブレーション手法では、補間点の正確な補正が不可能であった。したがって、所定の精度を得るためには、相対精度を確保可能な素子サイズに設定するという、補間点の誤差を抑える従来の設計方法に従うことを強いられた。この従来の設計手法は、「スケーリング効果」の恩恵を受けられず性能面において足かせとなっていた。また、特許文献1に記載された方法では、配置に順序の逆転が発生するために動特性において問題があった。
本発明の目的は、ADC等に用いられるアナログ信号処理装置にて、高速化及び高精度化を実現することにある。
本発明のアナログ信号処理装置は、入力されるアナログ入力信号を処理するアナログ信号処理装置であって、複数の比較基準電圧の中から所定の比較基準電圧を選択する電圧選択部と、前記所定の比較基準電圧と前記アナログ入力信号とを演算処理する演算部と、前記複数の比較基準電圧に対して少なくとも1つ以上多くの判定点を持ち、前記演算部の出力が入力される比較部と、前記演算部と前記比較部との接続を制御する接続部とを備え、前記演算部は、補正可能な第1の信号処理部を有し、前記複数の比較基準電圧に対する必要数よりもM個以上(Mは自然数)多く設けられ、前記接続部は、N個(Nは自然数かつN≦M)の第1の信号処理部が補正動作中に、前記補正動作中にない第1の信号処理部を有する演算部と前記比較部とを接続することを特徴とする。
本発明によれば、補間を用いることで素子数を抑えるとともにバックグラウンドで補間により発生する誤差を補正することができ、さらに素子ばらつきの影響を補正によって解消することができる。
以下、本発明の実施形態を図面に基づいて説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態によるアナログ信号処理装置を適用した並列型A/D変換器(並列型ADC)の構成例を示す図である。第1の実施形態における並列型ADCは、入力されるアナログ入力信号Vinを5ビットのデジタル信号D0−D4に変換する。
(第1の実施形態)
図1は、本発明の第1の実施形態によるアナログ信号処理装置を適用した並列型A/D変換器(並列型ADC)の構成例を示す図である。第1の実施形態における並列型ADCは、入力されるアナログ入力信号Vinを5ビットのデジタル信号D0−D4に変換する。
図1において、Vrefは基準電圧を基に複数の比較基準電圧を生成する基準電圧発生部である。基準電圧発生部Vrefは、電圧VRHと電圧VRL間を分圧(本実施形態では抵抗分圧)し、比較基準電圧Vr0、Vr2、…、Vr32を生成する。
MPX1は、基準電圧発生部Vrefにより生成された複数の比較基準電圧Vr0、Vr2、…、Vr32の中から出力される比較基準電圧を選択する電圧選択部である。本実施形態では、電圧選択部MPX1は、複数のスイッチMA0、MA1、…、MA17を有するマルチプレクサにより構成される。
Pre−Ampは、電圧選択部MPX1により選択された比較基準電圧及びアナログ入力信号Vinが入力されるプリアンプ部であり、入力された比較基準電圧とアナログ入力信号Vinとを演算処理する複数のプリアンプP0、P1、…、P17で構成される。各プリアンプP0、P1、…、P17は、選択された比較基準電圧及びアナログ入力信号Vinが入力され、演算処理して得られた比較基準電圧とアナログ入力信号Vinとの差電圧を増幅して出力する。
MPX2は、プリアンプ部Pre−Ampを構成するプリアンプP0、P1、…、P17と、ラッチ部Latchを構成するラッチLA0、LA1、…、LA32の接続を制御する接続部である。接続部MPX2は、複数のスイッチMB0、MB1、…、MB17を有するマルチプレクサにより構成される。
ラッチ部Latchは、最終的に‘1’又は‘0’の値に判定するためのものである。ラッチ部Latchは、複数のラッチLA0、LA1、…、LA32で構成され、各ラッチLA0、LA1、…、LA32は、比較基準電圧に対して少なくとも1つ以上多くの判定点を持ち判定結果を出力する。なお、ラッチLA0及びLA32は、負荷に違いが生じるのを緩和するために設けている。
10はエンコーダであり、ラッチ部Latchからの出力T1、T2、…、T31をエンコードしてデジタル信号D0−D4を出力する。
第1の実施形態における並列型ADCは、プリアンプ部Pre−Ampにてバックグランドでのキャリブレーションを行うことによって、各プリアンプP0〜P17の持つ特性ばらつきを補償し、精度を改善させる。プリアンプ部Pre−Ampを構成するプリアンプの数は、5ビットであれば18個設ける必要はないが、本実施形態では図1に示すように、必要数よりも多く設けて、あるプリンアンプが補正動作を行っている場合には、隣接するプリンアンプにより通常動作を行う。
図1においては、プリアンプ部Pre−Amp内のプリアンプP2にてキャリブレーションを行う場合を示している。
プリアンプP2にてキャリブレーションを行う場合には、プリアンプP2にはスイッチMA2を介して比較基準電圧Vr2を入力し、これを基にキャリブレーションを行う。このとき、隣接するプリアンプP1にはスイッチMA1を介して
比較基準電圧Vr2を入力し、同じく隣接するプリアンプP3にはスイッチMA3を介して比較基準電圧Vr4を入力して、プリアンプP1、P3はそれぞれアナログ入力信号Vinとの差電圧を増幅する。
プリアンプP2にてキャリブレーションを行う場合には、プリアンプP2にはスイッチMA2を介して比較基準電圧Vr2を入力し、これを基にキャリブレーションを行う。このとき、隣接するプリアンプP1にはスイッチMA1を介して
比較基準電圧Vr2を入力し、同じく隣接するプリアンプP3にはスイッチMA3を介して比較基準電圧Vr4を入力して、プリアンプP1、P3はそれぞれアナログ入力信号Vinとの差電圧を増幅する。
プリアンプ部Pre−Ampの後段の接続部MPX2は、各スイッチMB0〜MB16が適宜制御され、キャリブレーション中のプリアンプP2の出力を除外して各プリアンプP0〜P17の出力が補間機能を持つラッチLA0〜LA32に伝達される。
ラッチLA0〜LA32のうち、プリアンプに直結されたラッチ(例えば、LA2、LA4等)は、その接続されたプリアンプ出力を元に比較基準電圧とアナログ入力信号Vinの大小関係を判定する。また、2つのプリアンプ出力に接続された補間ラッチ(例えば、LA1、LA3等)はそれぞれのプリアンプ出力の平均を元に判定するため、接続されるプリアンプの比較基準電圧の中点を仮想的な判定点としてアナログ信号Vinとの大小を判定する。最終的にこれらのラッチLA0〜LA32の出力はエンコーダ10へ送られてエンコードされデジタル値に変換される。
プリアンプ部Pre−Ampを構成するプリアンプP0〜P17の一構成例を図2に示す。プリアンプのキャリブレーション実行中は、スイッチSW11、SW12、SW13xが閉じ、スイッチSW13が開いた状態とする。このようにして、比較基準電圧Vrefを差動段の双方のMOSトランジスタM15、M16のゲートにて受けた状態にして増幅を行うと同時に容量C11、C12にその増幅した電圧を記録する。
次に、スイッチSW11、SW12、SW13xを開き、スイッチSW13を閉じた状態とすることによって、容量C11、C12にその電圧が保持されることで、結果的にMOSトランジスタM11、M12には比較基準電圧Vref入力時の電流値が保持される。アナログ入力信号Vinの信号レベルと比較基準電圧Vrefとの差はMOSトランジスタM13、M14によって増幅され、出力Voutとして出力される。
プリアンプ部Pre−Ampを構成するプリアンプP0〜P17の他の構成例を図3に示す。図3に示すプリアンプは、比較基準電圧Vrefを記憶するための記憶部を設け、比較基準電圧Vrefをそれぞれ直接記憶させるようにしたものである。
アンプAMP21は、反転入力端子と出力をスイッチSW21によって短絡することにより、非反転端子が接続されている電位に仮想的に接地される。このとき同時に、スイッチSW22xを閉じ、スイッチSW22を開いた状態とすることによって、比較基準電圧Vrefを容量C21に供給する。これにより、容量C21には、容量C21の容量値をCとすると、C×(Vref−GND)の電荷が蓄えられる。
次にアンプAMP21の入出力を短絡させているスイッチSW21を開き、その後、スイッチSW22xを開き、スイッチSW22を閉じることによって、比較基準電圧Vrefとアナログ入力信号Vinの差電圧(Vref−Vin)が容量C21に印加される。このとき、容量C21とアンプAMP21間の節点は電荷の抜ける経路はなく、電荷保存則から差電圧(Vref−Vin)が容量C21とアンプAMP21間の節に現れる。これにより、差電圧(Vref−Vin)がアンプAMP21によって増幅され、出力Voutとしてラッチに伝えられる。
表1に、図1に示した並列型ADCにおけるプリアンプ部Pre−Ampでの実際のキャリブレーション設定を示す。表1においては、各プリアンプP0〜P17に入力される比較基準電圧と各プリアンプP0〜P17の状態を示しており、斜体文字はキャリブレーション中であることを示し、通常の文字は通常動作中であることを示す。
プリアンプ部Pre−Amp内のプリアンプを必要数より一つ多く配置し、順次キャリブレーションを実行することにより、通常動作を実行しつつキャリブレーションがバックグラウンドにて実行可能となる。表1に示すように、状態Si(i=0〜17)では、プリアンプPiのキャリブレーションをそれぞれ実行し、状態Si(i=18〜33)では、プリアンプP(34−i)のキャリブレーションをそれぞれ実行する。
図1に示した状態は、表1中の状態S32の状態に相当する。このように補間を行う場合、従来においては後段に位置するラッチ部Latchも通常動作できなくなるという問題があったが、本実施形態では、プリアンプ部Pre−Ampとラッチ部Latchとの間に接続部MPX2を設けることで、この問題が解決される。
(第2の実施形態)
次に、第2の実施形態について説明する。
図4は、第2の実施形態によるアナログ信号処理装置を適用した並列型ADCの構成例を示す図である。第2の実施形態における並列型ADCは、入力されるアナログ入力信号Vinを5ビットのデジタル信号D0−D4に変換する。
次に、第2の実施形態について説明する。
図4は、第2の実施形態によるアナログ信号処理装置を適用した並列型ADCの構成例を示す図である。第2の実施形態における並列型ADCは、入力されるアナログ入力信号Vinを5ビットのデジタル信号D0−D4に変換する。
図4において、Vrefは基準電圧を基に複数の比較基準電圧を生成する基準電圧発生部である。基準電圧発生部Vrefは、電圧VRHと電圧VRL間を分圧(本実施形態では抵抗分圧)し、比較基準電圧VRL(Vr0)、Vr2、Vr4、…、Vr30、VRH(Vr32)を生成する。
Pre−Ampは、基準電圧発生部Vrefにて生成された比較基準電圧Vr0、Vr2、…、Vr32及びアナログ入力信号Vinが入力されるプリアンプ部であり、入力された比較基準電圧とアナログ入力信号Vinとを演算処理する複数のプリアンプP0、P1、…、P16で構成される。各プリアンプP0、P1、…、P16は、比較基準電圧及びアナログ入力信号Vinが入力され、演算処理して得られた比較基準電圧とアナログ入力信号Vinとの差電圧を増幅して出力する。
MPX2は、プリアンプ部Pre−Ampを構成するプリアンプP0、P1、…、P16と、ラッチ部Latchを構成するラッチLB−2、LB−1、LB0、LB1、…、LB+5の接続を制御する接続部である。接続部MPX2は、複数のスイッチMC−2、MC−1、MC0、MC1、…、MC+5を有するマルチプレクサにより構成される。
ラッチ部Latchは、最終的に‘1’又は‘0’の値に判定するためのものである。ラッチ部Latchは、複数のラッチLB−2、LB−1、LB0、LB1、…、LB+5で構成され、各ラッチLB−2、LB−1、LB0、LB1、…、LB+5は、比較基準電圧に対して少なくとも1つ以上多くの判定点を持ち判定結果を出力する。
MPX3は、ラッチ部Latchを構成するラッチLB−2、LB−1、LB0、LB1、…、LB+5と、エンコーダ40の入力T0、T1、…、T32の接続を制御する接続部である。エンコーダ40は、ラッチ部Latchからの出力T0、T1、…、T32をエンコードしてデジタル信号D0−D4を出力する。
ラッチ部Latchを構成するラッチの一構成例を図5に示す。また、図4に示した並列型ADCにおけるラッチ部Latchでの実際のキャリブレーション設定を表2に示す。表2においては、各ラッチLB−2、LB−1、LB0、LB1、…、LB+5と、エンコーダ40の入力T0、T1、…、T32との接続について示している。なお、表2において、「Cal」はキャリブレーション中であることを示し、「NC」は非接続状態であることを示す。
図4に示した状態は、表2に示す状態S6に相当する。
ラッチにて行われるキャリブレーションは、補間を実際に行うラッチのオフセットをキャンセルするためのものであって、キャリブレーションを実行するラッチはプリアンプP0〜P16との接続を切り離して、図5に示す状態にすることによってラッチ自身のオフセットはキャンセルされる。
ラッチにて行われるキャリブレーションは、補間を実際に行うラッチのオフセットをキャンセルするためのものであって、キャリブレーションを実行するラッチはプリアンプP0〜P16との接続を切り離して、図5に示す状態にすることによってラッチ自身のオフセットはキャンセルされる。
ラッチのキャリブレーション実行中は、スイッチSW31、SW32、SW333x、SW34xが閉じ、スイッチSW33、SW34が開いた状態とする。このようにして、第1の電圧V31を差動段の双方のMOSトランジスタM45、M46のゲートにて受けた状態にして増幅を行うと同時に容量C41、C42にその増幅した電圧を記録する。ここで、第1の電圧V31として、例えばコモンモード電位(Vcm)を用いるようにしても良い。
次に、スイッチSW31、SW32、SW33x、SW34xを開き、スイッチSW33、SW34を閉じた状態とすることによって、容量C41、C42にその電圧が保持される。MOSトランジスタM43、M44によりプリアンプ出力A31、A32に係る増幅処理が行われ、プリアンプ出力A31、A32に応じた出力Voutとして出力される。
ラッチのキャリブレーションを行う場合、キャリブレーションを実行するラッチ(図4に示す例ではラッチLB6、LB7、LB8)に隣接するラッチ(同様にLB4,LB5、LB9)も同時にプリアンプとの接続が切断され、その出力はエンコーダ40とラッチ部Latchとの間に設けられた接続部MPX3で除外される。これにより、ラッチをキャリブレーションしつつ通常動作を行うことが可能となる。
(第3の実施形態)
次に、第3の実施形態について説明する。
図6は、第3の実施形態によるアナログ信号処理装置を適用した並列型ADCの構成例を示す図である。第3の実施形態における並列型ADCは、入力されるアナログ入力信号Vinを3ビットのデジタル信号D0−D2に変換する。なお、図6においてはシングル構成にて記述している。
次に、第3の実施形態について説明する。
図6は、第3の実施形態によるアナログ信号処理装置を適用した並列型ADCの構成例を示す図である。第3の実施形態における並列型ADCは、入力されるアナログ入力信号Vinを3ビットのデジタル信号D0−D2に変換する。なお、図6においてはシングル構成にて記述している。
図6において、Sa0〜Sa6はスイッチであり、電圧VRHと電圧VRL間を分圧して得られる比較基準電圧Vr0、Vr2、…、Vr6を選択して出力する。
プリアンプPi(i=0〜6)に接続された容量(容量値C)には、通常動作時にはスイッチSbiを介して、アナログ入力信号Vinが供給され、キャリブレーション時にはスイッチSbixを介して比較基準電圧Vrefが供給される。
キャリブレーション時に容量とプリアンプPiの節点を、スイッチSbigにより接地(グランド電位)することによって、容量にはC(Vref−GND)の電荷が充電される。その後、容量とプリアンプ間の節点はスイッチSbigをオフすることで接地から切り離されることによって、容量とプリアンプ間の電荷は保持され、結果として容量に比較基準電圧Vrefが記憶される。
キャリブレーション時に容量とプリアンプPiの節点を、スイッチSbigにより接地(グランド電位)することによって、容量にはC(Vref−GND)の電荷が充電される。その後、容量とプリアンプ間の節点はスイッチSbigをオフすることで接地から切り離されることによって、容量とプリアンプ間の電荷は保持され、結果として容量に比較基準電圧Vrefが記憶される。
また、キャリブレーション時には、プリアンプPiはグランド電位を増幅してラッチLCに伝え、第2の実施形態と同様にしてラッチはこの値を元にオフセットキャンセルを行うことによりグランド電位入力時のプリアンプの出力を閾値電圧として設定する。
以上のようにして、プリアンプPiからラッチLCまでのオフセットは、キャンセルされる。さらに、この後の通常動作状態において、アナログ入力信号Vinが容量に供給されることで、差電圧(Vref−Vin)がプリアンプに伝達される。これにより、記憶された比較基準電圧Vrefとアナログ入力信号Vinとの比較動作が実現される。
なお、図6において、61は、各ラッチLCと、エンコーダ60の入力との接続を制御する接続部であり、60は、ラッチからの出力をエンコードしてデジタル信号D0−D2を出力するエンコーダである。
図6に示した並列型ADCにおける実際のキャリブレーション設定を表3に示す。表3においては、各プリアンプP0〜P6に入力される比較基準電圧と各プリアンプP0〜P6の状態、及び各ラッチLC0、LC1、…、LC+5の判定点を示している。なお、表3において、斜体文字はキャリブレーション中であることを示し、太字は非接続状態であることを示し、特に“x”は無効なものであることを示す。また、下線を付したものは、仮想の比較基準電圧を示す。図6に示した状態は、表3に示す状態S3に相当する。
(第4の実施形態)
次に、第4の実施形態について説明する。
次に、第4の実施形態について説明する。
図7は、第4の実施形態によるアナログ信号処理装置を適用した並列型ADCの構成例を示す図である。第4の実施形態における並列型ADCは、入力されるアナログ入力信号Vinを3ビットのデジタル信号D0−D2に変換する。71は、各ラッチLDと、エンコーダ70の入力との接続を制御する接続部であり、70は、ラッチからの出力をエンコードしてデジタル信号D0−D2を出力するエンコーダである。
第4の実施形態における並列型ADCは、第3の実施形態における並列型ADCに、さらに利得補正機能を持たせたものであり、その動作設定を表4〜表7に示す。表4〜表7においては、各スイッチ等をオン/オフ制御するための制御信号の状態、各プリアンプP0〜P6に入力される比較基準電圧、及び各ラッチLD0〜LD12の判定点等を示しており、詳細には、表4及び表6に各制御信号について示し、表5及び表7に各プリアンプP0〜P6に入力される比較基準電圧及び各ラッチLD0〜LD12の判定点等を示している。
なお、初期状態から状態S8(S8’)までを表4及び表5に示しており、それに続く状態S9以降を表6及び表7に示している。表4〜表7において、斜体文字はキャリブレーション中のものに対応し、太字は非接続状態のものに対応しており、特に“x”は無効なものであることを示す。また、括弧はゲインが未調整であることを示し、下線は仮想の比較基準電圧を示す。
また、表4〜表7では、各制御信号において、“H”は対応するスイッチを閉じた状態とし、“L”は対応するスイッチを開いた状態とすることを示している。さらに、制御信号に対応するスイッチに対して添え字“x”を付した相補関係のスイッチがある場合には、相補関係のスイッチは“H”のとき開いた状態となり、“L”のとき閉じた状態となる。
以下、図7を参照して第4の実施形態について説明する。
例えば、表4中及び表5中の状態S3において、プリアンプP2、P3をラッチにてオフセットキャンセルを行う。プリアンプP2に比較基準電圧Vr4を入力した状態時のプリアンプ出力はスイッチSo2を介して信号So_INとしてゲイン制御部72に伝達され記憶される。このとき、図8に示すゲイン制御部72内の基準回路も同様に比較基準電圧Vr6をスイッチSg3を介して信号Sg_INとして入力し、ゲイン制御部72内にその出力を記憶させる。
例えば、表4中及び表5中の状態S3において、プリアンプP2、P3をラッチにてオフセットキャンセルを行う。プリアンプP2に比較基準電圧Vr4を入力した状態時のプリアンプ出力はスイッチSo2を介して信号So_INとしてゲイン制御部72に伝達され記憶される。このとき、図8に示すゲイン制御部72内の基準回路も同様に比較基準電圧Vr6をスイッチSg3を介して信号Sg_INとして入力し、ゲイン制御部72内にその出力を記憶させる。
次に、利得補正をかけるP2のバイアス用スイッチSz2gをオフにして比較状態とし、スイッチSc2、Sc2xのオン/オフを入れ替えて入力として隣接する比較基準電圧Vr6を入力し増幅させ、その出力をゲイン制御部72に伝える。このとき、ゲイン制御部72内の基準回路は、スイッチSg3によって比較基準電圧Vr4が入力される。
ゲイン制御部72内ではプリアンプP2によって増幅された差電圧(Vr4−Vr6)と、基準回路によって増幅された差電圧(Vr6−Vr4)とが比較されてその結果に基づきプリアンプの利得に関係する部分に負帰還として働くように補正をかけることによって利得補正を行う。第4の実施形態では、このように共通の基準回路を使用することにより各プリアンプは共通の基準にて利得補正が実行されることになる。
図8に、図7に示したゲイン制御部72の構成例を示す。
図8において、アンプ部AMPzは、図7に示したプリアンプPi、スイッチSzig、容量のすべてが同一のレプリカで構成される。例えば、表4中及び表5中の状態S3ではアンプ部AMPzはスイッチSg3を介して電圧Vr6を入力し、同時に容量−AMPz間を接地させる。このとき、比較基準電圧Vr4を入力してそれをスイッチSz2gにてグランドに接地中のプリアンプP2出力がスイッチSo2を介してゲイン制御部72内の容量に入力される。この両者の出力を元にアンプCMPzは、スイッチSWzをオンすることにより後述の補間CMPと同様にオフセットをキャンセルする。
図8において、アンプ部AMPzは、図7に示したプリアンプPi、スイッチSzig、容量のすべてが同一のレプリカで構成される。例えば、表4中及び表5中の状態S3ではアンプ部AMPzはスイッチSg3を介して電圧Vr6を入力し、同時に容量−AMPz間を接地させる。このとき、比較基準電圧Vr4を入力してそれをスイッチSz2gにてグランドに接地中のプリアンプP2出力がスイッチSo2を介してゲイン制御部72内の容量に入力される。この両者の出力を元にアンプCMPzは、スイッチSWzをオンすることにより後述の補間CMPと同様にオフセットをキャンセルする。
次に、状態S3’に移り、スイッチSWzをオフ、Szig相当のスイッチをオフさせてアンプ部AMPz入力をスイッチSg2によって電圧Vr4に切り替える。これによって、アンプ部AMPzはG(Vr4−Vr6)の演算を実行しアンプCMPzの片方の容量へ出力する。同時に、プリアンプP2はスイッチSc2xをオンからスイッチSc2をオンに切り替わることによって、電圧Vr6が入力され利得G’にて増幅される。この出力はG’(Vr6−Vr4)となりスイッチSo2を介してゲイン制御部72内のもう一方の容量に入力される。
アンプCMPzは、この両容量の電圧変動の差G(Vr4−Vr6)−G’(Vr6−Vr4)を判定する。この差は、すなわち(G−G’)の差に相当し、その判定結果を出力する。判定結果を基に負帰還として作用するようにプリアンプの利得に関連する部分へスイッチSf2を介してプリアンプP2へ戻すことによってプリアンプP1の利得G’はG’=Gとなるまで補正される。
図8ではプリアンプの回路例としてPMOS負荷のゲートに結果を戻した。ゲイン制御部72は全てのプリアンプについて共通のため例え誤差があっても全て同じ誤差を持つことになり、補間を行う場合の利得誤差からくる誤差はキャンセルされる。
なお、上述した説明では、第3の実施形態に示した並列型ADCにゲイン制御部72を設けた場合について説明したが、図9に示すように第1の実施形態に示した並列型ADCにゲイン制御部91を設けても良い。
第1の実施形態に示した並列型ADCにゲイン制御部91を設けた場合のプリンアンプP2とゲイン制御部とを図10、図11に示す。図10はプリアンプP2が図2に示したように構成される場合を示しており、図11はプリアンプP2が図3に示したように構成される場合を示している。いずれにおいても、ゲイン制御部内のアンプ101を介することによって、各プリアンプ出力は同一の電位に制御されることが可能となる。
図12は、上述した実施形態における補間ラッチの構成と補正について説明するための図である。
アンプAMP0、AMP2が基準電圧Vref0、Vref2をそれぞれ入力されている時に、アンプCMP0、CMP1、CMP2は入出力をスイッチSW1を介して短絡させることによって、容量とアンプCMP0、CMP1、CMP2間の節点はグランドに仮想接地され、オフセットもキャンセルされる。
それと同時にアンプAMP0、AMP2と容量間は、基準電圧Vref入力時の出力が印加され、スイッチSW1をオフとすることによって、アンプCMP0、CMP1、CMP2は、基準電圧Vref0、Vref2入力時のAMP0、AMP2の出力を容量に記憶する。
次に、スイッチSW1、SWrを切り替えることによって、アンプAMP0、AMP2にアナログ入力信号Vinを加えると、アンプAMP0、AMP2はそれを増幅する。容量とアンプCMP0、CMP1、CMP2間の節点はスイッチがオフされているのでフローティング状態となり、電荷保存則によりアンプAMP0、AMP2と容量間の電位変動分が、容量とアンプCMP0、CMP1、CMP2にグランドを基準として現れる。
すなわち、アンプの利得をGとするとG(Vin−Vref0)、G(Vin−Vref2)がアンプCMP0、CMP2にそれぞれ加わる(グランド=0Vとする)。また、アンプCMP1には、G{Vin−(Vref0+Vref2)/2}が加わる。これは電圧Vref0と電圧Vref2の中間電圧と等しく補間によって仮想的に電圧Vref1相当の電圧との比較が可能となる。しかし、実際にはアンプの利得Gは同一ではないため、オフセットを補正しても補間を行う場合にはそれが誤差となる。
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
以上のように、本発明によれば、補間により素子数を抑制しながらもバックグラウンドで補間により発生する誤差を補正することによって高精度化を実現することができるとともに、さらに素子ばらつきの影響を補正によって解消することにより、スケーリング効果が得られる小サイズ素子の使用を可能にし高速化を実現することができる。
Claims (11)
- 入力されるアナログ入力信号を処理するアナログ信号処理装置であって、
複数の比較基準電圧の中から所定の比較基準電圧を選択する電圧選択部と、
前記所定の比較基準電圧と前記アナログ入力信号とを演算処理する演算部と、
前記複数の比較基準電圧に対して少なくとも1つ以上多くの判定点を持ち、前記演算部の出力が入力される比較部と、
前記演算部と前記比較部との接続を制御する接続部とを備え、
前記演算部は、補正可能な第1の信号処理部を有し、前記複数の比較基準電圧に対する必要数よりもM個以上(Mは自然数)多く設けられ、
前記接続部は、N個(Nは自然数かつN≦M)の第1の信号処理部が補正動作中に、前記補正動作中にない第1の信号処理部を有する演算部と前記比較部とを接続することを特徴とするアナログ信号処理装置。 - 前記補正可能な第1の信号処理部は、前記所定の比較基準電圧が記憶される記憶部を有することを特徴とする請求項1記載のアナログ信号処理装置。
- 前記第1の信号処理部の補正を行う共通の補正制御部を備えることを特徴とする請求項1記載のアナログ信号処理装置。
- 前記比較部は、補正可能な複数の第2の信号処理部を有し、前記複数の比較基準電圧に対する必要数よりもX個以上(Xは自然数)多く設けられ、
Y個(Yは自然数かつY≦X)の第2の信号処理部が補正動作中に、前記補正動作中にない前記第1の信号処理部と前記補正動作中にない第2の信号処理部を有する比較部とを接続することを特徴とする請求項1記載のアナログ信号処理装置。 - 前記第1の信号処理部及び前記第2の信号処理部のそれぞれは、前記所定の比較基準電圧が記憶される記憶部を有することを特徴とする請求項4記載のアナログ信号処理装置。
- 前記第1の信号処理部の補正を行う共通の第1の補正制御部と、前記第2の信号処理部の補正を行う共通の第2の補正制御部との少なくとも一方を備えることを特徴とする請求項4記載のアナログ信号処理装置。
- 入力されるアナログ入力信号を処理するアナログ信号処理装置であって、
所定の比較基準電圧と前記アナログ入力信号とを演算処理する演算部と、
前記複数の比較基準電圧に対して少なくとも1つ以上多くの判定点を持ち、前記演算部の出力が入力される比較部と、
前記演算部と前記比較部との接続を制御する接続部とを備え、
前記比較部は、補正機能を有する第1の信号処理部を有し、前記複数の比較基準電圧に対する必要数よりもX個以上(Xは自然数)多く設けられ、
前記接続部は、Y個(Yは自然数かつY≦X)の第1の信号処理部が補正動作中に、前記演算部と前記補正動作中でない第1の信号処理部を有する比較部とを接続することを特徴とするアナログ信号処理装置。 - 前記第1の信号処理部は、前記所定の比較基準電圧が記憶される記憶部を有することを特徴とする請求項7記載のアナログ信号処理装置。
- 前記第1の信号処理部の補正を行う共通の第1の補正制御部を備えることを特徴とする請求項7記載のアナログ信号処理装置。
- 請求項1記載のアナログ信号処理装置と、
前記アナログ信号処理装置の出力をエンコードし、デジタル信号に変換する信号変換部とを備えることを特徴とするAD変換器。 - 前記アナログ信号処理装置にて前記アナログ入力信号が並列処理される並列型AD変換器であることを特徴とする請求項10記載のAD変換器。
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