CN111917416B - 逐次比较型模数转换器和流水线型模数转换器 - Google Patents

Abstract

本发明提供逐次比较型AD转换器和流水线型AD转换器，不存在由采样保持引起的延迟。具备：接收电路(107、117)，其输出与接收到的模拟输入信号(Ain)相应的模拟输入信号(AinO)；减法运算器(108a、118a)，其计算n次的逐次转换中的各次的模拟输入信号(AinO)与由DA转换器(109、119)对控制值(DA0、DA1)进行AD转换得到的比较信号的差信号；比较器(104、114)，其判定差信号的电压相对于参照电压(VC)的高低关系；控制电路(101)，其基于比较结果更新控制值，以使比较信号接近模拟输入信号；以及输出寄存器(102)，其基于比较器的比较结果来输出数字输出信号(Vout)。

Description

逐次比较型模数转换器和流水线型模数转换器

技术领域

本发明涉及一种逐次比较型模数转换器(AD converter)和流水线型模数转换器。

背景技术

以往，在耳机的主动降噪(ANC)系统中，首先对来自外部的噪声进行AD转换。接着，由DSP(Digital Signal Processor：数字信号处理器)计算要消除AD转换后的噪声中的到达耳朵的噪声分量的声音。然后，将该计算结果进行数模(DA)转换后从耳机输出，由此消除到达耳朵的噪声。此时，如果AD转换花费时间，则要消除噪声的信号赶不上来自外部的噪声，无法完全消除噪声。因此，在这样的系统中，期望一种转换延迟少的AD转换器。作为延迟少的AD转换器，例如已知一种专利文献1和2中记载的流水线型A/D转换器。另外，作为AD转换器，已知一种专利文献3中记载的逐次比较型A/D转换器。

现有技术文献

专利文献

专利文献1：日本特开2003-163597号公报

专利文献2：美国专利第8643529号说明书

专利文献3：日本特开2011-114577号公报

发明内容

发明要解决的问题

本发明的目的在于，提供一种不存在由采样保持引起的延迟的逐次比较型A/D转换器和流水线型A/D转换器。

用于解决问题的方案

为了实现上述目的，本发明的一个实施方式所涉及的逐次比较型A/D转换器具备：接收电路，其接收第一模拟输入信号，连续地输出与所述第一模拟输入信号相应的第二模拟输入信号；差信号计算电路，其计算n次的逐次转换中的各次逐次转换中的所述第二模拟输入信号与模拟基准信号的差信号，其中，n为2以上的自然数，以下相同；判定电路，其判定所述差信号的电压是否高于参照电压；基准值运算电路，其基于所述判定电路的判定结果来更新基准值，使得所述模拟基准信号接近所述第二模拟输入信号；数模转换器，其将所述基准值转换为所述模拟基准信号；以及输出电路，其基于所述判定电路的判定结果来输出数字输出信号。

另外，为了实现上述目的，本发明的一个实施方式所涉及的流水线型模数转换器是具有被级联连接的多个级和最终级的流水线型模数转换器，其中，所述多个级各自具有：第一逐次比较型副模数转换器，其将模拟输入信号转换为数字输出信号；数模转换器，其将由所述第一逐次比较型副模数转换器输出的所述数字输出信号转换为模拟输出信号；以及放大电路，其将所述模拟输入信号与所述模拟输出信号的差信号进行放大。此外，所述最终级具有第二逐次比较型副模数转换器，所述第二逐次比较型副模数转换器将由所述多个级中的最终阶段的级输出的差信号转换为数字输出信号。而且，所述第一逐次比较型副模数转换器和所述第二逐次比较型副模数转换器由上述逐次比较型模数转换器构成。

发明的效果

如果是本发明，则能够在判定部的判定时刻时对与由接收电路接收到的第一模拟输入信号相应的第二模拟输入信号与模拟基准信号的差信号进行逐次判定处理。由此，不是针对进行了采样保持的固定的模拟输入信号，而是针对实时地变化的模拟输入信号进行AD转换处理。其结果，与对进行了采样保持的固定的模拟输入信号进行AD转换处理的结构相比，能够消除由采样保持引起的延迟，能够提高转换速度。

附图说明

图1是示出第一实施方式所涉及的逐次比较型AD转换器的基本结构的图，图1的(a)是示出单端结构的基本结构的图，图1的(b)是示出差动结构的基本结构的图。

图2是示出第一实施方式所涉及的单端结构的逐次比较型AD转换器的具体结构的图。

图3是示出设为“n＝4”的情况下的控制值NEG、D1、D2、D3、DA0以及式(4)的第二项的值的对应关系的图。

图4是用每个功能的块示出比较用开关电容电路的框图。

图5是示出第一实施方式所涉及的逐次比较型AD转换器的模拟输入信号Ain与数字输出信号Vout的关系的一例的图。

图6是示出第一实施方式所涉及的逐次比较型AD转换器的比较动作时的比较电压与比较动作次数的关系的一例的图。

图7是示出第一实施方式所涉及的逐次比较型AD转换器的模拟输入电压发生了变化的情况下的比较电压与模拟输入电压的关系的一例的图。

图8是示出相关技术的逐次比较型AD转换器的比较动作时的比较电压与比较动作次数的关系的一例的图。

图9是示出相关技术的逐次比较型AD转换器的模拟输入电压发生了变化的情况下的比较电压与模拟输入电压的关系的一例的图。

图10是示出第一实施方式所涉及的逐次比较型AD转换器的比较动作时的模拟输入信号波形、比较电压、时钟信号波形、比较结果以及数字输出代码的时间变化的一例的图，图10的(a)是说明得到5位输出的结构的图，图10的(b)是说明得到6位输出的结构的图。

图11是示出第二实施方式所涉及的单端结构的逐次比较型AD转换器的基本结构的图。

图12是示出第二实施方式所涉及的单端结构的逐次比较型AD转换器的具体结构的图。

图13是示出第三实施方式的逐次比较型AD转换器的具体结构的图。

图14是示出第四实施方式所涉及的流水线型AD转换器的结构例的框图。

图15是示出第四实施方式所涉及的单位块的具体结构例的框图。

图16是构成第四实施方式所涉及的流水线型AD转换器的初级及其下级的单位块的逐次比较型副AD转换器的比较动作时的时序图。

图17是示出相关技术的流水线型AD转换器的一例的图。

图18是示出使用了相关技术的逐次比较型AD转换器的流水线型A/D转换器的动作例的图。

图19是示出相关技术的逐次比较型AD转换器的基本结构的一例的图。

图20是示出相关技术的逐次比较型AD转换器的具体结构的一例的图。

图21是图20所示的逐次比较型AD转换器的各信号的时序图。

附图标记说明

1、1A、1B、2：逐次比较型AD转换器；3_1～3_4：单位块；4、6：逐次比较型副AD转换器；5：编码器；7、109、109A、119、119A、209、219：DA转换器；8、108a、108b、118a、118b：减法运算器；9：放大器；30：流水线型AD转换器；101、201：控制电路；102、202：输出寄存器；104、114、204、214：比较器；103a～103c、103d_1～103d_(n+1)、103e_1～103e_(n+1)、103f_1～103f_(n+1)、113a～113c、113d_1～113d_(n+1)、113e_1～113e_(n+1)、113f_1～113f_(n+1)、203a～203c：开关；105_1～105_(n+1)、115_1～115_(n+1)、205、215：开关组；107、107A、117、117A、207、217：接收电路；108、118：比较用开关电容电路；208、218：比较用电阻梯型DA转换电路；SN0、SN1：存储节点；VC：第一基准电压端子；VRP：第二基准电压端子；VRN：第三基准电压端子。

具体实施方式

以下，参照附图来说明本发明的实施方式。在以下的说明中参照的附图的记载中，对相同或类似的部分标注相同或类似的附图标记。

另外，以下所示的实施方式是例示用于将本发明的技术思想具体化的装置、方法的实施方式，本发明的技术思想并不是要将构成部件的构造、配置等限定为下述内容。本发明的技术思想能够在权利要求书中记载的权利要求所规定的技术范围内进行各种变更。

在说明本发明的各实施方式时，首先，基于图17～图21说明本发明的各实施方式的相关技术。

作为相关技术的流水线型A/D转换器如图17所示那样具有单位块10-1～10-4、A/D转换器11以及编码器12，各单位块具备副A/D转换器13(以下称为“副A/D转换器”)、D/A转换器14、减法运算器15以及放大器16。副A/D转换器将被输入到各单位块的模拟信号Vin转换为数字信号。关于一般的流水线型A/D转换器的副A/D转换器，使用由阈值不同的多个比较器构成的闪速型A/D转换器。这是由于在闪速型A/D转换器中不存在如逐次比较型A/D转换器那样的转换延迟，能够进行高速的转换。

在流水线型A/D转换器中，由于与时钟同步地从第一个单位块向后级的单位块依次对信号进行传输处理，因此单位块间的信号传输处理导致转换延迟。如果减少单位块的数量，则能够缩短转换延迟，但无法转换为期望位数的数字信号。因此，需要将各单位块中的位分辨率增加与减少的单位块相应的量。但是，如果在闪速型A/D转换器中增加位宽度，则比较器的数量呈指数函数地增加，导致功耗、成本增加。例如，2位的闪速型A/D转换器所需要的比较器为3个，但在3位的闪速型A/D转换器中比较器增加至7个。具体而言，在n位的闪速型A/D转换器中需要2ⁿ-1个比较器。

与此相对地，专利文献2中记载的流水线型A/D转换器使用逐次比较型A/D转换器(在专利文献2中被称为“SAR”)来构成流水线型A/D转换器，该逐次比较型A/D转换器是能够以低功耗抑制电路面积的A/D转换器。

如图18所示，在该流水线型A/D转换器中，作为逐次比较处理，进行了采样(转换对象信号的采样处理)、SAR(逐次比较)、输出(结果输出)这3个处理。由于逐次比较处理必须进行上述3个处理，因此例如图18中的用方框围成的部分所示，在SAR的动作期间进行模拟加减法运算器内的OP-AMP的复位(reset)动作等，从而存在用于等待SAR的动作结束的期间。

另外，以往，作为逐次比较型A/D转换器，例如公开了一种同时实现了采样保持功能和D/A转换功能的结构(参照专利文献3)。

在此，图19是示出以往的电荷比较型的逐次比较型A/D转换器的一例的电路图。另外，图20是将图19的电路图按每个功能进行了分块的图。

图19所示的逐次比较型A/D转换器将模拟输入信号Ain转换为n位(n为3以上的自然数)的数字输出Vout。在图20中，S/H是采样保持电路，D/A转换器是将数字值转换为模拟值的电路。如图19的电路图所示，一般来说，S/H和D/A转换器大多通过共用电容器来实现。即，在电容器中对模拟输入电压进行采样之后，使用该电容器进行D/A转换和加减法运算。

在专利文献3的逐次比较型A/D转换器中，在事先对模拟输入信号Ain进行采样之后，针对采样得到的Ain一边改变D/A转换器的值一边依次进行比较动作，最终得到数字转换结果。在此，图21是示出专利文献3(图19)的逐次比较型A/D转换器的比较动作时的被判定电压、时钟信号波形以及判定结果的时间变化的一例的图。在图21中图示了标绘出被判定电压的一例、时钟信号CLK的一例以及判定结果DN的值的一例。

也就是说，专利文献3的逐次比较型A/D转换器如图19所示那样由1个电路实现了D/A转换功能和采样保持功能，因此必须以分时方式进行处理。因此，如图21中的双箭头线的期间所示，从对模拟输入信号Ain进行采样起直到针对基于被进行该采样的模拟输入信号Ain生成的被判定电压的比较动作结束为止，存在延迟。即，在以往的逐次比较型A/D转换器中，从对模拟输入信号Ain进行采样起直到输出该模拟输入信号Ain的A/D转换结果为止，存在图21中的双箭头线所示的期间的延迟。这种情况在将逐次比较型A/D转换器用作副A/D转换器的专利文献2中记载的流水线型A/D转换器中也同样，在从对模拟输入电压进行采样起直到比较动作结束为止存在延迟。

与此相对地，本发明的各实施方式所涉及的逐次比较型A/D转换器和流水线型A/D转换器具有不存在由采样保持引起的延迟的结构。

[第一实施方式]

[基本结构]

首先，基于图1说明本发明的第一实施方式所涉及的逐次比较型AD转换器的基本结构。图1的(a)是示出第一实施方式所涉及的单端结构的逐次比较型AD转换器的基本结构的图，图1的(b)是示出第一实施方式所涉及的差动结构的逐次比较型AD转换器的基本结构的图。

如图1的(a)所示，第一实施方式所涉及的单端结构的逐次比较型AD转换器1具备控制电路101、输出寄存器102、比较器104和114以及比较用开关电容电路108和118。在此，控制电路101对应于权利要求书中记载的基准值运算电路，输出寄存器102对应于权利要求书中记载的输出电路，比较器104和114对应于权利要求书中记载的判定电路。

比较用开关电容电路108具备接收电路107、减法运算器108a以及DA转换器109，比较用开关电容电路118具备接收电路117、减法运算器118a以及DA转换器119。此外，图1的(a)中的DA0和DA1是在控制电路101中生成的控制值，用于控制DA转换器109和119。在此，减法运算器108a和118a对应于权利要求书中记载的差信号计算电路，控制值DA0和DA1对应于权利要求书中记载的基准值。

接收电路107和117是输出与被输入到信号输入端子Ain的模拟输入信号Ain相应的信号的电路，例如是为了将模拟输入信号Ain调整为期望的振幅、或者将模拟输入信号Ain与DA转换器109及119的输出信号进行加减法运算所需要的调整电路。以下，将从接收电路107和117输出的与模拟输入信号Ain相应的信号称为“模拟输入信号AinO”。在此，模拟输入信号Ain对应于权利要求书中记载的第一模拟输入信号，模拟输入信号AinO对应于权利要求书中记载的第二模拟输入信号。

在第一实施方式中，设为模拟输入信号Ain与模拟输入信号AinO是等价的，以下，将从接收电路107和117输出的模拟输入信号AinO称为“模拟输入信号Ain”。

在单端结构中，由减法运算器108a和118a运算从接收电路107和117输出的模拟输入信号Ain与DA转换器109及119的输出信号的差信号。然后，从减法运算器108a和118a输出的差信号被输入到比较器104和114的非反转输入端子。以下，将模拟输入信号Ain与DA转换器109的输出信号的差信号的信号电压称为“差电压SN0”，将模拟输入信号Ain与DA转换器119的输出信号的差信号的信号电压称为“差电压SN1”。

比较器104将差电压SN0与参照电压VC进行比较，比较器114将差电压SN1与参照电压VC进行比较。在此，参照电压VC对应于权利要求书中记载的第一基准电压。然后，基于这些比较结果来判定差电压SN0与参照电压VC的大小关系以及差电压SN1与参照电压VC的大小关系。控制电路101基于该比较结果DO0和DO1来更新控制值DA0和DA1，使得DA转换器109和119的输出信号接近模拟输入信号Ain。另外，第一实施方式的输出寄存器102基于进行n次(n为3以上的自然数，以下相同)的比较所得到的高低关系的比较结果DO0_1～DO0_n以及DO1_1～DO1_n，来运算与模拟输入信号Ain对应的(n+1)位的数字输出信号Vout。在此，比较结果DO0和DO1对应于权利要求书中记载的判定结果。

另一方面，如图1的(b)所示，第一实施方式所涉及的差动结构的逐次比较型AD转换器1A构成为，在上述单端结构的逐次比较型AD转换器1中比较用开关电容电路108和118的结构有一部分不同。即，在差动结构中具备比较用开关电容电路108A和118A，来代替上述比较用开关电容电路108和118。比较用开关电容电路108A具备接收电路107A、减法运算器108a和108b以及DA转换器109A，比较用开关电容电路118A具备接收电路117A、减法运算器118a和118b以及DA转换器119A。

接收电路107A和117A是为了将被输入到信号输入端子Ain_P和Ain_N的彼此处于反相关系的模拟输入信号Ain_P和Ain_N调整为期望的振幅、或者将模拟输入信号Ain_P和Ain_N与DA转换器109A和119A的输出进行加减法运算所需要的调整电路。以下，将从接收电路107A和117A输出的与模拟输入信号Ain_P对应的信号称为“模拟输入信号AinO_P”，将从接收电路107A和117A输出的与模拟输入信号Ain_N对应的信号称为“模拟输入信号AinO_N”。在此，模拟输入信号Ain_P和Ain_N对应于权利要求书中记载的第一模拟输入信号，模拟输入信号AinO_P和AinO_N对应于权利要求书中记载的第二模拟输入信号。

在第一实施方式中，设为模拟输入信号Ain_P与模拟输入信号AinO_P是等价的，模拟输入信号Ain_N与模拟输入信号AinO_N是等价的，以下，将从接收电路107A和117A输出的模拟输入信号AinO_P称为“模拟输入信号Ain_P”，将从接收电路107A和117A输出的模拟输入信号AinO_N称为“模拟输入信号Ain_N”。

在差动结构中，由减法运算器108a运算从接收电路107A输出的模拟输入信号AinO_P与DA转换器109A的输出信号的差信号，由减法运算器118a运算从接收电路117A输出的模拟输入信号AinO_P与DA转换器119A的输出信号的差信号。另外，由减法运算器108b运算从接收电路107A输出的模拟输入信号AinO_N与DA转换器109A的输出信号的差信号，由减法运算器118b运算从接收电路117A输出的模拟输入信号AinO_N与DA转换器119A的输出信号的差信号。

然后，从减法运算器108a和118a以及108b和118b输出的差信号被输入到比较器104和114的非反转输入端子。以下，将模拟输入信号Ain_P与DA转换器109A的输出信号的差信号的电压称为“差电压SN0_P”，将模拟输入信号Ain_N与DA转换器109A的输出信号的差信号的电压称为“差电压SN0_N”。另外，将模拟输入信号Ain_P与DA转换器119A的输出信号的差信号的电压称为“差电压SN1_P”，将模拟输入信号Ain_N与DA转换器119A的输出信号的差信号的电压称为“差电压SN1_N”。

比较器104将差电压SN0_P与差电压SN0_N进行比较，比较器114将差电压SN1_P与差电压SN1_N进行比较。然后，判定差电压SN0_P与差电压SN0_N的高低关系以及差电压SN1_P与差电压SN1_N的高低关系。在此，差电压SN0_N和差电压SN1_N对应于权利要求书中记载的参照电压。此外，该参照电压是与在上述单端结构中使用的参照电压VC不同的电压。

此外，通过设为差动结构，与单端结构相比，对共模噪声和来自外部的干扰的耐性提高。

另外，第一实施方式所涉及的逐次比较型AD转换器1和1A为具备2组由比较器和比较用开关电容电路构成的组的结构，但不限于该结构。例如，也可以设为仅具备1组由比较器和比较用开关电容电路构成的组的结构，还可以设为具备3组以上的结构。

另外，此后详细地说明单端结构的逐次比较型AD转换器1。

[逐次比较型AD转换器1的具体的结构例]

第一实施方式所涉及的逐次比较型AD转换器1对模拟输入信号Ain进行AD转换，将其转换为(n+1)位的数字输出信号Vout。

如图2所示，该逐次比较型AD转换器1具备控制电路101、输出寄存器102、比较器104和114以及比较用开关电容电路108和118。

比较用开关电容电路108具备开关103a～103c、接收电路107、存储节点SN0以及DA转换器109。在此，开关103c对应于权利要求书中记载的第一开关电路。

在第一实施方式中，接收电路107由静电电容为Cin的电容器构成。该接收电路107具有将被输入到信号输入端子Ain的模拟输入信号Ain传送(施加)到作为比较器104的输入节点的存储节点SN0的作用。在此，构成接收电路107的静电电容Cin的电容器对应于权利要求书中记载的第一电容元件。

DA转换器109具备开关组105_1～105_(n+1)以及电容器106_1～106_(n+1)。在此，开关组105_1～105_(n+1)对应于权利要求书中记载的第二开关电路，电容器106_1～106_(n+1)对应于权利要求书中记载的第二电容元件至第L(L为3以上的自然数，以下相同)电容元件。

电容器106_1是静电电容被设定为基准电容C的电容器。另外，电容器106_2～106_(n+1)是静电电容分别被设定为用2累乘的倒数对基准电容C进行加权所得到的电容(C/2、C/4、…、C/2ⁿ)的电容器。

例如，在“n＝4”的情况下，电容器106_1～106_5的静电电容分别为“C、C/2、C/4、C/8、C/16”。

开关组105_1～105_(n+1)各自具备开关103d_k(k为1～(n+1)的自然数)、开关103e_k以及开关103f_k这3个开关。以下，有时将开关103d_k、开关103e_k以及开关103f_k简称为“开关103d_k～103f_k”。

具体而言，开关组105_1～105_(n+1)具备末尾的编号(1～(n+1))与各开关组的末尾编号相同的开关103d_k～103f_k。

例如，如果是开关组105_1，则具备开关103d_1、开关103e_1以及开关103f_1这3个开关。另外，如果是开关组105_(n+1)，则具备开关103d_(n+1)、开关103e_(n+1)以及开关103f_(n+1)这3个开关。

另外，开关103d_k～103f_k由MOS晶体管等开关元件构成，且具备各自的右端所连接的公共端子O。

在开关103d_1～103d_(n+1)的左端形成有端子C，在开关103e_1～103e_(n+1)的左端形成有端子P，在开关103f_1～103f_(n+1)的左端形成有端子N。

开关103d_k～103f_k的公共端子O与电容器106_k的左端连接。

具体而言，开关103d_1～103f_1的公共端子O与电容器106_1的左端连接，开关103d_2～103f_2的公共端子O与电容器106_2的左端连接、...、开关103d_(n+1)～103f_(n+1)的公共端子O与电容器106_(n+1)的左端连接。

开关103d_1～103d_(n+1)的端子C与具有第一基准电压VC的第一基准电压端子VC连接。第一基准电压VC例如被设定为0[V]。

另外，开关103e_1～103e_(n+1)的端子P与具有第二基准电压VRP的第二基准电压端子VRP连接，该第二基准电压VRP是以第一基准电压VC为基准的正侧的满刻度基准电压。

另外，开关103f_1～103f_(n+1)的端子N与具有第三基准电压VRN的第三基准电压端子VRN连接，该第三基准电压VRN是以第一基准电压VC为基准的负侧的满刻度基准电压。

也就是说，在本实施方式中，以第一基准电压VC为基准(中心)的、负侧的第三基准电压VRN～正侧的第二基准电压VRP的范围为满刻度基准电压的范围。

而且，开关103d_1～103d_(n+1)根据来自控制电路101的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，使端子C与端子O之间短路。由此，将电容器106_1～106_(n+1)的左端连接于第一基准电压端子VC。

另外，开关103e_1～103e_(n+1)根据来自控制电路101的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，使端子P与端子O之间短路。由此，将电容器106_1～106_(n+1)的左端连接于第二基准电压端子VRP。

另外，开关103f_1～103f_(n+1)根据来自控制电路101的控制信号CTRL来在接通与断开之间切换，在接通状态时，使端子N与端子O之间短路。由此，将电容器106_1～106_(n+1)的左端连接于第三基准电压端子VRN。

存储节点SN0是在电容器106_1～106_(n+1)的右端、比较器104的非反转输入端子、开关103a的上端以及构成接收电路107的电容器(以下，将接收电路107也称为“电容器107”)的右端的连接点处形成的、能够保存电荷的节点。

此外，根据上述所说明的各种电容器106和107以及各种开关103a～103f的连接结构，在使开关103a和103b为断开状态且使开关103c为接通状态时，发挥与上述减法运算器108a同等的功能。即，在该连接状态下，在存储节点SN0处保持差电压SN0，该差电压SN0是针对电容器107的保持电压(模拟输入信号Ain的电压)根据极性而加减电容器106_1～106_(n+1)的保持电压(DA转换器109的输出电压)所得到的电压。

开关103a由MOS晶体管等开关元件构成，其上端与存储节点SN0连接，其下端与具有第一基准电压VC的第一基准电压端子VC连接。而且，根据来自控制电路101的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，将存储节点SN0连接于第一基准电压端子VC。

开关103b由MOS晶体管等开关元件构成，其右端与开关103c的右端及接收电路107的左端分别连接，其左端与第一基准电压端子VC连接。而且，根据来自控制电路101的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，将接收电路107的左端连接于第一基准电压端子VC。

开关103c由MOS晶体管等开关元件构成，其右端与开关103b的右端及接收电路107的左端连接，其左端与模拟输入信号Ain的信号输入端子Ain连接。而且，根据来自控制电路101的控制信号CTRL来在接通与断开之间切换，在接通状态时，将接收电路107的左端连接于信号输入端子Ain。

此外，控制开关103b和开关103c的开关动作(不重叠控制)，使得避免开关103b和开关103c同时为接通状态。

另一方面，比较用开关电容电路118具备开关113a～113c、接收电路117、存储节点SN1以及DA转换器119。

在第一实施方式中，接收电路117由与接收电路107相同的静电电容为Cin的电容器构成。根据该结构，接收电路117具有将被输入到信号输入端子Ain的模拟输入信号Ain传送(施加)到作为比较器114的输入节点的存储节点SN1的作用。

DA转换器119具备开关组115_1～115_(n+1)以及电容器116_1～116_(n+1)。在此，开关组115_1～115_(n+1)对应于权利要求书中记载的第二开关电路，电容器116_1～116_(n+1)对应于权利要求书中记载的第二电容元件至第n电容元件。

电容器116_1～116_(n+1)为与上述电容器106_1～106_(n+1)相同的结构。

开关组115_1～115_(n+1)各自具备开关113d_k、开关113e_k、开关113f_k这3个开关。以下，有时将开关113d_k、开关113e_k以及开关113f_k简称为“开关113d_k～113f_k”。

开关113d_k～113f_k为与上述开关103d_k～103f_k相同的结构。即，在开关113d_1～113d_(n+1)的左端形成有端子C，在开关113e_1～113e_(n+1)的左端形成有端子P，在开关113f_1～113f_(n+1)的左端形成有端子N。而且，开关113d_k～113f_k的公共端子O与电容器116_k的左端连接，端子C与第一基准电压端子VC连接，端子P与第二基准电压端子VRP连接，端子N与第三基准电压端子VRN连接。

而且，开关113d_1～113d_(n+1)根据来自控制电路101的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，使端子C与端子O之间短路。由此，将电容器116_1～116_(n+1)的左端连接于第一基准电压端子VC。

另外，开关113e_1～113e_(n+1)根据来自控制电路101的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，使端子P与端子O之间短路。由此，将电容器116_1～116_(n+1)的左端连接于第二基准电压端子VRP。

另外，开关113f_1～113f_(n+1)根据来自控制电路101的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，使端子N与端子O之间短路。由此，将电容器116_1～116_(n+1)的左端连接于第三基准电压端子VRN。

存储节点SN1是在电容器116_1～116_(n+1)的右端、比较器114的非反转输入端子、开关113a的上端以及构成接收电路117的电容器(以下，将接收电路117也称为“电容器117”)的右端的连接点处形成的、能够保存电荷的节点。

此外，根据上述所说明的各种电容器116和117以及各种开关113a～113f的连接结构，在使开关113a和113b为断开状态且使开关113c为接通状态时，发挥与上述减法运算器118a同等的功能。即，在该连接状态下，在存储节点SN1处保持差电压SN1，该差电压SN1是针对电容器117的保持电压(模拟输入信号Ain的电压)根据极性而加减电容器116_1～116_(n+1)的保持电压(DA转换器119的输出电压)所得到的电压。

开关113a由MOS晶体管等开关元件构成，其上端与存储节点SN1连接，其下端与第一基准电压端子VC连接。而且，根据来自控制电路101的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，将存储节点SN1连接于第一基准电压端子VC。

开关113b由MOS晶体管等开关元件构成，其右端与开关113c的右端及接收电路117的左端分别连接，其左端与第一基准电压端子VC连接。而且，根据来自控制电路101的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，将接收电路117的左端连接于第一基准电压端子VC。

开关113c由MOS晶体管等开关元件构成，其右端与开关113b的右端及接收电路117的左端连接，其左端与模拟输入信号Ain的信号输入端子Ain连接。而且，根据来自控制电路101的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，将接收电路117的左端连接于信号输入端子Ain。

此外，开关113b和开关113c被进行不重叠控制。

控制电路101具有基于比较器104和114的比较结果DO0和DO1来生成用于对开关103a～103c和113a～113c以及开关组105_1～105_(n+1)和115_1～115_(n+1)的开关动作进行控制的控制信号CTRL的功能。

控制信号CTRL包含基于控制值DA0和DA1生成的控制值NEG和Di。此外，i是从1到(n+1)的自然数。另外，NEG是指信号的极性，Di是指信号的绝对值。具体而言，NEG是“Negative(负极)”的意思，“NEG＝0”表示正，“NEG＝1”表示负。在此，控制信号CTRL对应于权利要求书中记载的基准值。

输出寄存器102具有保持示出比较器104和114所输出的比较结果的信号的值(DO0_1～DO0_n以及DO1_1～DO1_n)的功能。此外，还具有以下功能：基于所保持的比较结果DO0_1～DO0_n以及DO1_1～DO1_n来生成(n+1)位的数字输出信号Vout，并输出所生成的数字输出信号Vout。

比较器104响应于来自控制电路101的时钟信号DCLK的上升沿，将被输入到非反转输入端子的差电压SN0与被输入到反转输入端子的参照电压VC(与第一基准电压VC相同)进行比较。而且，在“SN0≥VC”时，作为比较结果DO0_M(M为1～n的自然数)，输出高电平的信号(“DO0_M＝1”)。另外，在“SN0<VC”时，作为比较结果DO0_M，输出低电平的信号(“DO0_M＝0”)。

比较器114响应于来自控制电路101的时钟信号DCLK的上升沿，将被输入到非反转输入端子的差电压SN1与被输入到反转输入端子的参照电压VC进行比较。而且，在“SN1≥VC”时，作为比较结果DO1_M，输出高电平的信号(“DO1_M＝1”)。另外，在“SN1<VC”时，作为比较结果DO1_M，输出低电平的信号(“DO1_M＝0”)。

[逐次比较型AD转换器1的动作概要]

接着，说明第一实施方式所涉及的逐次比较型AD转换器1的动作的概要。

第一实施方式所涉及的逐次比较型AD转换器1通过进行下述(1)～(6)所示的动作，能够得到作为模拟输入信号Ain的AD转换结果的数字输出信号Vout。

(1)通过控制电路101，使开关103a、103b、103d_1～103d_(n+1)为接通状态，将电容器106_1～106_(n+1)的电荷进行初始化。同样地，使开关113a、113b、113d_1～113d_(n+1)为接通状态，将电容器116_1～116_(n+1)的电荷进行初始化。

(2)通过控制电路101，使开关103a和103b为断开状态，并且使开关103c为接通状态，来将被输入到信号输入端子Ain的模拟输入信号Ain经由接收电路107传送到比较器104的输入端子。同时，使开关组105_1～105_(n+1)内部的某一个开关为接通状态，使得DA转换器109的输出电压为期望的比较电压(后述)。

同样地，通过控制电路101，使开关113a和113b为断开状态，并且使开关113c为接通状态，来将被输入到信号输入端子Ain的模拟输入信号Ain经由接收电路117传送到比较器114的输入端子。同时，使开关组115_1～115_(n+1)内部的某一个开关为接通状态，使得DA转换器119的输出电压为期望的比较电压(后述)。

在此，比较电压是用于与模拟输入信号Ain的信号电压进行高低比较的电压。在模拟输入信号Ain的信号电压高于比较电压的情况下，控制电路101将下一次的比较电压更新为更高的电压，在模拟输入信号Ain的信号电压低于比较电压的情况下，控制电路101将下一次的比较电压更新为更低的电压。另外，由于从DA转换器109和119输出的期望的比较电压互不相同，因此不同位置的开关为接通状态。

(3)通过比较器104将存储节点SN0处保持的差电压SN0与参照电压VC进行比较，得到比较结果DO0_1。同样地，通过比较器114将存储节点SN1处保持的差电压SN1与参照电压VC进行比较，得到比较结果DO1_1。在此，在第一实施方式中，比较器104和114将模拟输入信号Ain的电压与比较电压的差电压SN0和SN1同参照电压VC进行高低比较，由此进行模拟输入信号Ain的电压与比较电压的高低比较。

(4)输出寄存器102基于比较器104和114的比较结果DO0_M和DO1_M，得到作为数字输出代码的VO(M)。例如，如果是第一次的比较动作，则基于比较结果DO0_1和DO1_1而得到作为第一次的数字输出代码的VO(1)。

(5)通过控制电路101，一边更新控制值DA0和DA1来变更比较电压，一边将与上述(2)到上述(4)同样的处理重复进行(n-1)次。由此，得到数字输出代码VO(2)至VO(n)。

(6)输出寄存器102基于数字输出代码VO(1)至VO(n)的值来计算作为模拟输入信号Ain的AD转换结果的数字输出信号Vout。然后，输出所计算出的数字输出信号Vout。此外，在第一实施方式所涉及的逐次比较型AD转换器1中，能够通过n次的比较动作而得到(n+1)位的AD转换结果。

[关于存储节点SN0的差电压SN0]

在上述(2)至上述(4)的处理中，差电压SN0根据开关组105_1～105_(n+1)的各开关的接通和断开的状态而变化。另外，如果忽略寄生电容的影响，则该差电压SN0能够用下式(1)表示。

[数式1]

在此，在上式(1)中，Ctotal是包括电容器107和电容器106_1～106_(n+1)的所有电容器的电容值的总和，能够用下式(2)表示。

[数式2]

在上式(2)中，Ci是电容器106_i的电容值。

控制值NEG及Di与开关组105_i的开关103d_i～103f_i中的设为接通状态的开关之间的关系如下表1所示。

[表1]

即，如上表1所示，在初始化时，NEG和Di为“0或1”，接通状态的开关为103d_i。此时的端子O的电压为第一基准电压VC。另外，在比较动作时，在NEG为“0”且Di为“1”时，接通状态的开关为103f_i。此时的端子O的电压为第三基准电压VRN。另外，在比较动作时，在NEG为“0或1”且Di为“0”时，接通状态的开关为103d_i。此时的端子O的电压为第一基准电压VC。另外，在比较动作时，在NEG为“1”且Di为“1”时，接通状态的开关为103e_i。此时的端子O的电压为第二基准电压VRP。

另外，如果将控制值DA0设为下式(3)，则上式(1)和(2)能够表示为下式(4)和(5)。

[数式3]

[数式4]

[数式5]

上式(4)的第一项与模拟输入信号Ain成比例。另外，上式(4)的第二项为从-((C/2ⁿ)/Ctotal)·((VRP-VRN)/2)至+((C/2ⁿ)/Ctotal)·((VRP-VRN)/2)的范围内的任意的电压值。

在此，图3是示出设为“n＝4”的情况下的控制值NEG、D1、D2、D3、D4、D5、DA0以及上式(4)的第二项的值的对应关系的图。另外，图4是用每个功能块示出比较用开关电容电路的框图。

如图3所示，例如在“NEG＝0、D1＝D2＝D3＝D4＝D5＝1、DA0＝31”时，上式(4)的第二项为“(31/32)·(C/Ctotal)·(VRP-VRN)”。另一方面，例如在“NEG＝1、D1＝D2＝D3＝D4＝D5＝1、DA0＝-31”时，上式(4)的第二项为“-(31/32)·(C/Ctotal)·(VRP-VRN)”。

也就是说，如图4所示，比较用开关电容电路108可以说是向存储节点SN0输出将模拟输入信号Ain加减与控制值DA0的值相当的比较电压所得到的电压(差电压SN0)的电路。由于控制值DA0是数字值，因此比较用开关电容电路108还可以说是通过对数字的控制值DA0进行DA转换将其转换为模拟值来生成模拟的比较信号，并将该模拟的比较信号与模拟输入信号Ain进行加减法运算后输出的电路。在此，模拟的比较信号对应于权利要求书中记载的模拟基准信号。

此外，比较用开关电容电路118与比较用开关电容电路108为相同的结构，因此省略对存储节点SN1的差电压SN1的说明。

[关于比较动作时的比较电压的设定方法]

在此，图5是示出第一实施方式的逐次比较型AD转换器的模拟输入信号Ain与数字输出信号Vout的关系的一例的图。在图5中，横轴是模拟输入信号Ain的信号电压(以下称为“模拟输入电压”)，纵轴是数字输出信号Vout。

如图5所示，列举构成将以第一基准电压VC为中心的±VFS设为输入范围的逐次比较型AD转换器1的情况为例，来说明比较动作时的比较电压的设定方法。

在第一实施方式中，为了得到(n+1)位的数字输出信号Vout，在比较器104和114中分别进行n次的比较动作。以下，将从DA转换器109输出的电压称为“第一比较电压”，将从DA转换器119输出的电压称为“第二比较电压”。

在第一次的比较中，设定控制值DA0，使得第一比较电压为“VC+VFS/4”，设定控制值DA1，使得第二比较电压为“VC-VFS/4”。例如，在“n＝4”的情况下，设定为“DA0＝8”、“DA1＝-8”。

此时的第一比较电压与第二比较电压的间隔为“(VC+VFS/4)-(VC-VFS/4)＝VFS/2”。

在此，根据模拟输入信号Ain的值不同，模拟输入信号Ain与第一比较电压的比较结果DO0_1以及模拟输入信号Ain与第二比较电压的比较结果DO1_1如下表2所示。另外，将此时间点的数字输出代码设为VO(1)，根据DO0_1、DO1_1的值如下表2那样进行定义。

[表2]

Ain的值	DO0_1	DO1_1	VO(1)
				Ain＜(VC-VFS/4)	0	0	-1
(Vc-VFS/4)≤Ain＜(VC+VFS/4)	0	1	0
				Ain≥(VC+VFS/4)	1	1	1

如上表2所示，在“Ain＜(VC-VFS/4)”时，DO0_1和DO1_1均为“0”，将此时的VO(1)定义为“-1”。另外，在“VC-VFS/4≤Ain＜VC+VFS/4”时，DO0_1为“0”，DO1_1为“1”，将此时的VO(1)定义为“0”。另外，在“Ain≥(VC+VFS/4)”时，DO0_1和DO1_1均为“1”，将此时的VO(1)定义为“1”。

接着，在第二次的比较中，将第一比较电压与第二比较电压的间隔设为第一次的间隔的一半，来进行更细致的判定。具体而言，根据第一次的比较结果，如以下那样设定第二次的第一比较电压和第二比较电压。

如果第一次的比较结果为“Ain＜(VC-VFS/4)”，则在第二次的比较中，设定DA0使得第一比较电压为“VC-VFS×3/8”，设定DA1使得第二比较电压为“VC-VFS×5/8”。例如，在“n＝4”的情况下，设定为“DA0＝-12”、“DA1＝-20”。

另外，如果第一次的比较结果为“VC-VFS/4≤Ain＜VC+VFS/4”，则在第二次的比较中，设定DA0使得第一比较电压为“VC+VFS/8”，设定DA1使得第二比较电压为“VC-VFS/8”。例如，在“n＝4”的情况下，设定为“DA0＝4”、“DA1＝-4”。

另外，如果第一次的比较结果为“Ain≥(VC+VFS/4)”，则在第二次的比较中，设定DA0使得第一比较电压为“VC+VFS×5/8”，设定DA1使得第二比较电压为“VC+VFS×3/8”。例如，在“n＝4”的情况下，设定为“DA0＝20”、“DA1＝12”。

将根据第二次的比较结果得到的数字输出代码设为VO(2)，与第一次的比较时同样地定义其值(参照上表2)。

以下同样地使DA0与DA1的间隔为上次的一半来进行更细致的判定。为了得到(n+1)位的AD转换结果，将该比较动作重复进行n次，来得到VO(1)至VO(n)。

最终的AD转换结果通过以下的式(6)来得出。

Vout＝VO(1)·(2^n-1)+Vo(2)·(2^n-2)+···+VO(n)

···(6)

在图6中图示以上的比较动作中的第二次为止的比较动作。在此，图6是示出第一实施方式所涉及的逐次比较型AD转换器的比较动作时的比较电压与比较动作次数的关系的一例的图。在图6中，用涂黑的三角标记表示第一比较电压的位置，用空白的三角标记表示第二比较电压的位置。两个三角标记的间隔是此比较时间点的最小分辨率，以在第一比较电压和第二比较电压的上下具有与该最小分辨率相当的宽度的方式描绘出纵向的箭头线。该箭头线的范围相当于在该时间点能够判定的模拟电压范围。以下，将该电压范围称为“比较范围”。另外，在该比较范围内，最大电压与第一比较电压之间的区间、第一比较电压与第二比较电压之间的区间以及第二比较电压与最小电压之间的区间分别对应于权利要求书中记载的“判定区间”。如果以第一次的比较动作为例，则比较范围具有最大电压“VC+VFS×3/4”与第一比较电压“VC+VFS×1/4”之间的区间、第一比较电压“VC+VFS×1/4”与第二比较电压“VC-VFS×1/4”之间的区间、第二比较电压“VC-VFS×1/4”与最小电压“VC-VFS×3/4”之间的区间这3个判定区间。

如图6所示，可知与第一次的比较动作时相比，第二次的比较动作时的比较范围变为一半。此外，在图6中，作为第二次的比较动作的比较范围，图示了3个比较范围，但实际上，根据第一次的比较结果设定任一个比较范围。

[与比较动作中的模拟输入信号Ain的变化对应的构造]

在此，图7是示出第一实施方式所涉及的逐次比较型AD转换器的模拟输入电压发生了变化的情况下的比较电压与模拟输入电压的关系的一例的图。

在第一实施方式所涉及的逐次比较型AD转换器1中，在比较动作期间模拟输入信号Ain发生了变化时，与之相应地差电压SN0和SN1也变化，因此有时AD转换结果会发生错误。与此相对地，在第一实施方式中，通过上述说明的比较电压的设定方法设定第一比较电压和第二比较电压，由此减少了在AD转换结果中产生错误的情况。以下，对其构造进行说明。

如果将第一次的比较时的模拟输入电压设为Ain(1)、将第二次的比较时的模拟输入电压设为Ain(2)，则如图7所示，通过两次的比较得到的数字输出代码第一次为“VO(1)＝1”，第二次为“VO(2)＝-1”。

在此，如果在第二次的比较时间点按照上式(6)计算最终输出Vout，则最终输出Vout为“Vout＝1×2-1＝1”。

另一方面，在第一次的比较时的模拟输入电压为图7中的Ain(1)’且在第二次的比较时变化为Ain(2)的情况下，通过两次比较得到的数字输出代码第一次为“VO(1)＝0”，第二次为“VO(2)＝1”。即，得到与第一次为Ain(1)时不同的结果。

但是，在该情况下，如果在第二次的比较时间点按照上式(6)计算最终输出Vout，则最终输出Vout也为“Vout＝0×2+1＝1”，得到与第一次为Ain(1)时相同的结果。

这表示，即使第一次的比较中的模拟输入电压不同，只要第二次的输入电压相同，则整体的AD转换结果也为与第二次的时间点的输入电压相应的结果。

即，在本发明中，如图7所示那样设定比较范围，使得模拟输入电压为Ain(1)的情况下的第二次的比较范围与模拟输入电压为Ain(1)’的情况下的第二次的比较范围有一部分重叠。因此，在Ain(2)进入该重叠范围内的情况下，即使第一次的比较结果为不同的值，最终输出Vout也为相同的结果。更具体地说，例如基于第一次的3个判定区间中的第一判定区间(最大电压“VC+VFS×3/4”与第一比较电压“VC+VFS×1/4”之间的区间)内的判定结果所设定的第二次的判定时的比较范围(最大电压“VC+VFS×7/8”与最小电压“VC+VFS×1/8”之间的范围)成为与基于同第一判定区间邻接的第二判定区间(第一比较电压与第二比较电压之间的区间)内的判定结果所设定的第二次的判定时的比较范围(最大电压“VC+VFS×3/8”与最小电压“VC-VFS×3/8”之间的范围)在至少一部分范围(电压“VC+VFS×3/8”与电压“VC+VFS×1/8”之间的范围)重叠的电压范围。

第一实施方式所涉及的逐次比较型AD转换器1构成了利用该特性来实施n次的比较以得到(n+1)位的AD转换结果的电路。因此，在第n次的比较动作中，能够得到与第n次比较时的模拟输入电压相当的AD转换结果，即使在此之前的比较时的模拟电压略有不同也没有问题。

另一方面，作为对比说明，说明在相关技术的逐次比较型A/D转换器中模拟输入电压发生了变化的情况下的比较动作。

在此，图8是示出相关技术的逐次比较型A/D转换器的比较动作时的比较电压与比较动作次数的关系的一例的图。另外，图9是示出相关技术的逐次比较型A/D转换器的模拟输入电压发生了变化的情况下的比较电压与模拟输入电压的关系的一例的图。此外，在图8和图9中，用空心的三角标记示出比较电压的位置。另外，用纵向的箭头线示出比较范围。

如图8所示，在相关技术的逐次比较型A/D转换器中，构成为在第二次及第二次以后的比较动作中使用的比较范围之间不存在重叠的范围部分。

因此，在图8所示的以往的比较动作中，在模拟输入信号在比较动作期间发生了变化的情况下进行如图9所示的动作。

即，在第一次的比较时的模拟输入电压为图9中的Ain(1)且在第二次的比较时变化为该图中的Ain(2)的情况下，通过两次比较得到的数字输出代码第一次为“VO(1)＝1”，第二次为“VO(2)＝0”。因而，第二次的时间点的最终输出Vout为“Vout＝1×2+0＝2”。

另一方面，在第一次的模拟输入电压为图9中的Ain(1)’且在第二次的比较时变化为该图中的Ain(2)的情况下，通过两次比较得到的数字输出代码第一次为“VO(1)＝0”，第二次为“VO(2)＝1”。因而，第二次的时间点的最终输出Vout为“Vout＝0×2+1＝1”。

即，如果第一次和第二次的比较动作时的模拟输入电压不同，则最终输出Vout也不同，无法作为A/D转换器进行动作。因此，在相关技术的逐次比较型A/D转换器中，在进入比较动作之前暂且对模拟输入电压进行采样保持，基于所保持的该电压来进行比较动作。也就是说，从采样时间点起经过比较动作直到输出数字输出信号为止，存在与比较动作相应的延迟。

与此相对地，第一实施方式所涉及的逐次比较型AD转换器1能够一边追随模拟输入信号Ain的变化一边立即输出与最终比较时的模拟输入电压相当的AD转换结果。由此，不存在如相关技术的逐次比较型A/D转换器中存在的那种由采样保持引起的转换延迟。

[动作例]

接着，基于图10的(a)说明第一实施方式所涉及的逐次比较型AD转换器1的动作例。在此，图10的(a)是示出将第一实施方式所涉及的逐次比较型AD转换器设为得到5位输出的结构的情况下的比较动作时的模拟输入信号波形、比较电压、时钟信号波形、比较结果以及数字输出代码的时间变化的一例的图。

以下，设为“n＝4”来说明5位的逐次比较型AD转换器1的动作。此外，从开关103a、103c、113a以及113c为断开状态且开关103b和113b为接通状态之后的动作起进行说明。

控制电路101首先将控制值DA0和DA1设定为“DA0＝8”、“DA1＝-8”，使得第一比较电压和第二比较电压为“VC+VFS/4”和“VC-VFS/4”(参照图3)。然后，将基于该控制值DA0和DA1的控制信号CTRL提供给DA转换器109和119。在该情况下，关于针对DA转换器109的控制值，NEG、D1、D3、D4、D5为“0”，D2为“1”，关于针对DA转换器119的控制值，NEG、D2为“1”，D1、D3、D4、D5为“0”。

因而，在DA转换器109中，开关103d_1、103d_3、103d_4、103d_5以及103f_2为接通状态，在DA转换器119中，开关113d_1、113d_3、113d_4、113d_5以及113e_2为接通状态。

由此，在存储节点SN0处保持从模拟输入电压Ain减去由DA转换器109输出的第一比较电压“VC+VFS/4”所得到的差电压SN0，在存储节点SN1处保持从模拟输入电压Ain减去由DA转换器119输出的第二比较电压“VC-VFS/4”所得到的差电压SN1。

然后，响应于时钟信号DCLK的上升沿，在比较器104中将存储节点SN0的差电压SN0与参照电压VC进行比较判定。同时，响应于时钟信号DCLK的上升沿，在比较器114中将存储节点SN1的差电压SN1与参照电压VC进行比较判定。

如图10的(a)所示，由于第一比较电压和第二比较电压均小于模拟输入电压Ain，因此其比较结果“DO0_1＝1”和“DO1_1＝1”分别被输出到控制电路101和输出寄存器102(参照上表2)。

由此，在输出寄存器102中，根据“DO0_1＝1”和“DO1_1＝1”的比较结果，设定“1”作为数字输出代码VO(1)(参照上表2)。

另外，在控制电路101中，根据“DO0_1＝1”和“DO1_1＝1”的比较结果，来设定控制值DA0使得第一比较电压为“VC+VFS×5/8”，并且设定控制值DA1使得第二比较电压为“VC+VFS×3/8”。具体而言，将控制值DA0和DA1设定为“DA0＝20”、“DA1＝12”(参照图3)。然后，将基于该控制值DA0和DA1的控制信号CTRL提供给DA转换器109和119。在该情况下，关于针对DA转换器109的控制值，NEG以及D2、D4、D5为“0”，D1和D3为“1”，关于针对DA转换器119的控制值，NEG以及D1、D4、D5为“0”，D2和D3为“1”。

因而，在DA转换器109中，开关103d_2、103d_4、103d_5、103f_1以及103f_3为接通状态，在DA转换器119中，开关113d_1、113d_4、113d_5、113e_2以及113e_3为接通状态。

由此，在存储节点SN0处保持从模拟输入电压Ain减去由DA转换器109输出的第一比较电压“VC+VFS×5/8”所得到的差电压SN0，在存储节点SN1处保持从模拟输入电压Ain减去由DA转换器119输出的第二比较电压“VC+VFS×3/8”所得到的差电压SN1。

然后，响应于时钟信号DCLK的上升沿，在比较器104中将差电压SN0与参照电压VC进行比较判定，在比较器114中将差电压SN1与参照电压VC进行比较判定。如图10的(a)所示，模拟输入电压Ain小于第一比较电压且大于第二比较电压，因此其比较结果“DO0_2＝0”和“DO1_2＝1”分别被输出到控制电路101和输出寄存器102。

由此，在输出寄存器102中，根据“DO0_2＝0”和“DO1_2＝1”的比较结果，设定“0”作为数字输出代码VO(2)。

此后，与上述同样地，基于前一个比较结果设定控制值DA0和DA1，使得第一比较电压与第二比较电压的间隔为上次的一半，并实施比较判定处理。

如图10的(a)所示，在第三次的比较判定中得到“DO0_3＝1”和“DO1_3＝1”，在输出寄存器102中设定“1”作为数字输出代码VO(3)。最后，在第四次的比较判定中得到“DO0_4＝0”和“DO1_4＝1”。

然后，输出寄存器102根据数字输出代码VO(1)～VO(4)，按照上式(6)来运算出“Vout＝1×2³+0×2²+1×2¹+0＝10”作为最终输出Vout。

该最终输出Vout为最终比较时间点的模拟输入信号Ain的AD转换结果。

另一方面，图10的(b)是示出将第一实施方式所涉及的逐次比较型AD转换器设为得到6位输出的结构的情况下的比较动作时的模拟输入信号波形、比较电压、时钟信号波形、比较结果以及数字输出代码的时间变化的一例的图。

图10的(b)所示的内容与图21所示的相关技术的6位输出的逐次比较型A/D转换器一致。基本的动作内容与上述5位的逐次比较型AD转换器1相同。

在第一实施方式所涉及的6位输出的逐次比较型AD转换器1中，如图10的(b)所示，在第一次的比较判定中得到“DO0_1＝DO1_1＝1”、“VO(1)＝1”，在第二次的比较判定中得到“DO0_2＝0”、“DO1_2＝1”、“VO(2)＝0”。除此以外，在第三次的比较判定中得到“DO0_3＝DO1_3＝1”、“VO(3)＝1”，在第四次的比较判定中得到“DO0_4＝0”、“DO1_4＝1”、“VO(4)＝0”。而且，在最后的第五次的比较判定中得到“DO0_5＝1”、“DO1_5＝1”、“VO(5)＝1”。

由此，作为最终输出Vout，按照上式(6)得到“Vout＝1×2⁴+0×2³+1×2²+0×2¹+1＝21”。

另一方面，在图21所示的相关技术的6位的逐次比较型A/D转换器中，作为通过6次的比较动作得到的比较结果，得到“D1＝1”、“D2＝1”、“D3＝0”、“D4＝1”、“D5＝0”、“D6＝1”。即，如果用二进制表示，得到“010101”。此外，为了进行二进制补码表示，仅针对最高有效位(D1)将“1”反转为“0”。

因而，作为最终输出Vout，得到“Vout＝0×2⁵+1×2⁴+0×2³+1×2²+0×2¹+1＝21”。

在图10的(b)所示的例子中，最终比较时间点的模拟输入电压Ain与图21所示的以往结构的采样时间点的模拟输入电压Ain相等，因此两者的最终输出一致。

[第一实施方式的作用和效果]

在第一实施方式所涉及的逐次比较型AD转换器1中，接收电路107和117接收模拟输入信号Ain，输出与模拟输入信号Ain相应的模拟输入信号AinO。减法运算器108a和118a计算n次的逐次转换中的各次逐次转换中的模拟输入信号AinO与对控制值DA0和DA1进行DA转换得到的模拟的比较信号(第一比较电压和第二比较电压)的差信号(差电压SN0和SN1)。比较器104和114判定差电压SN0和SN1的电压是否高于参照电压VC。控制电路101基于比较器104和114的比较结果DO0和DO1，来运算与模拟输入信号AinO对应的数字输出信号Vout。并且，控制电路101基于比较器104和114的各次的比较结果DO0和DO1，来更新控制值DA0和DA1，使得模拟的比较信号(第一比较电压和第二比较电压)接近模拟输入信号AinO。DA转换器109和119将控制值DA0和DA1转换为模拟的比较信号(第一比较电压和第二比较电压)。输出寄存器102基于比较器104和114的比较结果DO0和DO1来输出数字输出信号。

也就是说，逐次比较型AD转换器1具备第一～第m(在本实施方式中，m＝2)接收电路107和117、第一～第m(在本实施方式中，m＝2)比较器104和114、第一～第m(在本实施方式中，m＝2)DA转换器109和119以及第一～第m(在本实施方式中，m＝2)减法运算器108a和118a。控制电路101基于比较器104和114的在进行逐次转换的时刻的比较结果DO0和DO1，来更新与DA转换器109及119分别对应的控制值DA0和DA1，输出寄存器102基于比较器104和114的比较结果DO0和DO1，来运算数字输出信号Vout。

第一实施方式所涉及的逐次比较型AD转换器1还具备被输入模拟输入信号Ain的开关103c。此外，逐次比较型AD转换器1还具备：第一基准电压端子VC，其具有第一基准电压VC；第二基准电压端子VRP，其具有以第一基准电压VC为基准的正侧的第二基准电压VRP；以及第三基准电压端子VRN，其具有以第一基准电压VC为基准的负侧的第三基准电压VRN。此外，接收电路107具有静电电容为Cin的电容器。

并且，第一实施方式所涉及的逐次比较型AD转换器1构成为，DA转换器109具有电容器106_1～106_(n+1)和开关组105_1～105_(n+1)，其中，电容器106_1～106_(n+1)各自的一端连接于存储节点SN0，开关组105_1～105_(n+1)根据控制值DA0的数字信号来将电容器106_1～106_(n+1)各自的另一端连接于第一基准电压端子VC或第二基准电压端子VRP或第三基准电压端子VRN。另外，DA转换器119具有电容器116_1～116_(n+1)和开关组115_1～115_(n+1)，其中，电容器116_1～116_(n+1)各自的一端连接于存储节点SN1，开关组115_1～115_(n+1)根据控制值DA1的数字信号来将电容器116_1～116_(n+1)各自的另一端连接于第一基准电压端子VC或第二基准电压端子VRP或第三基准电压端子VRN。另外，电容器106_1～106_(n+1)和116_1～116_(n+1)中的电容器106_K和116_K(K是1≤K≤(n+1)的自然数)的电容值为将电容器106_(n+1)和116_(n+1)的电容值乘以2的((n+1)-k)次幂所得到的值。

根据该结构，如果在接收电路107和117中接收到模拟输入信号Ain，则能够将与接收到的模拟输入信号Ain相应的模拟输入信号AinO输出到存储节点SN0和SN1。即，不是对输入信号进行采样保持，而是将与输入信号相应的信号直接输出到存储节点SN0和SN1。由此，比较器104和114能够针对实时变化的模拟输入信号AinO进行比较处理。其结果，与以往相比，能够消除由采样保持引起的延迟，能够提高转换速度。

另外，在第一实施方式所涉及的逐次比较型AD转换器1中，控制电路101还基于DA转换器109和119的比较结果DO0和DO1，来设定具有判定模拟输入信号AinO时的多个判定区间的比较范围。控制电路101对与DA转换器109及119分别对应的控制值DA0和DA1进行更新运算，使得基于比较器104和114的第j次(j为1≤j≤n的自然数，以下相同)的判定时的多个判定区间中的第一判定区间内的比较结果DO0_j和DO1_j所设定的第(j+1)次的判定时的比较范围成为与基于同第j次判定时的多个判定区间中的一个判定区间即该第一判定区间邻接的第二判定区间内的比较结果DO0和DO1所设定的第(j+1)次判定时的比较范围在至少一部分范围重叠的比较范围。

具体而言，控制电路101更新与DA转换器109及119分别对应的控制值DA0和DA1，使得在第(j+1)次判定时比较范围的宽度为第j次判定时的比较范围的宽度的一半的宽度。

根据该结构，能够以使比较器104和114的第j次的比较动作时的模拟输入信号AinO的比较范围与第(j+1)次的比较判定动作时的模拟输入信号AinO的比较范围有一部分重叠的方式来设定比较范围。由此，在第(j+1)次的比较动作时的模拟输入信号AinO进入该重叠的范围内的情况下，即使第j次以前的比较结果为略不相同的值，也能够使最终输出Vout为相同的结果。其结果，能够减少在模拟输入电压AinO发生了变化的情况下的AD转换结果中产生错误的情况。

[第二实施方式]

接着，基于图11和图12来说明本发明的第二实施方式。

在此，图11是示出第二实施方式所涉及的单端结构的逐次比较型AD转换器的基本结构的图，图12是示出第二实施方式所涉及的单端结构的逐次比较型AD转换器的具体结构的图。

[结构]

在上述第一实施方式中，构成为具备2组由比较用开关电容电路和比较器构成的组，由这2组并行地进行比较动作。第二实施方式与上述第一实施方式的不同点在于，将由比较用开关电容电路和比较器构成的组设为1组，由1组以分时方式进行在上述第一实施方式中并行地进行的比较动作。

以下，对与上述第一实施方式相同的构成部标注相同的附图标记并适当省略说明，详细地说明不同点。

如图11和图12所示，第二实施方式所涉及的逐次比较型AD转换器1B为以下结构：在上述第一实施方式的逐次比较型AD转换器1中删除了比较用开关电容电路118和比较器114。

第二实施方式的控制电路101首先运算控制值DA0，将基于运算出的控制值DA0的控制信号CTRL提供给比较用开关电容电路108。由此，DA转换器109生成对控制值DA0进行DA转换而形成的第一比较电压，并将生成的第一比较电压输出到存储节点SN。在此，控制值DA0的运算(设定)方法与上述第一实施方式相同。

第二实施方式的比较器104将从接收电路107输出到存储节点SN的模拟输入电压Ain与从DA转换器109输出到存储节点SN的第一比较电压的差电压SN(相当于上述第一实施方式的差电压SN0)同参照电压VC进行比较。然后，将该比较结果DO(相当于上述第一实施方式的DO0)输出到控制电路101和输出寄存器102。

第二实施方式的控制电路101和输出寄存器102保持从比较器104输入的比较结果DO。以下，将各比较动作中的第一次的比较结果称为“DO0”。

接着，控制电路101运算控制值DA1，将基于运算出的控制值DA1的控制信号CTRL提供给比较用开关电容电路108。由此，DA转换器109生成对控制值DA1进行DA转换而形成的第二比较电压，并将生成的第二比较电压输出到存储节点SN。在此，控制值DA1的运算(设定)方法与上述第一实施方式相同。

比较器104将从接收电路107输出到存储节点SN的模拟输入电压Ain与从DA转换器109输出到存储节点SN的第二比较电压的差电压SN(相当于上述第一实施方式的差电压SN1)同参照电压VC进行比较。然后，将该比较结果DO(相当于上述第一实施方式的DO1)输出到控制电路101和输出寄存器102。以下，将各比较动作中的第二次的比较结果DO称为“DO1”。

第二实施方式的控制电路101基于从比较器104依次输入的比较结果DO0和DO1，通过与上述第一实施方式相同的方法来更新控制值DA0和DA1。

另外，第二实施方式的输出寄存器102基于从比较器104输入的比较结果DO0和DO1，通过与上述第一实施方式同样的方法来运算数字输出代码VO。

[第二实施方式的作用和效果]

第二实施方式所涉及的逐次比较型AD转换器1B为以下结构：在上述第一实施方式的逐次比较型AD转换器1中删除了比较用开关电容电路118和比较器114。而且，构成为由比较用开关电容电路108和比较器104构成的1组以分时方式分2次进行在上述第一实施方式中并行地进行的各次的比较动作。

如果是该结构，与上述第一实施方式相比虽然转换动作延长，但能够抑制转换误差，并且能够消除由采样保持引起的转换延迟，与以往相比能够提高转换速度。另外，与上述第一实施方式的逐次比较型AD转换器1相比能够减小电路规模。

[第三实施方式]

接着，基于图13说明本发明的第三实施方式。

在此，图13是示出第三实施方式的逐次比较型AD转换器的具体结构的图。

[结构]

在第一实施方式中，将DA转换器109和119设为利用多个电容器生成比较电压的结构。在第三实施方式中，与上述第一实施方式的不同点在于，DA转换器利用多个电阻(电阻梯)代替多个电容器来生成比较电压。

以下，对与上述第一实施方式相同的构成部标注相同的附图标记并适当省略说明，详细地说明不同点。

如图13所示，第三实施方式所涉及的逐次比较型AD转换器2具备控制电路201、输出寄存器202、比较器204和214以及比较用电阻梯型DA转换电路208和218。

比较用电阻梯型DA转换电路208具备开关203a、203b及203c、接收电路207、存储节点SN0以及DA转换器209。在此，开关203c对应于权利要求书中记载的第一开关电路。

接收电路207与上述第一实施方式的接收电路107同样地，具有静电电容被设定为电容值Cin的电容器。

DA转换器209具备具有多个开关的开关组205、电容器206以及具有串联连接的多个电阻元件的电阻梯210。在此，开关组205对应于权利要求书中记载的第二开关电路，电容器206对应于权利要求书中记载的第二电容元件。

电容器206是静电电容被设定为电容值C的电容器，其右端连接于存储节点SN0与接收电路207的右端与开关203a的上端的连接点。

开关组205具备多个开关，如图13所示，该图中的最上面的开关的左端与第一基准电压端子VC连接。另外，剩余的各开关的左端分别与在构成电阻梯210的多个电阻元件的元件彼此之间的各连接部所形成的多个端子(以下，称为“电阻连接端子”)中的对应的一个端子连接。开关组205的多个开关中的各开关的右端与其它开关的右端及电容器206的左端连接。

在电阻梯210的串联连接的多个电阻元件中，图13中的最上面的电阻元件的上端与第二基准电压端子VRP连接，图13中的最下面的电阻元件的下端与第三基准电压端子VRN连接。

此外，在第三实施方式中，电阻梯210的多个电阻元件均由具有相同电阻值R的元件构成，开关203a～203c以及开关组205的多个开关由MOS晶体管等开关元件构成。

另外，开关组205的多个开关具备各自的右端所连接的公共端子O，在最上面的开关的左端形成有端子C。另外，从自上方起第二个及第二个之后的开关起，在与到第一基准电压VC为止的电位对应的各开关的左端形成有端子P，在此后的与到第三基准电压VRN为止的电位对应的各开关的左端形成有端子N。

开关组205的多个开关根据来自控制电路201的控制信号CTRL来在接通与断开的状态之间切换，使端子C与端子O之间、端子P与端子O之间以及端子N与端子O之间中的任一者或多者短路。由此，电容器206的左端与第一基准电压端子VC连接，或者与连接于端子P的电阻连接端子中的任一者或连接于端子N的电阻连接端子中的任一者连接。

存储节点SN0是在电容器206的右端、比较器204的非反转输入端子、开关203a的上端以及构成接收电路207的电容器(以下，也称为“电容器207”)的右端的连接点处形成的、能够保存电荷的节点。

此外，根据上述所说明的各种电容器206和207以及各种开关的连接结构，在使开关203a和203b为断开状态且使开关203c为接通状态时，发挥与上述第一实施方式的减法运算器108a同等的功能。即，在该连接状态下，在存储节点SN0处保持差电压SN0，该差电压SN0是针对电容器207的保持电压(模拟输入信号Ain的电压)根据极性而加减电容器206的保持电压(DA转换器209的输出电压)所得到的电压。

开关203a由MOS晶体管等开关元件构成，其上端与存储节点SN0连接，其下端与第一基准电压端子VC连接。而且，根据来自控制电路201的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，将存储节点SN0连接于第一基准电压端子VC。

开关203b由MOS晶体管等开关元件构成，其右端与开关203c的右端及接收电路207的左端分别连接，其左端与第一基准电压端子VC连接。而且，根据来自控制电路201的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，将接收电路207的左端连接于第一基准电压端子VC。

开关203c由MOS晶体管等开关元件构成，其右端与开关203b的右端及接收电路207的左端连接，其左端与模拟输入信号Ain的信号输入端子Ain连接。而且，根据来自控制电路201的控制信号CTRL来在接通与断开之间切换，在接通状态时，将接收电路207的左端连接于信号输入端子Ain。

此外，开关203b和开关203c的开关动作被进行不重叠控制，使得避免开关203b和开关203c同时为接通状态。

根据以上说明的结构，DA转换器209通过电阻梯210对满刻度电压进行分压，对各种开关进行接通/断开控制，从各电阻连接端子向电容器206取出期望的分压电压，由此生成第一比较电压。

另一方面，比较用电阻梯型DA转换电路218具备开关213a～213c、接收电路217、存储节点SN1以及DA转换器219。

接收电路217由与接收电路207相同的静电电容为Cin的电容器构成。根据该结构，接收电路217具有将被输入到信号输入端子Ain的模拟输入信号Ain传送(施加)到作为比较器214的输入节点的存储节点SN1的作用。

DA转换器219具备开关组215、电容器216以及电阻梯220。在此，开关组215对应于权利要求书中记载的第二开关电路，电容器216对应于权利要求书中记载的第二电容元件。

关于电容器216，除了连接结构的一部分以外，与上述电容器206为相同的结构，关于开关组215，除了连接结构的一部分以外，与上述开关组215为相同的结构，电阻梯220与上述电阻梯210为相同的结构。

开关组215的多个开关的公共端子O与电容器216的左端连接，最上面的开关的端子C与第一基准电压端子VC连接。另外，从上起第二个及第二个之后的各开关的端子P连接于与从连接于电阻梯220的最上面的电阻连接端子的电位起到第一基准电压VC为止的电位对应的电阻连接端子中的任一者。另外，相比于连接于端子P的开关而言靠下侧的各开关的端子N连接于与直到相比于第一基准电压VC而言负侧的第三基准电压VRN为止的电位对应的电阻连接端子中的任一者。

而且，开关组215的多个开关根据来自控制电路201的控制信号CTRL来在接通与断开的状态之间切换，使端子C与端子O之间、端子P与端子O之间以及端子N与端子O之间中的任一者短路。由此，电容器216的左端与第一基准电压端子VC连接、或者与连接于端子P的电阻连接端子中的任一者或连接于端子N的电阻连接端子中的任一者连接。

存储节点SN1是在电容器216的右端、比较器214的非反转输入端子、开关213a的上端以及构成接收电路217的电容器(以下也称为“电容器217”)的右端的连接点处形成的、能够保存电荷的节点。

另外，根据上述说明的各种电容器216和217以及各种开关的连接结构，在使开关213a和213b为断开状态且使开关213c为接通状态时，发挥与上述第一实施方式的减法运算器218a同等的功能。即，在该连接状态下，在存储节点SN1处保持差电压SN1，该差电压SN1是针对电容器217的保持电压(模拟输入信号Ain的电压)根据极性而加减电容器216的保持电压(DA转换器219的输出电压)所得到的电压。

开关213a由MOS晶体管等开关元件构成，其上端与存储节点SN1连接，其下端与第一基准电压端子VC连接。而且，根据来自控制电路201的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，将存储节点SN1连接于第一基准电压端子VC。

开关213b由MOS晶体管等开关元件构成，其右端与开关213c的右端及接收电路217的左端分别连接，其左端与第一基准电压端子VC连接。而且，根据来自控制电路201的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，将接收电路217的左端连接于第一基准电压端子VC。

开关213c由MOS晶体管等开关元件构成，其右端与开关213b的右端及接收电路217的左端连接，其左端与模拟输入信号Ain的信号输入端子Ain连接。而且，根据来自控制电路201的控制信号CTRL来在接通与断开的状态之间切换，在接通状态时，将接收电路217的左端连接于信号输入端子Ain。

此外，开关213b和开关213c被进行不重叠控制。

根据以上所说明的结构，DA转换器219利用电阻梯220对满刻度电压进行分压，对各种开关进行接通/断开控制，从各电阻连接端子向电容器216取出期望的分压电压，由此生成第二比较电压。

控制电路201具有基于比较器204和214的比较结果DO0和DO1来生成用于对开关203a～203c和213a～213c以及开关组205和215的各开关的开关动作进行控制的控制信号CTRL的功能。

输出寄存器202具有保持表示比较器204和214输出的比较结果的信号的值(DO0_1～DO0_n以及DO1_1～DO1_n)的功能。此外，还具有以下功能：基于所保持的比较结果DO0_1～DO0_n以及DO1_1～DO1_n来生成(n+1)位的数字输出信号Vout，并输出所生成的数字输出信号Vout。

比较器204响应于来自控制电路201的时钟信号DCLK的上升沿，将被输入到非反转输入端子的差电压SN0与被输入到反转输入端子的参照电压VC进行比较。而且，在“SN0<VC”时，作为比较结果DO0_M，输出高电平的信号(“DO0_M＝1”)。另外，在“SN0≥VC”时，作为比较结果DO0_M，输出低电平的信号(“DO0_M＝0”)。

比较器214响应于来自控制电路201的时钟信号DCLK的上升沿，将被输入到非反转输入端子的差电压SN1与被输入到反转输入端子的参照电压VC进行比较。而且，在“SN1<VC”时，作为比较结果DO1_M，输出高电平的信号(“DO1_M＝1”)。另外，在“SN1≥VC”时，作为比较结果DO1_M，输出低电平的信号(“DO1_M＝0”)。

[关于存储节点SN0的差电压SN0]

在此，使开关203a和203b为断开状态，并且使开关203c为接通状态，来向比较器204的非反转输入端子传送模拟输入信号Ain。

此时的差电压SN0根据开关组205的各开关的接通/断开的状态而变化。另外，如果忽略寄生电容的影响，则该差电压SN0能够用下式(7)表示。

SN0＝(Cin/(Cin+C))·Ain+(Cin/(Cin+C))·(VR0-VC)+VC···(7)

在上式(7)中，VR0是根据控制值DA0选择的开关组205的多个开关中的某一个开关的端子O的电压。另外，Cin是电容器207的静电电容值，C是电容器206的静电电容值。

上式(7)的第二项由控制值DA0决定，因此上式(7)与第一实施方式的式(4)是等价的。此外，差电压SN1也与SN0相同。

因而，第三实施方式所涉及的逐次比较型AD转换器2能够进行与上述第一实施方式的逐次比较型AD转换器1同样的动作。

[第三实施方式的作用和效果]

在第三实施方式所涉及的逐次比较型AD转换器2中，接收电路207和217接收模拟输入信号Ain，输出与模拟输入信号Ain相应的模拟输入信号AinO。通过基于设置于比较用电阻梯型DA转换电路208的电容器206和207的分压进行的减法动作以及基于设置于比较用电阻梯型DA转换电路218的电容器216和217的分压进行的减法动作，来计算n次的逐次转换中的各次的逐次转换中的模拟输入信号AinO与对控制值DA0和DA1进行DA转换得到的DA转换后的模拟的比较信号(第一比较电压和第二比较电压)的差信号(差电压SN0和SN1)。比较器204和214判定差电压SN0和SN1的电压是否高于参照电压VC。控制电路201基于比较器204和214的比较结果DO0和DO1来计算与模拟输入信号AinO对应的数字输出信号Vout。并且，控制电路201基于比较器204和214的比较结果DO0和DO1来更新控制值DA0和DA1，使得模拟的比较信号(第一比较电压和第二比较电压)接近模拟输入信号AinO。DA转换器209和219将控制值DA0和DA1转换为模拟的比较信号(第一比较电压和第二比较电压)。输出寄存器202基于比较器204和214的比较结果DO0和DO1来输出数字输出信号。

还具备：第一基准电压端子VC，其具有第一基准电压VC；第二基准电压端子VRP，其具有以第一基准电压VC为基准的正侧的第二基准电压VRP；以及第三基准电压端子VRN，其具有以第一基准电压VC为基准的负侧的第三基准电压VRN。另外，接收电路207和217具有静电电容为Cin的电容器。另外，DA转换器209具有：电阻梯210，其具有在第二基准电压端子VRP与第三基准电压端子VRN之间串联连接的多个电阻元件；电容器206，其一端连接于存储节点SN0；以及开关组205，其根据控制值DA0的数字信号，将电容器206的另一端连接于在电阻梯210的多个电阻元件的电阻元件彼此之间的各连接部所形成的多个电阻连接端子中的某一者。另外，DA转换器219具有：电阻梯220，其具有在第二基准电压端子VRP与第三基准电压端子VRN之间串联连接的多个电阻元件；电容器216，其一端连接于存储节点SN1；以及开关组215，其根据控制值DA1的数字信号，将电容器216的另一端连接于在电阻梯220的多个电阻元件的电阻元件彼此之间的各连接部所形成的多个电阻连接端子中的某一者。

根据该结构，如果在接收电路207和217中接收到模拟输入信号Ain，则能够向存储节点SN0和SN1输出与接收到的模拟输入信号Ain相应的模拟输入信号AinO。由此，能够利用控制电路201、比较器204和214以及输出寄存器202针对实时变化的模拟输入信号AinO进行比较处理等AD转换处理。其结果，与对进行了采样保持的固定的模拟输入信号进行AD转换处理的结构相比，能够消除由采样保持引起的延迟，能够提高转换速度。

[第四实施方式]

接着，基于图14～图16说明本发明的第四实施方式。

在此，图14是示出第四实施方式所涉及的流水线型AD转换器的结构例的框图，图15是示出第四实施方式所涉及的单位块的具体结构例的框图。另外，图16是构成第四实施方式所涉及的流水线型AD转换器的初级和次级的单位块的逐次比较型副AD转换器的比较动作时的时序图。

[结构]

第四实施方式为以下结构：在流水线型A/D转换器中，对于最终级的AD转换器和各单位块的副AD转换器，应用了上述第一实施方式的逐次比较型AD转换器1。即，第四实施方式也可以说是以下结构：作为构成流水线型AD转换器的SAR(逐次比较型AD转换器)，应用了上述第一实施方式的逐次比较型AD转换器1。

如图14所示，第四实施方式所涉及的流水线型AD转换器30具备从第一级到第四级按顺序进行级联连接的单位块3_1、3_2、3_3以及3_4。此外，还具备与单位块3_4级联连接的最终级的逐次比较型副AD转换器4和编码器5。在此，逐次比较型副AD转换器4与上述第一实施方式的逐次比较型AD转换器1为相同的结构。另外，单位块3_1～3_4对应于权利要求书中记载的多个级，逐次比较型副AD转换器4对应于权利要求书中记载的最终级。

单位块3_1～3_4为相同结构。因此，在不需要加以区分的情况下，将单位块3_1～3_4简称为“单位块3”。

如图15所示，单位块3具备逐次比较型副AD转换器6、DA转换器7、减法运算器8以及放大器9。

逐次比较型副AD转换器6为与上述第一实施方式的逐次比较型AD转换器1相同的结构。该逐次比较型副AD转换器6对模拟输入信号Ain或从前级的单位块3输入的模拟的差信号(后述)进行AD转换，并将作为该AD转换结果的数字信号分别输出到编码器5和DA转换器7。

DA转换器7将从逐次比较型副AD转换器6输入的数字信号数模转换为模拟信号，并将作为该DA转换结果的模拟信号输出到减法运算器8。

减法运算器8将从信号输入端子Ain输入的模拟输入信号Ain减去从DA转换器7输入的模拟信号，并将作为该减法运算结果的模拟的差信号输出到放大器9。

放大器9将从减法运算器8输入的模拟的差信号进行放大，并将放大后的差信号输出到下一级的单位块3或最终级的逐次比较型副AD转换器4。在此，放大器9对应于权利要求书中记载的放大电路。

编码器5将从单位块3_1～3_4以及逐次比较型副AD转换器4输入的数字信号相加，来运算出最终的数字输出信号Vout，并输出所运算出的数字输出信号Vout。

此外，逐次比较型副AD转换器4和6不限于为与上述第一实施方式的逐次比较型AD转换器1相同的结构，也可以是与上述第一实施方式的逐次比较型AD转换器1A、上述第二实施方式的逐次比较型AD转换器1B以及上述第三实施方式的逐次比较型AD转换器2中的任一者相同的结构。

根据该结构，第四实施方式所涉及的流水线型AD转换器30能够进行图16所示的比较动作。

即，在构成单位块3_1和3_2的逐次比较型副AD转换器6中，不是对模拟输入信号进行采样保持，而是一边接收信号一边进行比较动作。因此，如图16所示，不需要在图18所示的专利文献2所涉及的流水线型AD转换器的相当于“第三时间间隔”的期间对信号进行采样。即，由于不存在“第三时间间隔”，因此转换延迟相应地变短，能够进行高速动作。

[第四实施方式的作用和效果]

第四实施方式所涉及的流水线型AD转换器30具备被进行级联连接的单位块3_1～3_4以及最终级的逐次比较型副AD转换器4。单位块3_1～3_4各自具有：逐次比较型副AD转换器6，其将模拟输入信号转换为数字输出信号；DA转换器7，其将逐次比较型副AD转换器6输出的数字输出信号转换为模拟输出信号；以及放大器9，其将模拟输入信号与模拟输出信号的差信号进行放大。另外，最终级的逐次比较型副AD转换器4将单位块3_4输出的模拟的差信号转换为数字信号。而且，逐次比较型副AD转换器4和6由上述第一实施方式的逐次比较型AD转换器1构成。

如果是该结构，则能够实现如下流水线型AD转换器：虽然保持与由闪速型的AD转换器构成副AD转换器的情况同等的转换延迟时间，但是以低功耗抑制布局面积的增加。

[变形例]

此外，在上述第二实施方式中设为以下结构：利用1组由比较用开关电容电路和比较器构成的组分时地进行在上述第一实施方式中利用2组由比较用开关电容电路和比较器构成的组并行地进行的比较动作，但不限于该结构。例如，也可以设为利用1组由比较用开关电容电路和比较器构成的组进行与相关技术的逐次比较型A/D转换器同样的比较动作的结构。在设为该结构的情况下，也能够与上述第一实施方式同样地，与相关技术相比消除由采样保持引起的转换延迟。但是，与上述第一实施方式相比，由于在第J次和第(J+1)次的比较动作中在比较电压中不存在部分重叠的范围，因此不能减少模拟输入信号Ain发生了变化的情况下的转换误差。但是，在模拟输入信号Ain的变化少的环境下是有效的。

另外，在上述第三实施方式中设为以下结构：利用2组由比较用电阻梯型DA转换电路和比较器构成的组来与上述第一实施方式同样地并行地进行比较动作，但不限于该结构。例如，也可以与上述第二实施方式同样地，设为利用1组由比较用电阻梯型DA转换电路和比较器构成的组以分时方式进行比较动作的结构，还可以设为利用1组由比较用电阻梯型DA转换电路和比较器构成的组进行与相关技术的逐次比较型A/D转换器相同的比较动作的结构。

另外，在上述第一实施方式和第二实施方式中，使用比较用开关电容电路产生比较电压，但不限于该结构。例如，也可以通过将在第三实施方式中使用的电阻梯型DA转换电路的输出连接到比较用开关电容电路的VRP和VRN端子，来构成为由开关电容电路和电阻梯电路组合而成的DA转换电路。

上述第一实施方式和第三实施方式所涉及的逐次比较型AD转换电路分别各具备2个接收电路、比较器、DA转换电路以及减法运算器，但本发明不限于此。逐次比较型AD转换电路也可以分别各具备3个以上的接收电路、比较器、DA转换电路以及减法运算器。在该情况下，由于设定了3个以上的比较电压，因此能够更高精度地进行AD转换。

Claims (9)

1.一种逐次比较型模数转换器，具备：

接收电路，其接收第一模拟输入信号，连续地输出与所述第一模拟输入信号相应的第二模拟输入信号；

差信号计算电路，其计算n次的逐次转换中的各次逐次转换中的所述第二模拟输入信号与模拟基准信号的差信号，其中，n为2以上的自然数，以下相同；

判定电路，其判定所述差信号的电压是否高于参照电压；

基准值运算电路，其基于所述判定电路的判定结果来更新基准值，使得所述模拟基准信号接近所述第二模拟输入信号；

数模转换器，其将所述基准值转换为所述模拟基准信号；以及

输出电路，其基于所述判定电路的判定结果来输出数字输出信号。

2.根据权利要求1所述的逐次比较型模数转换器，还具备：

作为所述接收电路的第一接收电路至第m接收电路，其中，m为2以上的自然数，以下相同；

作为所述判定电路的第一判定电路至第m判定电路；

作为所述数模转换器的第一数模转换器至第m数模转换器；以及

作为所述差信号计算电路的第一差信号计算电路至第m差信号计算电路，

所述基准值运算电路基于所述第一判定电路至所述第m判定电路的在进行所述逐次转换的时刻的判定结果，来更新与所述第一数模转换器至所述第m数模转换器分别相对应的所述基准值，

所述输出电路基于所述第一判定电路至所述第m判定电路的判定结果，来运算所述数字输出信号。

3.根据权利要求2所述的逐次比较型模数转换器，其中，

所述基准值运算电路基于所述第一判定电路至所述第m判定电路的判定结果，来设定具有判定所述第二模拟输入信号时的多个判定区间的电压范围，

所述基准值运算电路对与所述第一数模转换器至所述第m数模转换器分别相对应的所述基准值进行更新运算，使得基于所述判定电路的第j次的判定的所述多个判定区间中的第一判定区间内的判定结果所设定的第j+1次的判定时的所述电压范围成为与基于同所述第一判定区间邻接的第二判定区间内的判定结果所设定的第j+1次的判定时的电压范围在至少一部分的范围重叠的电压范围，其中，j为1≤j≤n-1的自然数，以下相同。

4.根据权利要求3所述的逐次比较型模数转换器，其中，

所述基准值运算电路对与所述第一数模转换器至所述第m数模转换器分别相对应的所述基准值进行更新，使得在第j+1次的判定时所述电压范围的宽度为第j次的判定时的所述电压范围的宽度的一半的宽度。

5.根据权利要求1所述的逐次比较型模数转换器，其中，

所述接收电路具有：

第一开关电路，其被输入所述第一模拟输入信号；以及

第一电容元件，其连接于所述第一开关电路与所述差信号计算电路之间。

6.根据权利要求5所述的逐次比较型模数转换器，还具备：

第一基准电压端子，其具有第一基准电压；

第二基准电压端子，其具有以所述第一基准电压为基准的正侧的第二基准电压；以及

第三基准电压端子，其具有以所述第一基准电压为基准的负侧的第三基准电压，

所述数模转换器具有：

第二电容元件至第L电容元件，所述第二电容元件至所述第L电容元件各自的一端连接于所述差信号计算电路，其中，L为3以上的自然数，以下相同；以及

第二开关电路，其根据所述基准值来将所述第二电容元件至所述第L电容元件各自的另一端连接于所述第一基准电压端子、所述第二基准电压端子以及所述第三基准电压端子中的任一者。

7.根据权利要求6所述的逐次比较型模数转换器，其中，

所述第一电容元件至所述第L电容元件中的第K电容元件的电容值是将所述第L电容元件的电容值乘以2的L-K次幂所得到的值，其中，K为2≤K≤L的自然数。

8.根据权利要求1所述的逐次比较型模数转换器，还具备：

第一基准电压端子，其具有第一基准电压；

第二基准电压端子，其具有以所述第一基准电压为基准的正侧的第二基准电压；以及

第三基准电压端子，其具有以所述第一基准电压为基准的负侧的第三基准电压，

所述数模转换器具有：

在所述第二基准电压端子与所述第三基准电压端子之间串联连接的多个电阻元件；

第二电容元件，其一端连接于所述差信号计算电路；以及

第二开关电路，其根据所述基准值来将所述第二电容元件的另一端连接于在所述多个电阻元件的电阻元件彼此之间的各连接部所形成的多个端子中的任一者。

9.一种流水线型模数转换器，具有被级联连接的多个级和最终级，其中，

所述多个级各自具有：

第一逐次比较型副模数转换器，其将模拟输入信号转换为数字输出信号；

数模转换器，其将由所述第一逐次比较型副模数转换器输出的所述数字输出信号转换为模拟输出信号；以及

放大电路，其将所述模拟输入信号与所述模拟输出信号的差信号进行放大，

所述最终级具有第二逐次比较型副模数转换器，所述第二逐次比较型副模数转换器将由所述多个级中的最终阶段的级输出的所述差信号转换为数字输出信号，

所述第一逐次比较型副模数转换器和所述第二逐次比较型副模数转换器由根据权利要求1～8中的任一项所述的逐次比较型模数转换器构成。