JP2011211365A - Ａｄ変換装置 - Google Patents

Abstract

【課題】高精度にビット変換するとともに、ビット切換に応じて、最小分解能を同じに保ちつつ、消費電力を低減することができるＡＤ変換装置を提供する。
【解決手段】複数の参照電圧のそれぞれと入力アナログ信号Ｖ_inの電圧との大小関係を判定する複数のコンパレータ２０と、複数のコンパレータ２０の判定結果に基づいて、入力電圧に応じたデジタル信号を生成するエンコード部１３と、デジタル信号のビット数の設定指示を受け付け、設定指示が行われたビット数に応じて複数のコンパレータ２０のうちデジタル信号の生成に必要なコンパレータ２０以外のコンパレータを停止させ、デジタル信号の生成に必要なコンパレータ２０からの出力に基づいて設定指示が行われたビット数のデジタル信号をエンコード部１３により生成させる制御部１４と、を有する。
【選択図】図５

Description

本発明は、ＡＤ（アナログ−デジタル）変換装置に関し、特にフラッシュ型ＡＤ変換装置に関する。

従来より、並列型ＡＤ変換装置の一つであるフラッシュ型ＡＤ変換装置が広く用いられている。

このフラッシュ型ＡＤ変換器は、ラダー抵抗と、複数のコンパレータと、エンコーダ部とを有している。ラダー抵抗は、直列に接続された複数の分圧用抵抗を有しており、これら分圧用抵抗により所定の電圧を分圧して複数の参照電圧を生成する。そして、複数のコンパレータにより、それぞれの参照電圧とアナログ入力信号の電圧とを比較し、エンコーダ部は、その比較の結果に基づいてアナログ入力信号に対応するデジタル信号を所定のビット数で出力する（例えば、特許文献１参照）。

特開２００９−６０５００号公報

しかし、従来のフラッシュ型ＡＤ変換装置は、顧客の仕様に応じて製造されており、デジタル信号のビット数が固定されていたため、汎用性に乏しかった。

ＡＤ変換装置として、動作周波数やサンプリング周波数を変更したり、繰り返し回数を変更したりすることで変換ビット数を変更する技術が提案されている（例えば、特開２００６−２０２８２号公報参照）が、フラッシュ型ＡＤ変換装置に適用することができない。

そこで、本発明は、変換ビットを変更可能として、汎用性を高め、しかも、消費電力を低減することも可能なフラッシュ型のＡＤ変換装置を提供することを目的とする。

そこで、上記課題を解決するために、請求項１に記載の発明は、複数の参照電圧のそれぞれとアナログ入力信号の電圧との大小関係を判定する複数のコンパレータと、前記複数のコンパレータの判定結果に基づいて、前記入力電圧に応じたデジタル信号を生成するエンコード部と、前記デジタル信号のビット数の設定指示を受け付け、前記設定指示されたビット数に応じて前記複数のコンパレータのうち前記デジタル信号の生成に必要なコンパレータ以外のコンパレータを停止させ、前記デジタル信号の生成に必要なコンパレータからの出力に基づいて前記設定指示が行われたビット数のデジタル信号を前記エンコード部により生成させる制御部と、を有するＡＤ変換装置とした。

また、請求項２に記載の発明は、請求項１に記載のＡＤ変換装置において、前記アナログ入力信号を増幅する増幅部を備え、前記制御部は、前記増幅部を制御して、前記設定指示が行われたビット数に応じて前記入力アナログ信号の振幅を変更することとした。

また、請求項３に記載の発明は、請求項２に記載のＡＤ変換装置において、前記エンコード部は、ｎビットまでのデジタル信号を生成可能としており、前記複数のコンパレータは、比較する参照電圧の低いものから順に１番目のコンパレータから２ⁿ−１番目（ｎは自然数）のコンパレータまでの２ⁿ−１個のコンパレータからなり、前記増幅部は、前記複数の参照電圧のうち電圧値が中間の参照電圧を基準として、前記アナログ入力信号の振幅を変更し、前記制御部は、前記設定指示が行われたビット数がｍ（ｍ＜ｎ）であるとき、１番目〜２^m−1番目まで、及び（２ⁿ−２^m−1）番目から２ⁿ−１番目までのコンパレータを停止させることとした。

また、請求項４に記載の発明は、請求項１〜３のいずれか１項に記載のＡＤ変換装置において、前記コンパレータは、前記アナログ入力信号と前記参照電圧を入力する差動増幅部と、前記差動増幅部の出力をラッチするラッチ部とを有しており、前記制御部は、前記差動増幅部と前記ラッチ部とを停止させることによって、前記コンパレータを停止することとした。

本発明によれば、制御部設定指示が行われたビット数に応じて複数のコンパレータのうちデジタル信号の生成に必要なコンパレータ以外のコンパレータを停止させ、これらのコンパレータからの出力に基づいて設定指示が行われたビット数のデジタル信号をエンコード部により生成する。そのため、変換ビットが変更可能となり、汎用性が高く、しかも、消費電力を低減することができる。

本実施形態に係るＡＤ変換装置の構成を示す図である。 駆動回路の構成を示す図である。 ＡＤ変換部の構成を示す図である。 ビット変換テーブルの一例を示す図である。 ３ビット時のＡＤ変換部の構成を示す図である。 ２ビット時のＡＤ変換部の構成を示す図である。 他の駆動回路の構成を示す図である。 コンパレータの回路構成。 ビット変換テーブルの他の例を示す図である。 他のＡＤ変換部の構成を示す図である。

本実施形態に係るＡＤ変換装置は、閾値を分解能（２ⁿ−１）の内部に持ち、複数の参照電圧とアナログ入力信号の大小を複数のコンパレータにて判別し、エンコード部によりエンコーディングしてデジタル信号を出力するものであり、以下の特徴を有する。

本実施形態に係るＡＤ変換装置は、ｎビットからｍ（ｎ＜ｍ）ビットへ切り替え可能としたフラッシュ型ＡＤ変換装置である。このＡＤ変換装置は、設定指示により指定された変換ビットに応じて複数のコンパレータのうちデジタル信号の生成に必要なコンパレータ以外のコンパレータを停止させるようにしている。これにより、（２ⁿ−１）個のコンパレータからなるコンパレータ部の消費電力を１／２^mに低減することできる。

また、本実施形態に係るＡＤ変換装置のエンコード部は、複数のエンコーダを有しており、ビットの切り替えに応じてエンコーダを切り替える。これにより、変換ビット数の変更、すなわちビットの切り替えを容易に行うことができる。

しかも、アナログ入力信号Ｖ_inを増幅する増幅部を有しており、アナログ入力信号Ｖ_inの振幅を設定指示により指定された変換ビットに応じて調整する。そして、その調整をＶ_in／２^(n-m)とすることで、ＡＤ変換における１ＬＳＢ(Least Significant Bit；最小分解能）が同じになり、変換精度および変換速度を落とすことなく、切り替えることができる。

また、本実施形態に係るＡＤ変換装置は、ｎビットからｍビットへ切り替えるときに、増幅部のアナログ入力信号Ｖ_inの振幅を小さくするので、増幅部の消費電力も低減することができる。

また、本実施形態に係るＡＤ変換装置は、コンパレータの停止を、フルスケールの両端から動作させる。これにより、アナログ入力信号Ｖ_inの基準電圧を変化させることがなく、内部基準回路を変更することがない。

また、本実施形態に係るＡＤ変換装置は、小数点ビットを取り扱えるビット切り替え機能を有するため、汎用性をさらに高めることができる。

本実施形態のＡＤ変換装置は、上述した特徴を有するため、トータル的に効率良く、ビット切り替えを行うことができる。

次に、本発明の実施形態に係るＡＤ変換装置の具体例について、図面を参照して説明する。各図において、同一の構成要素には同一の符号を付してある。

まず、図１〜図８を参照して本実施形態に係るＡＤ変換装置１の構成を説明する。

図１に示すように、ＡＤ変換装置１は、増幅部２及びＡＤ変換部３により構成されている。なお、ここでは、一例として、ＡＤ変換装置１の最大分解能ｎをｎ＝４として説明する。

増幅部２は、図２に示すように、オペアンプＡＭＰ１、入力抵抗Ｒ１及び帰還抵抗Ｒ２とからなり、入力されたアナログ入力信号Ｖ_inの振幅を増幅し、このように振幅を増幅したアナログ入力信号Ｖ_inをＡＤ変換部３に出力する。なお、増幅部２の増幅率は、Ｒ２／Ｒ１であり、抵抗Ｒ２の抵抗値を変更することで、増幅率が変更される。

ＡＤ変換部３は、増幅部２により増幅されたアナログ入力信号Ｖ_inが入力されると、このアナログ入力信号Ｖ_inを指定されたビット数のデジタル信号Ｄ_outに変換して出力する。このＡＤ変換部３は、基準電圧源１１、コンパレータ群１２、エンコード部１３、制御部１４を有している。

基準電圧源１１は、下位参照電圧ＶＲＢと上位参照電圧ＶＲＴとを生成し、図３に示すように、下位参照電圧ＶＲＢと上位参照電圧ＶＲＴとの間の電圧をラダー抵抗１９により１５等分に分割して参照電圧ＶＲ₁〜ＶＲ₁₃を生成する。このように、基準電圧源１１は、１５個の参照電圧ＶＲＢ,ＶＲ₁〜ＶＲ₁₃,ＶＲＴを生成する。なお、以下において、参照電圧ＶＲＢ,ＶＲ₁〜ＶＲ₁₃,ＶＲＴのうち任意の一つ以上又は全てを示すときには、参照電圧ＶＲとする場合がある。

コンパレータ群１２は、図３に示すように、比較する参照電圧ＶＲＢ,ＶＲ₁〜ＶＲ₁₃,ＶＲＴのうち低い参照電圧ＶＲＢから順に１番目のコンパレータ２０₀から１５番目のコンパレータ２０₁₄までの１５個のコンパレータ２０₀〜２０₁₄を有している。各コンパレータ２０₀〜２０₁₄は、対応する参照電圧とアナログ入力信号Ｖ_inとの大小関係を判定し、その判定結果を出力する。なお、以下において、コンパレータ２０₀〜２０₁₄のうち任意の一つ以上又は全てを示すときには、コンパレータ２０とする場合がある。

エンコード部１３は、コンパレータ２０₀〜２０₁₄の出力に基づき、アナログ入力信号Ｖ_inをコード化して、４ビットのデジタル信号Ｄ０〜Ｄ３として出力する。このエンコード部１３は、複数のエンコーダ（エンコーダＡ〜Ｃ）を有しており、制御部１４からのビットモード制御信号に応じて、変換ビット数を変更可能に構成されている。例えば、ビットモード制御信号により、変換ビット数が３と指定されたときには、エンコーダＢを選択して、アナログ入力信号Ｖ_inを３ビットのデジタル信号Ｄ０〜Ｄ２にコード化して出力する。また、ビットモード制御信号により、変換ビット数が２と指定されたときには、エンコーダＣを選択して、アナログ入力信号Ｖ_inを２ビットのデジタル信号Ｄ０〜Ｄ１にコード化して出力する。

制御部１４は、外部からデジタル信号のビット数の設定指示を受け付け、設定指示されたビット数に応じてコンパレータ群１２及びエンコード部１３を制御する。制御部１４は、デジタル信号の変換ビット数毎の変換テーブル（図４参照）を記憶しており、この変換テーブルに基づき、コンパレータ群１２に対して設定指示に応じたコンパレータ停止信号を出力し、エンコード部１３に対して設定指示に応じたビットモード制御信号を出力する。

コンパレータ群１２は、コンパレータ停止信号に基づき、一部のコンパレータ２０の動作を停止する。例えば、４ビットから３ビットへ切り替えるとき、図５に示すように、１番目〜４番目までのコンパレータ２０₀〜２０₃及び１２番目から１５番目までのコンパレータ２０₁₁〜２０₁₅を停止させる。また、３ビットから２ビットへ切り替えるとき、図６に示すように、５番目及び６番目のコンパレータ２０₄,２０₅及び１０番目と１１番目のコンパレータ２０₉,２０₁₀を停止させる。

このように、本実施形態に係るＡＤ変換装置では、設定指示が行われたビット数がｍ（ｍ＜ｎ）であるとき、１番目〜２^m−1番目までのコンパレータ２０、及び（２ⁿ−２^m−1）番目から２ⁿ−１番目までのコンパレータ２０を停止させるようにしている。このようにすることで、（２ⁿ−１）個のコンパレータ２０からなるコンパレータ部の消費電力を１／２^mに低減することできる。

また、増幅部２は、複数の参照電圧ＶＲＢ,ＶＲ₀〜ＶＲ₁₃,ＶＲＴのうち電圧値が中間の参照電圧ＶＲ₇を基準として、アナログ入力信号の振幅を変更するようにしており、増幅器２の基準電圧を変更する必要がなく、回路構成が複雑にならない。

例えば、変換ビット数に応じて増幅器２の基準電圧を変更する場合には、図７に示すように、変換ビット数に応じて増幅器２の基準電圧を変更するための基準電圧変更回路が必要となるが、本実施形態に係るＡＤ変換装置では、このような回路は不要である。

また、増幅部２においては、変換ビット数をｎビット（４ビット）からｍビットにするとき、抵抗Ｒ２の抵抗値を、１／２^(n-m)倍とすることにより、以下に説明するように、１ＬＳＢの大きさを同じにすることができ、コンパレータ２０の精度を保つことができる。

ここで、１ＬＳＢの定義は、Ｖ_in／２_n＝１ＬＳＢであり、この範囲内にコンパレータ２０の精度を設計する必要があるとする。４ビットの１ＬＳＢは、Ｖ_in／２⁴＝Ｖ_in／１６である。

例えば、変換ビット数を４ビットから３ビットに切り替えるとき、増幅部２では、Ｖ_in／２^(n-m)＝Ｖ_in／２^(4-3)＝Ｖ_in／２として、アナログ入力信号Ｖ_inの振幅を半分にする。そして、ＡＤ変換部３において３ビットに切り替えたときの１ＬＳＢは、（Ｖ_in／２）／２³＝Ｖ_in／１６となる。これは、４ビットにおける１ＬＳＢと同じである。

このように、本実施形態に係るＡＤ変換装置１では、変換ビット数に応じてアナログ入力信号Ｖ_inの入力振幅を調整することで、１ＬＳＢの大きさを同じにし、コンパレータの精度を保つようにしている。このようにすることで、基準電圧源１１において生成する参照電圧を変換ビットの変更に応じて調整する必要がなく、回路構成を簡易なものとすることができる。

ところで、増幅部２においては、変換ビットを変更したときには、その消費電流を特性に支障なく、小さくすることが可能である。

ここで、増幅部２の小振幅特性において、増幅部２の１次応答を
Ｖ_o＝Ａ×Ｖ_in×｛１−exp（−ｔ／τ）｝
とする。ｔはＡＤ変換時間である。
上記１次応答を１ＬＳＢ以内にセットリングするためには、
Ｖ_o＝Ａ×Ｖ_in×｛１−exp（−ｔ／τ_n）｝≧（Ａ×Ｖ_in−Ａ×Ｖ_in／２ⁿ)
となる必要がある。
よって、増幅部２が必要とする時定数τ_nは
τ_n＝ｔ／｛ｎ×In（２）｝
となる。
ｍビットに切り替えた場合は、
τ_m＝ｔ／｛ｍ×In（２）｝＝｛ｎ／ｍ｝ｘτ_n
となり、時定数をｎ／ｍ倍大きくしてもよく、その分の電流を小さくできる。

さらに増幅部２の大振幅特性において、そのスルーレートは、アナログ入力信号Ｖ_inの入力振幅がＶ_in／２^mとなると、
ｎビットのとき：ＳＲ_n＝Ｉ_n／Ｃ_in＝（Ａ×Ｖ_in）／Ｔ
ｍビットのとき：ＳＲ_m＝Ｉ_m／Ｃ_in＝｛Ａ×Ｖ_in／２^m｝／Ｔ＝（１／２^m）×Ｉ_N／Ｃ_in
となり、大振幅特性時でも振幅を小さすれば、消費電流を小さくできる。なおＴはある任意の時間である。

このように、変換ビット数を変更した場合であっても、増幅部２の消費電流は、その特性に支障を与えることなく、小さくすることができる。

ここで、コンパレータ２０₀〜２０₁₅は、それぞれ図８に示すように、差動増幅部２１（２１₀〜２１₁₅）と、ラッチ部２２（２２₀〜２２₁₅）とを有している。

差動増幅部２１は、各コンパレータ２０₀〜２０₁₅に共通の電流供給回路３０と、各コンパレータ２０₀〜２０₁₅毎に設けられる差動増幅回路３１とから構成される。

電流供給回路３０は、電流源Ｉ１とＮＭＯＳトランジスタＮ１から構成され、差動増幅回路３１に電流を供給する。具体的には、電源電位Ｖｃの電源と接地電位ＧＮＤのグランドとの間に、電流源Ｉ１とＮＭＯＳトランジスタＮ１のドレイン−ソースとが直列に接続され、ＮＭＯＳトランジスタＮ１のドレイン−ゲート間が差動増幅回路３１に接続されている。そして、電流源Ｉ１からＮＭＯＳトランジスタに供給される電流に応じた電流がスイッチＳＷ１を介して差動増幅回路３１に供給される。

差動増幅回路３１は、抵抗Ｒ１,Ｒ２、ＮＭＯＳトランジスタＮ２〜Ｎ４からなる差動増幅回路であり、ＮＭＯＳトランジスタＮ２のゲートにアナログ入力信号Ｖ_inを入力し、ＮＭＯＳトランジスタＮ３のゲートに参照電圧ＶＲを入力する。ＮＭＯＳトランジスタＮ２,Ｎ３のソースには、ＮＭＯＳトランジスタＮ４のドレインが接続されており、電流供給回路３０から供給される電流に基づき、差動増幅回路３１が動作する。ＮＭＯＳトランジスタＮ３のゲート−ソース間には、スイッチＳＷ２が接続されている。このスイッチＳＷ２は、スイッチＳＷ１と共に、差動増幅回路３１を動作状態にしたり停止状態にしたりするために用いられる。すなわち、スイッチＳＷ１が短絡状態となり、スイッチＳＷ２が開放状態となったときに差動増幅回路３１が動作状態となり、スイッチＳＷ１が開放状態となり、スイッチＳＷ２が短絡状態となったときに差動増幅回路３１が停止状態となる。

コンパレータ２０₀〜２０₃,２０₁₁〜２０₁₄の差動増幅部２１₀〜２１₃,２１₁₁〜２１₁₄には、それぞれ制御信号ＣＫ−３Ｂが入力されており、この制御信号ＣＫ−３Ｂに基づき、一括して、差動増幅部２１₀〜２１₃,２１₁₁〜２１₁₄の動作及び停止が制御される。また、コンパレータ２０₄,２０₅,２０₉,２０₁₀の差動増幅部２１₄,２１₅,２１₉,２１₁₀には、それぞれ制御信号ＣＫ−２Ｂが入力されており、この制御信号ＣＫ−２Ｂに基づき、一括して、差動増幅部２１₄,２１₅,２１₉,２１₁₀の動作及び停止が制御される。制御部１４は、変換ビット数が、３ビットの場合には、制御信号ＣＫ−３Ｂをイネーブルにして、差動増幅部２１₀〜２１₃,２１₁₁〜２１₁₄を停止する。また、制御部１４は、変換ビット数が、２ビットの場合には、制御信号ＣＫ−３Ｂ, ＣＫ−２Ｂをイネーブルにして、差動増幅部２１₀〜２１₅,２１₉〜２１₁₄を停止する。

また、コンパレータ２０₀〜２０₁₅のラッチ部２２₀〜２２₁₅はそれぞれ、スイッチＳＷ３、ＡＮＤ回路４１、ラッチ回路４２から構成される。各ラッチ部２２₀〜２２₁₅は、ラッチクロックＣＫ−Ｌａｔｃｈにより、差動増幅部２１₀〜２１₁₅の出力をラッチする。ＡＮＤ回路４１の出力は、スイッチＳＷ３とラッチ回路４２に接続され、ラッチ回路４２を動作状態にしたり停止状態にしたりする。

コンパレータ２０₀〜２０₃,２０₁₁〜２０₁₄までのラッチ部２２₀〜２２₃,２２₁₁〜２２₁₄には、それぞれ制御信号ＣＫ−３Ｂが入力されており、この制御信号ＣＫ−３Ｂに基づき、一括して、ラッチ部２２₀〜２２₃,２２₁₁〜２２₁₄の動作及び停止が制御される。また、コンパレータ２０₄,２０₅,２０₉,２０₁₀のラッチ部２２₄,２２₅,２２₉,２２₁₀には、それぞれ制御信号ＣＫ−２Ｂが入力されており、この制御信号ＣＫ−２Ｂに基づき、一括して、差ラッチ部２２₄,２２₅,２２₉,２２₁₀の動作及び停止が制御される。制御部１４は、変換ビット数が、３ビットの場合には、制御信号ＣＫ−３Ｂをイネーブルにして、ラッチ部２２₀〜２２₃,２２₁₁〜２２₁₄を停止する。また、制御部１４は、変換ビット数が、２ビットの場合には、制御信号ＣＫ−３Ｂ, ＣＫ−２Ｂをイネーブルにして、ラッチ部２２₀〜２２₅,２２₉〜２２₁₄を停止する。

このように、各コンパレータ２０は、アナログ入力信号Ｖ_inと参照電圧ＶＲを入力する差動増幅部２１と、差動増幅部２１の出力をラッチするラッチ部２２とからなり、制御部１４は、差動増幅部２１とラッチ部２２とを停止させて、コンパレータ２０を停止する。このように、差動増幅部２１とラッチ部２２とを停止させるため、コンパレータ２０の消費電力の低減を効果的に行うことができる。

以上のように、本実施形態に係るＡＤ変換装置１では、変換ビット数を変更することが可能であり、変換ビット数に応じた再設計を省くことができる。しかも、変換ビット数を小さくした場合には、消費電力も低減することができる。また、増幅部２の基準電圧を変更することなく、アナログ入力信号Ｖ_inの入力振幅を変更しており、基準電圧を変更する回路が不要である。また、変換ビット数に応じてアナログ入力信号Ｖ_inの入力振幅を調整することで、１ＬＳＢの大きさを同じにしており、コンパレータ２０の精度を保つようにしている。

以上、本実施形態といくつかの変形例を挙げて本発明を説明したが、本発明はこの実施の形態に限定されるものではない。

例えば、変換テーブルを図９に示すように構成することにより、変換ビット数を、整数のみならず、小数点までもカバーすることができる。例えば、図９に示すように、変換ビット数を３．８１ビットにする場合には、図１０に示すようにコンパレータ２０を１つ停止する。この場合、増幅部２の基準電圧を変更することで、消費電力を効果的に低減することができる。

また、電流供給回路を差動増幅部で共通に設けるようにしたが、各差動増幅部にそれぞれ設けるようにしてもよい。なお、電流供給回路を差動増幅部で共通に設けることにより消費電力を低減することができる。

１ ＡＤ変換装置
２ 増幅部
３ ＡＤ変換部
１１ 基準電圧源
１２ コンパレータ群
１３ エンコード部
１４ 制御部
１９ ラダー抵抗
２０ コンパレータ
２１ 差動増幅部
２２ ラッチ部
３０ 電流供給回路
３１ 差動増幅回路
４１ ＡＮＤ回路
４２ ラッチ回路

Claims (4)

1. 複数の参照電圧のそれぞれとアナログ入力信号の電圧との大小関係を判定する複数のコンパレータと、
   前記複数のコンパレータの判定結果に基づいて、前記入力電圧に応じたデジタル信号を生成するエンコード部と、
   前記デジタル信号のビット数の設定指示を受け付け、前記設定指示されたビット数に応じて前記複数のコンパレータのうち前記デジタル信号の生成に必要なコンパレータ以外のコンパレータを停止させ、前記デジタル信号の生成に必要なコンパレータからの出力に基づいて前記設定指示が行われたビット数のデジタル信号を前記エンコード部により生成させる制御部と、を有するＡＤ変換装置。
2. 前記アナログ入力信号を増幅する増幅部を備え、
   前記制御部は、前記増幅部を制御して、前記設定指示が行われたビット数に応じて前記入力アナログ信号の振幅を変更する
   請求項１に記載のＡＤ変換装置。
3. 前記エンコード部は、ｎビットまでのデジタル信号を生成可能としており、
   前記複数のコンパレータは、比較する参照電圧の低いものから順に１番目のコンパレータから２ⁿ−１番目（ｎは自然数）のコンパレータまでの２ⁿ−１個のコンパレータからなり、
   前記増幅部は、前記複数の参照電圧のうち電圧値が中間の参照電圧を基準として、前記アナログ入力信号の振幅を変更し、
   前記制御部は、前記設定指示が行われたビット数がｍ（ｍ＜ｎ）であるとき、１番目〜２^m−1番目まで、及び（２ⁿ−２^m−1）番目から２ⁿ−１番目までのコンパレータを停止させる
   請求項２に記載のＡＤ変換装置。
4. 前記コンパレータは、前記アナログ入力信号と前記参照電圧を入力する差動増幅部と、前記差動増幅部の出力をラッチするラッチ部とを有しており、
   前記制御部は、前記差動増幅部と前記ラッチ部とを停止させることによって、前記コンパレータを停止する
   請求項１〜３のいずれか１項に記載のＡＤ変換装置。

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