JP6725498B2 - ハイブリッドデジタル−アナログ変換システム - Google Patents
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Description
Claims (20)
- デジタル入力信号をアナログ出力信号に変換するデジタル−アナログ変換(DAC)回路であって、
所定の抵抗によって除算される基準電圧の比に基づいてストリング電流を生成するように構成されるストリング電流源であって、前記ストリング電流を搬送するためのストリング電流出力リードを有する、前記ストリング電流源と、
高ストリングノードと低ストリングノードとを横切って結合されるストリングレジスタを有するレジスタストリングであって、前記所定の抵抗に基づくストリング抵抗を有する、前記レジスタストリングと、
前記ストリング電流出力リードに結合されるストリングスイッチ回路であって、前記デジタル入力信号に基づいて前記ストリング電流を前記ストリングレジスタに選択的に搬送するように構成される、前記ストリングスイッチ回路と、
前記レジスタストリングの前記高ストリングノードと前記レジスタストリングの外にあるストリング出力ノードとの間に結合され、前記ストリング抵抗に基づくブリッジ抵抗を有する、ブリッジレジスタと、
を含む、DAC回路。 - 請求項1に記載のDAC回路であって、
前記デジタル入力信号が、高位ビットと低位ビットとを含み、
前記ストリングスイッチ回路が、前記デジタル入力信号の前記低位ビットから復号される値に基づいて前記ストリング電流出力リードを前記レジスタストリングの選択されるタップノードに結合する、DAC回路。 - 請求項2に記載のDAC回路であって、
前記選択されたタップノードが、前記ストリングレジスタを前記選択されたタップノードと前記低ストリングノードとの間の選択されるセグメントと前記高ストリングノードと前記選択されたタップノードとの間の選択されていないセグメントとに分割し、
前記ストリング電流源からの前記ストリング電流が、前記選択されたタップノードにおいて低位電流と高位電流とに分岐するように構成され、
前記低位電流が、前記ストリングレジスタの前記選択されたセグメントを介して流れるように構成され、
前記高位電流が、前記ストリングレジスタの前記選択されていないセグメントを介して流れるように構成される、DAC回路。 - 請求項3に記載のDAC回路であって、
前記ストリング出力ノードが、前記ストリング電流と前記ストリングレジスタの前記選択されたセグメントの等価抵抗との間の乗算積に基づいて、ストリング電圧を確立するように構成される、DAC回路。 - 請求項2に記載のDAC回路であって、
前記ストリング出力ノードに結合されるレジスタラダーであって、ステムレジスタとブランチレジスタとを有し、前記ブランチレジスタが前記ストリング抵抗と前記ブリッジ抵抗との合計に基づくブランチ抵抗を有し、前記ステムレジスタが前記ブランチ抵抗の半分に実質的に等しいステム抵抗を有する、前記レジスタラダーと、
前記レジスタラダーの前記ブランチレジスタに結合されるラダースイッチ回路であって、前記基準電圧又は接地電圧のいずれかに前記ブランチレジスタを選択的に接続するように、前記デジタル入力信号の前記高位ビットによって制御される、前記ラダースイッチ回路と、
を更に含む、DAC回路。 - 請求項5に記載のDAC回路であって、
前記高位ビットと前記低位ビットとの総ビット数のバイナリ指数によって除算される前記基準電圧に基づいてDAC出力電圧を搬送するように構成される出力ノードを更に含む、DAC回路。 - 請求項5に記載のDAC回路であって、
前記ストリング電流のバイナリの比に基づいて、及び前記高位ビットのうちの1つの高位ビットの指数重みミスマッチに対応して、トリム電流を生成するように構成されるトリム電流源であって、前記トリム電流を搬送するためにトリム電流出力リードを有する、前記トリム電流源を更に含む、DAC回路。 - 請求項7に記載のDAC回路であって、
前記トリム電流出力リードに結合されるトリムスイッチ回路であって、前記指数重みミスマッチに基づいて、前記トリム電流を前記ストリングレジスタに選択的に搬送するように構成される、前記トリムスイッチ回路を更に含む、DAC回路。 - 請求項2に記載のDAC回路であって、
前記ストリング電流のバイナリの比に基づいて、及び前記低位ビットのうちの1つの低位ビットの指数重みに対応して、補助電流を生成するように構成される補助電流源であって、前記補助電流を搬送するために補助電流出力リードを有する、前記補助電流源を更に含む、DAC回路。 - 請求項9に記載のDAC回路であって、
前記補助電流出力リードと前記レジスタストリングのタップノードとの間に結合される補助スイッチであって、前記補助電流を前記ストリングレジスタに選択的に搬送するように前記低位ビットのうちの前記1つの低位ビットによって制御される、前記補助スイッチを更に含む、DAC回路。 - 請求項5に記載のDAC回路であって、
前記所定の抵抗が前記ストリング抵抗に実質的に等しい、DAC回路。 - 請求項5に記載のDAC回路であって、
前記所定の抵抗が、前記ストリング抵抗及び前記ブリッジ抵抗の前記合計に実質的に等しい、DAC回路。 - デジタル−アナログ変換(DAC)回路であって、
高位ビットと低位ビットとを有するデジタル信号を受信するように構成される入力と、
前記高位ビットによって制御され、ステムレジスタとブランチレジスタとを含む、レジスタラダー回路であって、前記ステムレジスタがステム抵抗を有し、前記ブランチレジスタが前記ステム抵抗の2倍に実質的に等しいブランチ抵抗を有する、前記レジスタラダー回路と、
前記低位ビットによって制御されるレジスタストリング回路であって、
所定の抵抗によって除算される基準電圧の比に基づいてストリング電流を生成するように構成されるストリング電流源と、
前記所定の抵抗に対応するストリング抵抗を有するストリングレジスタであって、前記低位ビットから復号される選択信号に基づいて前記ストリング電流を選択的に受信するように構成される、前記ストリングレジスタと、
前記ストリングレジスタと前記ステムレジスタとの間に結合されるブリッジレジスタであって、前記ストリング抵抗と前記所定の抵抗とに基づくブリッジ抵抗を有する、前記ブリッジレジスタと、
を含む、前記レジスタストリング回路と、
を含む、デジタル−アナログ変換(DAC)回路。 - 請求項13に記載のDAC回路であって、
前記所定の抵抗が前記ストリング抵抗に実質的に等しい、DAC回路。 - 請求項13に記載のDAC回路であって、
前記所定の抵抗が、前記ストリング抵抗と前記ブリッジ抵抗との合計に実質的に等しい、DAC回路。 - 請求項13に記載のDAC回路であって、
前記ブランチ抵抗が、前記ストリング抵抗と前記ブリッジ抵抗との合計に実質的に等しい、DAC回路。 - デジタル−アナログ変換(DAC)回路であって、
m個の高位ビットとn個の低位ビットとを有するデジタル信号を受信するように構成される入力であって、mが第1の正の整数を含み、nが第2の正の整数を含む、前記入力と、
前記高位ビットによって制御され、ステムレジスタとブランチレジスタとを含む、レジスタラダー回路であって、前記ステムレジスタがステム抵抗を有し、前記ブランチレジスタが前記ステム抵抗の2倍に実質的に等しいブランチ抵抗を有する、前記レジスタラダー回路と、
前記低位ビットによって制御されるレジスタストリング回路であって、
前記ブランチ抵抗によって除算される基準電圧の比に基づいてストリング電流を生成するように構成されるストリング電流源と、
2n個のタップノードと、連続するタップノードの間に結合される2n−1個のストリングレジスタとを有するレジスタストリングであって、前記ブランチ抵抗の1/2nの比に実質的に等しい単位抵抗を有する、前記レジスタストリングと、
前記低位ビットの復号値に基づいて前記ストリング電流を前記タップノードのうちの1つに選択的に搬送するように構成されるストリングスイッチ回路と、
を含む、前記レジスタストリング回路と、
を含む、デジタル−アナログ変換(DAC)回路。 - 請求項17に記載のDAC回路であって、
mとnとの合計のバイナリ指数によって除算される前記基準電圧に基づいてDAC出力電圧を搬送するように構成される出力ノードを更に含む、DAC回路。 - 請求項17に記載のDAC回路であって、
前記ストリング電流のバイナリの比に基づいて、及び前記高位ビットのうちの1つの高位ビットの指数重みミスマッチに対応して、トリム電流を生成するように構成されるトリム電流源を更に含む、DAC回路。 - 請求項17に記載のDAC回路であって、
前記ストリング電流のバイナリの比に基づいて、及び前記低位ビットのうちの1つの低
位ビットの指数重みに対応して、補助電流を生成するように構成される補助電流源を更に含む、DAC回路。
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